TW202414409A - 記憶體裝置、感測放大器系統以及記憶體陣列操作方法 - Google Patents

Abstract

一種記憶體裝置包括具有連接至區域位元線及字元線的記憶體單元的記憶體組。第一區域資料閂鎖連接至區域位元線，並具有用以接收第一區域時脈訊號的啟用端子。字元線閂鎖用以閂鎖字元線選擇訊號，並具有用以接收第二區域時脈訊號的啟用端子。第一全域資料閂鎖藉由全域位元線連接至第一區域資料閂鎖，且第一全域資料閂鎖具有用以接收全域時脈訊號的啟用端子。全域位址閂鎖連接至字元線閂鎖，並具有用以接收全域時脈訊號的啟用端子。組選擇閂鎖用以閂鎖組選擇訊號，並具有用以接收第二區域時脈訊號的啟用端子。

Description

記憶體裝置感測放大器控制

無。

一種通用類型之積體電路記憶體係靜態隨機存取記憶體(static random access memory，SRAM)裝置。典型的SRAM記憶體裝置具有記憶體單元陣列。舉例而言，各個記憶體單元使用例如連接於上部參考電位與下部參考電位(通常為地面)之間的六個電晶體，使得兩個儲存節點中之一者可由待儲存之資訊佔據，而互補資訊儲存於另一儲存節點處。

無。

以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭露之實施例。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。

此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可類似地加以相應解釋。

一些揭示之實例提供一種感測放大器系統，感測放大器系統藉由基於其資料線的讀取餘裕選擇性地啟用感測放大器來操作以提高記憶體系統的性能。讀取餘裕一般係指在自記憶體讀取資料時感測放大器的資料線之間的電壓差。若資料線在由記憶體控制器發出全域啟用訊號之前顯現出足夠的讀取餘裕，則基於讀取餘裕輸出感測放大器啟用訊號。若在由記憶體控制器發出全域啟用訊號之前讀取餘裕未達到預定值，則基於來自記憶體控制器的全域啟用訊號來輸出感測放大器啟用訊號。

第1圖圖示根據各種實施例的記憶體裝置10。在第1圖的實施例中，記憶體裝置10係靜態隨機存取記憶體(static random access memory，SRAM)，儘管SRAM係用於說明性的。其他類型之記憶體亦在本揭露之實施例的範疇內。在第1圖中所示的實施例中，記憶體裝置10包括具有記憶體單元14之陣列的記憶體單元陣列12。記憶體單元14(有時稱為「位元單元」)以行列組態配置，其中各個行具有位元線(bit line，BL)及位元線(bit line bar，BLB)。出於說明性目的，第1圖中所示的陣列具有四個行，因此將位元線BL[0~3]與BLB[0~3]的四個集合(統稱為位元線BL、BLB)。陣列中之各個列具有字元線WLf~WLn(統稱為字元線WL)。

更具體地，各個行的位元線BL與BLB分別耦接至設置於該行中的複數個記憶體單元14，且該行中各個記憶體單元14配置於不同的列上，並耦接至個別(不同的)字元線WLf~WLn。亦即，記憶體單元陣列12的各個記憶體單元14耦接至記憶體單元陣列12的行的位元線對BL/BLB及記憶體單元陣列12的列的字元線WLf~WLn。字元線WLf~WLn連接至輸出列選擇訊號或字元線選擇訊號WL的字元線驅動器電路(未顯示)。在一些實施例中，位元線BL/BLB垂直地平行配置，而字元線WLf~WLN水平地平行配置(即，垂直於位元線BL/BLB)。

各個行的位元線BL/BLB耦接至I/O電路16，I/O電路16包括行選擇電路18及感測放大器(「感測amp」)100。行選擇電路18接收行選擇訊號RCS以選擇記憶體陣列12的所需行以傳輸及接收資料。被選行的位元線BL/BLB藉由資料線DL及DLB連接至感測放大器100。感測放大器控制電路110將感測放大器啟用訊號SAE輸出至感測放大器100，回應於感測放大器啟用訊號SAE，感測放大器100輸出自記憶體陣列12讀取的資料。如將在以下進一步討論的，感測放大器控制電路110用以基於記憶體陣列的讀取餘裕(read margin，RM)來輸出SAE訊號。

如上所示，在一些實施例中，記憶體裝置10係SRAM記憶體，因此記憶體陣列12係SRAM記憶體單元14之陣列。其他記憶體類型亦在本揭露之實施例之範疇內。第2圖圖示記憶體裝置10的其他態樣，包括第1圖中所示的記憶體單元陣列12的SRAM記憶體單元14之實例。記憶體單元14連接至字元線WLf~WLn中之一者及一對互補位元線BL與BLB。

記憶體單元14包括 P型金屬氧化物半導體(PMOS)電晶體M2、M4及 N型金屬氧化物半導體(NMOS)電晶體M1、M3、M5、M6。電晶體M1~M6包括源極/汲極(source/drain，S/D)端子及閘極端子。如本文所使用的，S/D端子一般可係指源極或汲極，單獨地或共同地取決於上下文。電晶體M1與M2彼此耦接且定位於供應電壓VDD與地面之間以形成第一反向器。類似地，電晶體M3與M4耦接於VDD與地面之間以形成第二反向器。兩個反向器彼此交叉耦接。記憶體單元14的交叉耦接之反向器提供表示邏輯值0及1的兩個穩定電壓狀態。

存取電晶體M5將第一反向器的輸出Q連接至位元線BL。類似地，存取電晶體M6將第二反向器的輸出QB連接至位元線BLB。字元線WL附接至存取電晶體M5及M6的閘極端子，以在讀取/寫入期間回應於來自字元線驅動器的字元線訊號WL，將反向器的輸出選擇性地耦接至位元線BL/BLB。在讀取操作中，舉例而言，位元線BL/BLB預充電至預定臨限電壓。當字元線啟用時，資料線DL/DLB將被選位元線BL/BLB連接至感測放大器100，感測放大器100感測並輸出儲存之資訊。

金屬氧化物半導體場效應電晶體(Metal-Oxide Semiconductor Field Effect Transistor，MOSFET)通常用作記憶體單元14中的電晶體。在一些實施例中，可使用多於或少於6個電晶體來實施記憶體單元14。

參考返回第1圖，行選擇電路18用以基於自行解碼器提供的解碼行位址選擇具有待存取之記憶體單元12的行，在一或多個實施例中，行解碼器包括於記憶體控制器中。被選行的位元線BL/BLB藉由行選擇電路18連接至資料線DL/DLB。在一些揭示之實例中，行選擇電路18包括複數個PMOS電晶體20及另一複數個PMOS電晶體22，PMOS電晶體20具有連接至位元線BL的個別者的一個S/D端子及連接至資料線DL的另一S/D端子，PMOS電晶體22具有連接至位元線BLB中之個別者的一個S/D端子及連接至資料線DLB的另一S/D端子。電晶體20、22的閘極端子接收行選擇訊號RCS，回應於行選擇訊號RCS，被選位元線BL及位元線BLB分別連接至資料線DL及資料線DLB。

第3圖圖示記憶體裝置10的實例之進一步態樣。第3圖的實例包括配置於記憶體控制器24及字元線驅動器電路26的兩側上的兩個記憶體陣列12。記憶體陣列12各個連接至複數個I/O電路16。字元線驅動器電路26用以解碼記憶體位址以獲得列位址，並在適當列的字元線WLf~WLn上輸出字元線訊號WL。

如上所示，在讀取操作中，位元線BL/BLB預充電至預定臨限電壓。當由字元線驅動器電路26輸出WL訊號時，被選行的記憶體單元14拉低對應BL/BLB電壓。位元線電壓降的定時可係慢的，舉例而言，取決於位元單元尺寸調整、位元線負載等。I/O電路16的感測放大器100用以加速讀出行為。當位元線電壓經充分拉低時，啟用感測放大器啟用訊號SAE，回應於感測放大器啟用訊號SAE，感測放大器100感測並閂鎖資料線DL/DLB上的資料訊號。

若SAE訊號輸出過早，資料線DL/DLB上的資料訊號可能未充分顯影(即，資料線DL/DLB中之一者上的訊號未充分下降)，則可能會發生讀取錯誤。所示實例提供跟蹤陣列30以確定SAE訊號的定時。跟蹤陣列30包括類似於陣列12之記憶體單元14的跟蹤記憶體單元。跟蹤陣列30的跟蹤字元線TRKWL及跟蹤位元線TRKBL用於監視記憶體陣列行為並將這一資訊提供至記憶體控制器24。舉例而言，SAE訊號通常基於跟蹤位元線TRKBL的電壓位準來輸出。換言之，一旦跟蹤位元線TRKBL自預充電位準充分拉低，則記憶體控制器輸出全域SAE訊號以啟用I/O電路16的感測放大器100以感測並閂鎖資料線DL/DLB上的資料訊號。

SAE訊號通常經啟用，使得SAE訊號脈衝的轉換中的預定點處的讀取餘裕(read margin，RM)，即，資料線DL與DLB之間的電壓差足以使感測放大器100感測並閂鎖資料線DL及DLB上的邏輯0及1資料值。然而，這可導致總體讀取定時性能Tcd降低，Tcd係指自讀取操作開始至有效資料在輸出上可用的時間的延遲定時。

在一些情況下，資料線DL/DLB的RM可大於跟蹤陣列的RM。舉例而言，用於位元線訊號顯影的定時基於諸如位元線電容、供應電壓、記憶體單元電流及類似者的因數。位元線電壓降定時Tbldrop可表示為

Tbldrop=C*V/Icell

其中C係位元線電容，V係供應電壓位準，Icell係記憶體單元電流。因此，增加的供應電壓V可導致更快的Tbldrop。類似地，更小的陣列亦可導致更快的Tbldrop，諸如具有更少I/O(因此具有更少位元線)及/或更少列(即，更小字元深度WD)的陣列，藉由減小陣列之電容C。

第4圖圖示具有0.8V供應電壓的32*144記憶體陣列(32個I/O及144個列)的I/O電路16的資料線DL/DLB的RM 40。垂直線42指示感測放大器啟用訊號SAE脈衝上升約200mV處的時間。在這一時間點，RM 40為0.286V。隨著SAE訊號繼續上升，感測放大器100啟用，此舉快速拉低DLB電壓。

相比之下，第5圖圖示具有1.2V的更高供應電壓的32*144記憶體陣列的I/O電路16的資料線DL/DLB的RM 44。在第5圖的實例中，感測放大器啟用訊號SAE上升至約200mV的點處的RM 44為0.556V。因此，在第5圖的實例中，RM比由垂直線42指示的定時更早地達到足以操作感測放大器100的位準。

第6圖係圖示變動陣列尺寸及供應電壓的RM趨勢之圖表。第6圖圖示對應於四個陣列尺寸(32*144、240*144、256*144及1024*144)以及自0.8V變動至1.2V供應電壓的四個曲線。如第6圖中所示，RM隨著供應電壓的增加而增加，且隨著陣列尺寸的減小而增加。

因此，在記憶體陣列12具有較大RM的情況下，藉由比基於跟蹤位元線TRKBL指示的定時更早地啟用SAE訊號，可改善Tcd。揭示之實施例提供一種感測放大器控制電路110，其用以在記憶體陣列12具有較大讀取餘裕的情況下更早地啟動SAE訊號。換言之，感測放大器控制電路110可操作以基於資料線DL/DLB的RM，比由跟蹤位元線TRKBL行為指示的定時更早地選擇性地啟動SAE訊號。

第7圖圖示根據本揭露之態樣的感測放大器100之實例。被選行的位元線BL/BLB基於由行選擇電路18接收的行選擇訊號RCS而連接至資料線DL/DLB。感測放大器100包括PMOS電晶體120、122及NMOS電晶體124、126，這些電晶體經連接以形成兩個反向器。更具體地，電晶體120與124彼此耦接並定位於供應電壓VDD與啟用節點130之間，以形成第一反向器。類似地，電晶體122與126耦接於VDD與節點130之間以形成第二反向器。由電晶體120、122、124、126形成的反向器交叉耦接，其中用於個別互補資料線DL與DLB的資料輸出節點132、134連接至相對反向器的輸入節點136、138。

NMOS電晶體128連接於啟用節點與地面之間，其閘極用以接收SAE訊號。當SAE訊號變高時，電晶體128接通以將資料線DL或DLB中之一者拉低，從而為資料線DL/DLB提供表示邏輯值0及1的兩個穩定電壓狀態。

感測放大器100包括感測放大器預充電電路102，操作電路102以將資料線DL/DLB預充電至諸如VDD的預定電壓位準。第7圖中所示的感測放大器預充電電路102的實例包括PMOS電晶體140及NMOS電晶體142，其串聯連接於源電壓VDD端子與地面之間，其中反或閘144的輸出連接至電晶體142的閘極端子，以對其提供資料線脈衝訊號DL_PS。感測放大器100的輸出節點132連接至資料線DL、PMOS電晶體140與NMOS電晶體142的接面以及反或閘144的一個輸入。反或閘144的另一輸入經連接以接收資料線預充電訊號DLPRE，DLPRE可例如由記憶體控制器24輸出。PMOS電晶體140的閘極端子經連接以接收資料線預充電訊號DLPREB。

感測放大器預充電電路102包括連接至資料線DLB的對稱配置。更具體地，PMOS電晶體150與NMOS電晶體152串聯連接於源電壓VDD端子與地面之間，其中反或閘154的輸出連接至電晶體152的閘極端子。感測放大器100的輸出節點134連接至資料線DLB、PMOS電晶體150與NMOS電晶體152的接面以及反或閘154的一個輸入。反或閘154輸出資料線脈衝訊號DLB_PS至電晶體152之閘極。與反或閘144一樣，反或閘154的另一輸入經連接以接收DLPRE訊號，PMOS電晶體150的閘極端子經連接以接收DLPREB訊號。第7圖中所示的實例包括反或閘144、154，儘管使用除反或閘以外的閘的實施亦在本揭露之實施例之範疇內。

為了對資料線DL/DLB進行預充電，DLPRE訊號變高，這將分別由反或閘144及154輸出的DL_PS及DLB_PS訊號保持為低，從而關斷NMOS電晶體142及152。DLPRE訊號的補碼DLPREB在電晶體140及150的閘極處接收，接通PMOS電晶體140及150，並將資料線DL/DLB連接至VDD電壓端子以供預充電。以下將進一步討論感測及預充電電路102的額外操作。

第8圖圖示感測放大器控制電路110的實例。感測放大器控制電路110包括邏輯電路112，其接收分別由第7圖中所示的預充電電路102的反或閘154及144輸出的DLB_PS及DL_PS訊號作為輸入。邏輯電路112進一步接收全域感測放大器啟用訊號GLB_SAE，全域感測放大器啟用訊號GLB_SAE例如由第3圖中所示的記憶體控制器24輸出。在一些實例中，記憶體控制器24基於記憶體陣列12的行為輸出全域感測放大器啟用訊號GLB_SAE。在結合第3圖討論的實例中，這係基於跟蹤陣列30的行為來確定的。

在第8圖的實例中，邏輯電路112用作三輸入反或閘，包括連接於VDD端子與中間節點162之間的PMOS電晶體160。電晶體160的閘極端子經連接以接收DLPREB訊號。三個NMOS電晶體164、166、168並聯連接於中間節點162與地面之間。NMOS電晶體164、166、168在其個別閘極端子處接收DLB_PS、DL_PS及GLB_SAE訊號。

因此，在資料線預充電操作期間，DLPRE訊號變高，DLPREB訊號對應地變低。低DLPREB訊號接通PMOS電晶體160，將中間節點162連接至VDD以將中間節點預充電至VDD位準(即，邏輯1)。如此，只要由NMOS電晶體164、166及168的個別閘極接收的DLB_PS、DL_PS及GLB_SAE訊號為低，則感測放大器啟用訊號SAEB保持為高。第8圖中所示的感測放大器控制電路110進一步包括反向器170，其輸入端子連接至中間節點162以接收SAEB訊號。因此，SAEB訊號為高時SAE訊號保持為低。

相反，SAEB訊號變低將導致由感測放大器控制電路110輸出的SAE訊號轉換為高。因此，NMOS電晶體164、166及168的個別閘極處的DLB_PS、DL_PS或GLB_SAE訊號中之任一者的高輸入將導致輸入至反向器170的低SAEB訊號，接著反向器170將輸出由感測放大器控制電路110輸出的高SAE訊號。

換言之，感測放大器控制電路110用以基於DLB_PS、DL_PS或GLB_SAE訊號中之哪一者首先或最早轉換為邏輯高而輸出SAE訊號。如上所示，在一些情況下，資料線DL/DLB可表現出比由跟蹤陣列30指示的RM更大的RM，諸如針對較小的記憶體陣列12或具有較高源電壓VDD的陣列。在此類情況下，可藉由比由GLB_SAE訊號指示更早地啟用感測放大器100來改善Tcd。因此，感測放大器控制電路110用以基於資料線DL/DLB的RM或由記憶體控制器20基於跟蹤陣列30輸出的GLB_SAE訊號選擇性地輸出SAE訊號。

更具體地，若在由記憶體控制器20輸出GLB_SAE訊號之前，資料線DL/DLB的RM足以操作感測器放大器100(即，允許感測放大器100的交叉耦接之反向器在適當的輸出節點132、134處閂鎖邏輯1及0)，則基於資料線DL/DLB的RM輸出SAE訊號。這由自預充電電壓位準下降的資料線DL或DLB的定時來確定。

再次參考第7圖，在資料線預充電期間，DLPRE訊號為高位。高DLPRE訊號將分別由反或閘144、154輸出的DL_PS及DLB_PS訊號保持為低，低DLPREB將資料線DL及資料線DLB連接至VDD以供預充電。低DL_PS及DLB_PS訊號亦在第8圖中所示的邏輯電路112的NMOS電晶體164、166的個別閘極處接收。

若資料線DL與資料線DLB之間的電壓差小於第7圖中所示的反或閘144、154的臨限值，則其輸出DL_PS及DLB_PS將保持為低。在讀取操作期間，資料線DL或資料線DLB中之一者的電壓位準將基於被選記憶體單元14中的電流開始下降。若記憶體控制器20在資料線DL與資料線DLB的電壓差超過反或閘144、154的臨限值之前輸出全域感測放大器啟用訊號GLB_SAE，則由PMOS電晶體168接收的低GLB_SAE訊號將導致感測放大器控制電路110基於GLB_SAE訊號輸出SAE訊號。

第9圖係圖示具有較小讀取餘裕的記憶體陣列12的各種波形之定時圖，諸如上文討論的第4圖中所示的波形。最初，第7圖中所示的感測放大器預充電電路102基於由電晶體140、150及反或閘144、154接收的資料線預充電訊號DLPRE/DLREB將資料線DL/DLB預充電至VDD位準。針對讀取操作，字元線訊號WL隨後由字元線驅動器30在適當的字元線WLf~WLn上輸出，並將行選擇訊號RCS輸出至行選擇電路18以將所需位元線BL/BLB連接至資料線DL/DLB。被選記憶體單元14中的電流導致資料線電壓開始下降。在第9圖中所示的實例中，資料線DL開始自預充電位準下降(即，待讀出資料0)。在基於跟蹤陣列30的時間處，記憶體控制器20輸出GLB_SAE訊號。在第9圖中，在資料線DL與資料線DLB之間的電壓差超過反或閘144、154的臨限值之前，輸出GLB_SAE訊號。如此，感測放大器控制電路110基於跟蹤陣列30的定時輸出SAE訊號(即，GLB_SAE訊號之輸出)，如第9圖中的箭頭200所示。

然而，若資料線DL/DLB的RM更高，諸如第5圖中所示的實例，則可藉由更早地輸出SAE訊號以更快地讀取資料來改善Tcd。第10圖係圖示此一情況之定時圖。在對資料線DL/DLB進行預充電之後，DLPRE訊號轉換為低。高DL及DLB訊號保持反或閘144、154關閉，而DL_PS及DLB_PS訊號對應地為低。

在啟用字元線WL及行選擇RCS訊號之後，被選記憶體單元14中的電流導致資料線DL電壓開始下降(即，待讀出資料0)。在第10圖中所示的實例中，資料線DL以比第9圖中所示實例更快的速率自預充電位準下降。當資料線DL電壓下降至超過反或閘144的臨限值的位準(即，接近邏輯低位準)時，由反或閘144輸出的DL_PS訊號變高。這導致NMOS電晶體142開始導通，從而更快地將資料線DL訊號拉低。

高DL_PS訊號亦由第8圖中所示的邏輯電路112的PMOS電晶體166接收，拉低中間節點162上的訊號，導致SAEB訊號變低。反向器170反向低SAEB訊號，並導致感測放大器控制電路110基於DL_PS訊號輸出SAE訊號，如第10圖中箭頭202所示。在這一實例中，DL_PS訊號指示或提供用於資料線DL/DLB的RM的代理。換言之，SAE訊號係基於資料線的RM輸出的，而非SAE訊號基於第3圖中所示的跟蹤陣列30的行為基於全域感測放大器啟用訊號GLB_SAE。

第11圖圖示用於實施第7圖中所示的反或閘144/154的電路之實例。第11圖中所示的電路用於第7圖的反或閘154，儘管反或閘144的電路結構係相同的。第11圖中所示的反或電路包括串聯連接之PMOS電晶體180、182，在輸出節點188處與並聯連接之NMOS電晶體184、186串聯連接。電晶體180及184在其閘極端子處接收DLPRE訊號，電晶體182及186在其閘極端子處接收DLB訊號(針對第7圖的反或閘144，電晶體182及186將經連接以在其閘極處接收DL訊號)。反或閘144/154的其他組態亦在本揭露之實施例之範疇內。

如上所示，在對資料線DL/DLB進行預充電之後，DLPRE訊號轉換為低。這會接通PMOS電晶體180並關斷NMOS電晶體184。預充電之高DLB訊號保持PMOS電晶體182關閉、NMOS電晶體186打開，導致由反或閘154輸出的邏輯低DLB_PS訊號。在啟用用字元線WL及行選擇RCS訊號以供讀取操作之後，被選記憶體單元14中的電流導致資料線DL或資料線DLB電壓開始下降，這取決於待讀出資料值。當待讀出資料係邏輯1時，資料線DLB訊號將開始自預充電位準下降。當資料線DLB電壓下降至超過PMOS電晶體182的臨限值的位準時，電晶體182接通並將輸出節點188連接至VDD端子。低DLB訊號亦關斷NMOS電晶體186，導致由反或閘154輸出高DLB_PS訊號。

反或閘154的PMOS電晶體180、182具有比NMOS電晶體184、186更低的臨限電壓Vt，這導致將輸出節點188快速連接至VDD端子，以對輸出節點進行充電。在一些實例中，PMOS電晶體的Vt在200與250mV之間，使得反或閘144、154在啟用具有高RM的資料線DL/DLB的GLB_SAE訊號之前接通，諸如在第5圖的實例中。因此，若在啟用藉由記憶體控制器20的GLB_SAE訊號之前，資料線DL/DLB的RM達到或超過預定值(例如，電晶體180、182、184、186中之一或多者的Vt)，則基於資料線DL/DLB的RM而非GLB_SAE訊號來輸出SAE訊號。

第12圖圖示根據本揭露之態樣操作記憶體陣列的方法210之態樣。參考第12圖之流程圖以及第1圖，在操作212中，選擇記憶體陣列12的記憶體單元14。記憶體單元14連接至位元線BL/BLB。在操作214中，連接至被選記憶體單元14的位元線BL/BLB連接至資料線DL/DLB。在一些實例中，位元線BL/BLB藉由行選擇電路18基於行位址連接至資料線DL/DLB。在操作216中，由記憶體控制器20基於記憶體陣列12的行為輸出全域啟用訊號GLB_SAE。在一些實例中，記憶體陣列12的行為係基於跟蹤陣列30，更具體地，基於跟蹤位元線TRKBL及/或跟蹤字元線TRKWL。在操作218中確定資料線DL/DLB的RM。舉例而言，可基於資料線DL/DLB的電壓位準來確定RM。更具體地，資料線DL/DLB的RM可基於其電壓位準超過反或閘144及/或反或閘154的臨限值，如第7圖中所示的輸出DL_PS及/或DLB_PS所示。在操作220中，基於全域啟用訊號GLB_SAE或讀取餘裕中之一者(例如，如DL_PS及/或DLB_PS訊號所指示的)來啟用感測放大器100。

因此，揭示之實施例提供一種感測放大器系統，操作感測放大器系統以藉由基於其資料線DL/DLB的RM選擇性地啟用感測放大器100來改善記憶體系統10的Tcd。若資料線DL/DLB在由記憶體控制器20發出全域啟用訊號GLB_SAE之前顯現出足夠的RM，則基於RM輸出感測放大器啟用訊號SAE。若在由記憶體控制器20發出全域啟用訊號GLB_SAE之前RM未達到預定RM，則基於GLB_SAE訊號輸出感測放大器啟用訊號SAE。

因此，根據一些揭示之實施例，記憶體裝置包括記憶體單元陣列，其中記憶體單元中之各者連接至位元線及字元線。位元線中之各者選擇性地連接至資料線。感測放大器連接至資料線，並用以回應於感測放大器啟用訊號提供資料輸出。感測放大器控制電路連接至啟用端子，並用以回應於資料線上的資料訊號的讀取餘裕而輸出感測放大器啟用訊號。

根據進一步的實施例，感測放大器系統包括連接至第一資料線的第一輸出節點，且第一資料線可選擇性地連接至記憶體陣列的第一位元線。第二輸出節點連接至第二資料線，且第二資料線可選擇性地連接至記憶體陣列的第二位元線。啟用端子用以接收感測放大器啟用訊號。預充電電路用以回應於預充電訊號將第一及第二資料線連接至源電壓端子。感測放大器控制電路連接至啟用端子，並用以回應於預充電電路的輸出或由記憶體控制器輸出的全域啟用訊號中之一者來輸出感測放大器啟用訊號。

根據仍然進一步的實例，用於操作記憶體陣列的方法包括選擇記憶體陣列的記憶體單元。記憶體單元連接至位元線。位元線連接至資料線，並基於記憶體陣列的行為輸出全域啟用訊號。確定資料線的讀取餘裕，並基於全域啟用訊號或讀取餘裕中之一者啟用連接至資料線的感測放大器。

前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露之實施例的態樣。熟習此項技術者應瞭解，其可易於使用本揭露之實施例作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之實施例的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露之實施例的精神及範疇。

10:記憶體裝置 12:記憶體單元陣列 14:記憶體單元 16:I/O電路 18:行選擇電路 20,22:電晶體 24:記憶體控制器 26:字元線驅動器電路 30:跟蹤陣列 40:RM 42:垂直線 44:RM 100:感測放大器 102:預充電電路 110:感測放大器控制電路 112:邏輯電路 120,122:電晶體 124,126,128:電晶體 130:啟用節點 132:資料輸出節點 134:資料輸出節點 136:輸入節點 138:輸入節點 140:電晶體 142:電晶體 144:反或閘 150:電晶體 152:電晶體 154:反或閘 160:電晶體 162:中間節點 164,166,168:電晶體 170:反向器 180,182:電晶體 184,186:電晶體 188:輸出節點 200:箭頭 202:箭頭 210:方法 212,214,216,218,220:操作 WLf~WLn:字元線

本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。此外，隨附圖式係圖示為本揭露的實施例之實例且非意欲為限制性的。 第1圖係圖示根據一些實施例的實例記憶體裝置的態樣之電路圖。 第2圖係根據一些實施例的靜態隨機存取記憶體(static random access memory，SRAM)單元的實例之電路圖。 第3圖係圖示根據一些實施例的第1圖中所示的記憶體裝置的實例的進一步態樣之方塊圖。 第4圖係圖示根據一些實施例的記憶體陣列的資料線的讀取餘裕(read margin，RM)之圖表。 第5圖係圖示根據一些實施例的記憶體陣列的資料線的較大RM之圖表。 第6圖係圖示根據一些實施例的具有不同供應電壓及陣列大小的記憶體陣列的RM趨勢之圖表。 第7圖係圖示根據一些實施例的感測放大器系統的實例之電路圖。 第8圖係圖示根據一些實施例的感測放大器啟用電路的實例之電路圖。 第9圖係圖示根據一些實施例的揭示之記憶體裝置的各種訊號的實例波形之定時圖。 第10圖係圖示根據一些實施例的揭示之記憶體裝置的各種訊號的進一步實例波形之定時圖。 第11圖係圖示實施第7圖中所示反或閘的反或電路的實例之電路圖。 第12圖係圖示根據一些實施例的實例方法之流程圖。

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10:記憶體裝置

12:記憶體單元陣列

14:記憶體單元

16:I/O電路

18:行選擇電路

20,22:電晶體

100:感測放大器

110:感測放大器控制電路

Claims (20)

1. 一種記憶體裝置，其包含： 複數個記憶體單元的一陣列，該些記憶體單元中的每一者連接至一位元線及一字元線，該位元線選擇性地連接至一資料線； 一感測放大器，其連接至該資料線並用以回應於一感測放大器啟用訊號而提供一資料輸出；及 一感測放大器控制電路，其連接至一啟用端子，並用以回應於該資料線上的一資料訊號的一讀取餘裕而輸出該感測放大器啟用訊號。
2. 如請求項1所述之記憶體裝置，其進一步包含一記憶體控制器，該記憶體控制器用以輸出一全域啟用訊號，其中該感測放大器控制電路用以回應於該資料訊號的該讀取餘裕或該全域啟用訊號中之一者而輸出該感測放大器啟用訊號。
3. 如請求項2所述之記憶體裝置，其中該感測放大器控制電路用以在該記憶體控制器輸出該全域啟用訊號之前該資料訊號的該讀取餘裕達到一預定值時，回應於該資料訊號的該讀取餘裕而輸出該感測放大器啟用訊號。
4. 如請求項2所述之記憶體裝置，其中該感測放大器控制電路用以在該資料訊號的該讀取餘裕達到一預定值之前該記憶體控制器輸出該全域啟用訊號時，回應於該全域啟用訊號而輸出該感測放大器啟用訊號。
5. 如請求項2所述之記憶體裝置，其進一步包含一跟蹤陣列，其中該記憶體控制器用以基於該跟蹤陣列輸出該全域啟用訊號。
6. 如請求項1所述之記憶體裝置，其中該些記憶體單元包括多個靜態隨機存取記憶體之記憶體單元。
7. 如請求項2所述之記憶體裝置，其中該感測放大器包括一感測放大器預充電電路，其用以回應於一預充電訊號對該資料線進行預充電。
8. 如請求項7所述之記憶體裝置，其中該感測放大器預充電電路包括一反或閘，該反或閘具有連接至該資料線的一第一輸入及經連接以接收該預充電訊號的一第二輸入，其中該感測放大器控制電路用以回應於該反或閘的一輸出而輸出該感測放大器啟用訊號。
9. 如請求項8所述之記憶體裝置，其中該感測放大器控制電路包括： 一第一輸入，其經連接以接收一預充電訊號，其中感測放大器電路用以基於該預充電訊號對一輸出節點進行預充電； 一第二輸入，其經連接以接收該全域啟用訊號； 一第三輸入，其用以接收該反或閘的該輸出；且 其中該感測放大器控制電路用以回應於該第二輸入或該第三輸入而輸出該感測放大器啟用訊號。
10. 如請求項9所述之記憶體裝置，其中該感測放大器控制電路包括連接至該輸出節點的一反向器。
11. 如請求項1所述之記憶體裝置，其進一步包含一行選擇電路，該行選擇電路用以回應於一記憶體位址將該些位元線中之一被選者連接至該資料線。
12. 一種感測放大器系統，其包含： 一第一輸出節點，其連接至一第一資料線，其中該第一資料線可選擇性地連接至一記憶體陣列的一第一位元線； 一第二輸出節點，其連接至一第二資料線，其中該第二資料線可選擇性地連接至該記憶體陣列的一第二位元線； 一啟用端子，其用以接收一感測放大器啟用訊號； 一預充電電路，其用以回應於一預充電訊號將該第一及第二資料線連接至一源電壓端子；及 一感測放大器控制電路，其連接至該啟用端子，並用以回應於該預充電電路的一輸出或由一記憶體控制器輸出的一全域啟用訊號中之一者而輸出該感測放大器啟用訊號。
13. 如請求項12所述之感測放大器系統，其進一步包含： 一第一反向器，其包括該第一輸出節點及一第一輸入節點； 一第二反向器，其包括該第二輸出節點及一第二輸入節點，其中該第一輸入節點連接至該第二輸出節點，且該第二輸入節點連接至該第一輸出節點；及 一啟用電晶體，其連接於該第一及第二反向器與地面之間，其中該啟用電晶體包括連接該啟用端的一閘極端子。
14. 如請求項12所述之感測放大器系統，其中該預充電電路包括： 一第一P型金屬氧化物半導體電晶體，其連接於該第一輸出節點與該源電壓端子之間，該第一P型金屬氧化物半導體電晶體具有經連接以接收該預充電訊號的一負的一閘極端子； 一第二P型金屬氧化物半導體電晶體，其連接於該第二輸出節點與該源電壓端子之間，該第二P型金屬氧化物半導體電晶體具有經連接以接收該預充電訊號的該負的一閘極端子； 一第一反或閘，其具有連接至該第一輸出節點的一第一輸入、經連接以接收該預充電訊號的一第二輸入及一輸出端子； 一第二反或閘，其具有連接至該第二輸出節點的一第一輸入、經連接以接收該預充電訊號的一第二輸入及一輸出端子； 一第一N型金屬氧化物半導體電晶體，其連接於該第一P型金屬氧化物半導體電晶體與地面之間，該第一N型金屬氧化物半導體電晶體具有連接至該第一反或閘的該輸出端子的一閘極端子； 一第二N型金屬氧化物半導體電晶體，其連接於該第二P型金屬氧化物半導體電晶體與地面之間，該第二N型金屬氧化物半導體電晶體具有連接至該第二反或閘的該輸出端子的一閘極端子；且 其中該感測放大器控制電路用以回應於第一反或閘的一輸出或該第二反或閘的一輸出中之一者而輸出該感測放大器啟用訊號。
15. 如請求項12所述之感測放大器系統，其中該感測放大器控制電路包括： 一第一輸入端子，其連接至該預充電電路的一第一輸出； 一第二輸入端子，其連接至該預充電電路的一第二輸出； 一第三輸入端子，其經連接以接收由該記憶體控制器輸出的該全域啟用訊號；且 其中該感測放大器控制電路用以回應於該預充電電路的該第一輸出、該預充電電路的該第二輸出或該全域啟用訊號中之一者而輸出該感測放大器啟用訊號。
16. 如請求項15所述之感測放大器系統，其中該感測放大器控制電路包括： 一預充電電晶體，其連接於該源電壓端子與一輸出節點之間； 一第一輸入電晶體，其連接至該輸出節點並具有連接至該第一輸入端子的一閘極端子； 一第二輸入電晶體，其連接至該輸出節點並具有連接至該第二輸入端子的一閘極端子； 一第三輸入電晶體，其連接至該輸出節點並具有連接至該第三輸入端子的一閘極端子；及 一反向器，其連接至該輸出節點。
17. 一種方法，其包含以下步驟： 選擇一記憶體陣列的一記憶體單元，該記憶體單元連接至一位元線； 將該位元線連接至一資料線； 基於該記憶體陣列的一行為輸出一全域啟用訊號； 確定該資料線的一讀取餘裕；及 基於該全域啟用訊號或該讀取餘裕中之一者啟用連接至該資料線的一感測放大器。
18. 如請求項17所述之方法，其中基於該記憶體陣列的該行為輸出該全域啟用訊號之步驟包括以下步驟：監視一跟蹤陣列的一跟蹤位元線。
19. 如請求項17所述之方法，其中確定該資料線的該讀取餘裕之步驟包括以下步驟：確定該資料線何時達到一預定電壓位準。
20. 如請求項19所述之方法，其中該全域啟用訊號由一記憶體控制器輸出，且其中該啟用感測放大器之步驟包括以下步驟：在該資料線達到該預定電壓位準之前輸出該全域啟用訊號時回應於該全域啟用訊號來啟用該感測放大器。

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