BR122018000153B1

BR122018000153B1 - Aparelho e método para melhorar o fornecimento de energia em uma memória, como uma memória de acesso aleatório (ram)

Info

Publication number: BR122018000153B1
Application number: BR122018000153-4A
Authority: BR
Inventors: Mohammed H. Taufique; Daniel J. Cummings; Hieu T. Ngo; Shantanu Ganguly
Original assignee: Intel Corporation
Priority date: 2011-12-28
Filing date: 2011-12-28
Publication date: 2021-08-17
Also published as: TWI552151B; EP2798638A4; TW201604868A; BR112014015863A2; WO2013100982A1; EP2798638A1; EP2798638B1; BR112014015863A8; TW201719652A; BR112014015863B1; TWI500029B; TW201344687A; CN203276856U; TWI610301B; US8934314B2; US20140010000A1

Abstract

concretizações de um aparelho e método para aprimorar o fornecimento de energia, incluindo um circuito de pré-carga, que pode incluir um primeiro trilho de fornecimento de tensão, configurado para fornecer uma primeira quantidade de tensão, a fim de executar uma primeira fase de uma pré-carga de uma linha de bit, e um segundo trilho de fornecimento de tensão, configurado para fornecer uma segunda quantidade de tensão, a fim de executar uma segunda fase da pré-carga da linha de bit, são descritas aqui. nas concretizações, o circuito de pré-carga pode ser um circuito de pré-carga para uma célula de memória de memória de acesso aleatório estática (sram).

Description

[001] Dividido do BR112014015863-0, depositado em 28/12/2011. CAMPO TÉCNICO

[002] Esta divulgação relaciona-se geralmente a circuitos eletrônicos. Mais particularmente, mas não exclusivamente, a divulgação atual tem relação com o aprimoramento do fornecimento de energia em uma memória, como uma memória RAM (memória de acesso aleatório). INFORMAÇÕES FUNDAMENTAIS

[003] Submatrizes de memória de Memória de acesso aleatório estática (SRAM) usadas em produtos SOC (System-on-Chip), como as contidas em dispositivos portáteis, podem ser implementadas usando trilhos de tensão dupla para conseguir uma redução de área e também do uso de energia no modo de espera. Em uma implementação SRAM de trilho de tensão dupla, células de bit, amplificadores de sinal e circuitos de pré- carga podem ser colocados normalmente em um trilho de tensão superior, por exemplo, 1,0 V a 1,05 V, enquanto a interface lógica pode ser colocada em um trilho de fornecimento de tensão variável, operando em uma tensão inferior, por exemplo, 0,7 V a 0,75 V.

[004] No entanto, uma desvantagem das implementações SRAM de trilho de tensão dupla pode ser a falta de escalonamento de energia dinâmica durante uma fase de pré-carga das linhas de bit das células de memória SRAM. Em alguns casos, o escalonamento de energia dinâmica (por exemplo, para reduzir a quantidade do uso de energia) para um cache de memória, por exemplo, um cache de Nível 2 ou L2, pode ser aceitável devido a uma atividade relativamente inferior e taxas inferiores de acessos paralelos. No entanto, o dimensionamento de potência dinâmica pode não ser aceitável para um SOC em um produto portátil. Por exemplo, durante condições de uso intenso, por exemplo, durante o modo de reprodução de vídeo, vários dispositivos e/ou processos com uso intenso de SRAM paralela para geração de gráfico, componentes de codi- ficador/decodificador de vídeo e unidades de câmera podem estar ativos. Assim, em SOCs em tablets e smartphones, 40 a 50 submatrizes de SRAM podem ser acessadas simultaneamente. Essas taxas elevadas de acesso paralelo podem causar um aumento considerável na demanda por energia média e de pico para um trilho de fornecimento de tensão de SRAM devido à pré-carga total das linhas de bit para o trilho de fornecimento de tensão superior durante as operações de acesso.

BREVE DESCRIÇÃO DAS ILUSTRAÇÕES

[005] Concretizações não limitantes e não completas são descritas com relação às figuras a seguir, em que os números de referência iguais se referem a peças iguais nas diversas visualizações, a menos que seja especificado de outra forma.

[006] A Figura 1 ilustra um circuito da pré-carga de acordo com uma concretização.

[007] A Figura 1(a) ilustra um exemplo de célula de memória SRAM que pode ser implementada com concretizações do circuito da pré-carga da Figura 1.

[008] A Figura 2 ilustra um fluxograma de acordo com uma concretização.

[009] A Figura 3 é um diagrama de bloco que ilustra um exemplo de sistema de computador adequado para praticar o circuito de pré-carga divulgado e o método de diversas concretizações.

[0010] A Figura 4 é um diagrama de bloco que ilustra um exemplo de SOC (System-on-Chip) adequado à prática das concretizações divulgadas.

DESCRIÇÃO DETALHADA

[0011] Concretizações de um circuito de pré-carga, incluindo trilhos de fornecimento de tensão dupla descritos aqui. Em concretizações, o circuito de pré-carga do trilho de tensão dupla pode incluir um primeiro trilho de fornecimento de tensão configurado para fornecer uma primeira quantidade de tensão a fim de executar uma primeira fase de uma pré- carga de uma linha de bit, e incluir um segundo trilho de fornecimento de tensão configurado para fornecer uma segunda quantidade de tensão a fim de executar uma segunda fase da pré-carga da linha de bit, que são descritos aqui. Na descrição a seguir, diversos detalhes específicos são apresentados visando a permitir uma compreensão abrangente das con-cretizações. As concretizações podem ser praticadas sem um ou mais dos detalhes específicos, ou com outros métodos, componentes, materiais, etc. Em outras instâncias, estruturas, materiais ou operações bem conhecidas não são mostradas ou descritas detalhadamente a fim de evitar o obscurecimento de aspectos das concretizações.

[0012] As referências, nesta especificação, a "uma concretização" significam uma determinada função, estrutura ou característica descrita em relação à concretização que esteja incluída em pelo menos uma concretização. Portanto, a expressão "em uma concretização" em várias partes destas especificações pode não se referir à mesma concretização. Além disso, as funções, estruturas ou características específicas podem ser combinadas de qualquer forma aceitável, em uma ou mais concretizações.

[0013] De acordo com várias concretizações, a divulgação atual descreve um aparelho que inclui um primeiro trilho de fornecimento de tensão, um segundo trilho de fornecimento de tensão e uma linha de bit acoplada ao primeiro trilho de fornecimento de tensão e ao segundo trilho de fornecimento de tensão, em que o primeiro trilho é configurado para fornecer uma primeira quantidade de tensão a fim de executar uma primeira fase de pré-carga de uma linha de bit, e o segundo trilho é configurado para fornecer uma segunda quantidade de tensão a fim de executar uma segunda fase de pré-carga da linha de bit.

[0014] Em algumas concretizações, o primeiro trilho de tensão tem uma tensão inferior ao segundo trilho de tensão. Em algumas concretizações, a linha do bit é incluída em uma celula SRAM (memória de acesso aleatório estática). Em algumas concretizações, o primeiro trilho da fornecimento de tensão é configurado para fornecer tensão aos componentes de um SOC (System-on-Chip).

[0015] Em algumas concretizações, o aparelho pode incluir ainda uma segunda linha de bit, em que o primeiro e o segundo trilho de tensão são acoplados a fim de pré-carregar a segunda linha de bit. Em algumas concretizações, o aparelho pode incluir ainda um primeiro transistor e um segundo transistor entrelaçados entre a primeira linha de bit e a segunda linha de bit. Em algumas concretizações, o primeiro transistor e o segundo transistor incluem transistores NMOS (semicondutor de óxido de metal tipo N). Em algumas concretizações, a pré-carga ocorre após uma operação de leitura ou de gravação em uma célula de memória acoplada à linha de bit.

[0016] De acordo com diversas concretizações, a divulgação atual descreve um aparelho que inclui uma matriz de memória de células SRAM (memória de acesso aleatório estática) dispostas em várias linhas e colunas, diversas linhas de bit associadas às várias colunas das células SRAM, e circuitos pré-carregados configurados para pré-carregar pelo menos uma das diversas linhas de bit após uma operação de acesso à matriz de memória, em que o circuito de pré-carga inclui um primeiro e um segundo trilho de fornecimento de tensão, sendo que o primeiro trilho de fornecimento de tensão está configurado para começar uma pré-carga de pelo menos uma linha de bit das várias linhas de bit por meio do fornecimento de uma primeira quantidade de tensão para pelo menos uma linha de bit, e o segundo trilho de tensão está configurado para concluir a pré-carga de pelo menos uma linha de bit por meio do fornecimento de pelo menos uma linha de bit com uma segunda quantidade de tensão.

[0017] Em algumas concretizações, a matriz de memória faz parte de um SOC (system-on-chip). Em algumas concretizações, o aparelho pode incluir um primeiro transistor e um segundo transistor entrelaçados entre pelo menos uma linha de bit e a segunda linha de bit. Em algumas concretizações, o primeiro transistor é ativado e o segundo transistor é desativado durante uma primeira fase da pré-carga da linha de bit na qual a primeira quantidade de tensão é fornecida.

[0018] De acordo com várias concretizações, a divulgação atual descreve um método que inclui o recebimento, por um circuito de pré-carga, de um primeiro sinal de entrada a fim de permitir que uma linha de bit seja carregada por uma primeira tensão em uma primeira fase, e o recebimento, pelo circuito de pré-carga, de um segundo sinal de entrada a fim de permitir que a linha de bit seja carregada da primeira tensão para uma segunda tensão em uma segunda fase.

[0019] Em algumas concretizações, em resposta ao recebimento do primeiro sinal de entrada, o método inclui ainda a ativação de um transistor acoplado entre um primeiro trilho de fornecimento de tensão e a linha de bit. Em algumas concretizações, em resposta ao recebimento do primeiro sinal de entrada, o método inclui ainda a ativação de um transistor acoplado entre um trilho de tensão SOC (system-on-chip) e a linha de bit. Em algumas concretizações, em resposta ao recebimento do segundo sinal de entrada, o método inclui ainda a ativação de um transistor acoplado entre um trilho de fornecimento de SRAM e a linha de bit.

[0020] De acordo com diversas concretizações, a divulgação atual descreve um sistema que inclui uma memória principal com instruções armazenadas executadas por computador, um processador acoplado à memória principal e configurado para executar essas instruções armazenadas a fim de causar a geração de pelo menos um sinal de entrada, pelo menos uma memória em cache acoplada ao processador; a memória em cache inclui uma matriz de memória de células SRAM (memória de acesso aleatório estática), em que cada uma das células SRAM é acoplada a um circuito de pré-carga correspondente. Em algumas concretizações, o circuito de pré-carga correspondente inclui um primeiro e um segundo trilho de fornecimento de tensão. Em algumas concretizações, em resposta a pelo menos um sinal de entrada, o primeiro trilho de fornecimento de tensão é configurado para começar uma pré-carga de uma linha de bit em uma célula SRAM por meio do fornecimento de uma primeira quantidade de tensão à linha de bit, e o segundo trilho de fornecimento de tensão é configurado para continuar a pré-carga por meio do fornecimento da quantidade de tensão restante à linha de bit.

[0021] Em algumas concretizações, o primeiro trilho de tensão tem uma tensão inferior ao segundo trilho de tensão. Em algumas concretizações, a linha de bit é acoplada à coluna selecionada das células SRAM e é configurada para ser pré-carregada após uma operação de acesso que inclui uma operação de leitura ou gravação. Em algumas concretizações, o segundo trilho de fornecimento de tensão é configurado para concluir a pré-carga após a solicitação de um próximo acesso à matriz de memória. Outras concretizações poderão ser descritas e/ou reivindicadas.

[0022] Em uma célula de memória SRAM, durante a operação, uma pré-carga de uma linha de bit baixa ocorre antes de uma operação de leitura ou gravação. Normalmente, a pré-carga pode ser executada por um trilho de fornecimento de tensão SRAM com uma tensão de aproximadamente 1,0 V a 1,05 V. No entanto, uma característica de uma concretização do circuito de pré-carga descrita abaixo é a capacidade de usar um trilho de fornecimento de tensão de componente (como um trilho de fornecimento de tensão SOC) para auxiliar o trilho de fornecimento de tensão SRAM durante a pré-carga. Essa característica pode ser usada, em uma concretização, em implementações SOC a fim de fornecer uma re- dução considerável na corrente de pico e no fornecimento de energia pelo trilho de fornecimento de tensão SRAM. Em uma concretização, o trilho de fornecimento de tensão SOC pode ser bem distribuído por um chip SOC e ser mais predominante do que o trilho de fornecimento de tensão SRAM superior. Como resultado, em concretizações, o trilho de fornecimento de tensão SOC está mais prontamente disponível para auxiliar na pré-carga da linha de bit baixa de "0" a "1".

[0023] Em algumas concretizações, um trilho de fornecimento de tensão SOC com uma tensão mais baixa do que um trilho de fornecimento de tensão SRAM pode fornecer uma primeira quantidade de tensão a fim de executar uma pré-carga inicial, ou de primeira fase, de uma linha de bit. Após a fase inicial da pré-carga, em outras concretizações, a linha de bit pode permanecer a um nível de tensão resultante de, por exemplo, 0,7 V a 0,75 V, até uma solicitação de acesso, mediante a qual a linha de bit pode ser pré-carregada de 0,7 V a 0,75 V até um nível de trilho de fornecimento de tensão mais alto de, por exemplo, 1,0 V a 1,05 V, pelo trilho de fornecimento de tensão SRAM. Em outras concretizações, um circuito de pré-carga de trilho de tensão dupla descrito abaixo pode ter um desempenho neutro e reduzir o custo indevido associado ao regulador de tensão SRAM (por exemplo, limite de pacote, regulador maior, etc.) para o trilho de fornecimento de tensão SRAM. As concretizações também podem permitir uma integração de uma célula de bit SRAM menor, uma vez que uma queda de tensão pode ser restringida a fim de atender a um Vmín ativo da célula de bit SRAM.

[0024] A FIG. 1 ilustra uma concretização de um circuito de pré-carga do trilho de tensão dupla 100. Em outras concretizações, o circuito de pré-carga do trilho de tensão dupla 100 pode incluir um circuito de pré- carga de tensão de primeira fase 101 e um circuito de pré-carga de tensão de segunda fase 102 de uma célula de memória SRAM, conforme mostra a FIG. 1(a).

[0025] Em outras concretizações, o circuito de pré-carga do trilho de tensão dupla 100 pode incluir um primeiro trilho de fornecimento de tensão ("Vnn") 103 e um segundo trilho de fornecimento de tensão ("Vcc SRAM") 105. Em concretizações, Vnn 103 pode incluir um trilho de fornecimento SOC (System-on-Chip) de tensão mais baixa (por exemplo, 0,7 V a 0,75 V) associado ao fornecimento de energia para os componentes SOC, enquanto Vcc SRAM 105 pode incluir um trilho de fornecimento SRAM de tensão mais alta (por exemplo, 1,0 V a 1,05 V) associado ao fornecimento de energia para uma célula de memória SRAM. Conforme mostra a FIG. 1, Vnn 103 e Vcc SRAM 105 podem ser acoplados a uma primeira linha de bit 107 e a uma segunda linha de bit 109. Em outras concretizações, Vnn 103 pode ser configurado para fornecer uma primeira quantidade de tensão a fim de executar uma primeira fase de uma pré- carga de uma das linhas de bit 107 ou 109, enquanto Vcc SRAM 105 pode ser configurado para fornecer uma segunda quantidade de tensão a fim de executar uma segunda fase da pré-carga dessa linha de bit.

[0026] Conforme mostra a concretização, o circuito de pré-carga de tensão de primeira fase 101 também pode incluir transistores 115 e 117, entrelaçados entre as linhas de bit 107 e 109. Na concretização exibida, os transistores 115 e 117 podem ser transistores NMOS (Semicondutores de óxido de metal do Tipo N). Em outras concretizações, os transistores 115 e 117 podem incluir transistores PMOS (óxido de metal do Tipo P) ou outros tipos adequados de transistores. Na concretização, o circuito de pré-carga de tensão de primeira fase 101 também pode incluir um transistor 116, acoplado a Vnn 103 e às linhas de bit 107 e 109.

[0027] Observe que o circuito de pré-carga de tensão de segunda fase 102 pode incluir, em outras concretizações, transistores 119, 121 e 123, que podem ser acoplados a Vcc SRAM 105 e às linhas de bit 107 e 109. Nas outras concretizações, os transistores 119, 121 e 123, podem ser transistores PMOS ou outros tipos adequados de transistor.

[0028] Para ilustrar ainda mais a concretização, a FIG. 1(a) ilustra um exemplo de célula de memória SRAM que pode ser acoplada a um circuito de pré-carga de trilho de tensão dupla 100. As linhas de bit 107 e 109 da FIG. 1(a) podem ser acopladas às linhas de bit respectivas 107 e 109 da FIG. 1. Perceba que nas concretizações, as linhas de bit da célula de memória SRAM podem ser pré-carregadas com uma tensão após as operações de leitura e de gravação, uma vez que talvez não seja possível saber se um próximo acesso será uma operação de leitura ou de gravação. Por exemplo, em uma concretização, as linhas de bit 107 e 109 podem ser pré-carregadas logo antes de uma operação de leitura. Dessa forma, durante uma operação de leitura na qual o conteúdo de uma célula de memória SRAM pode ser "0", armazenado em um nó n0, quando uma linha de palavra ("wl" na FIG. 1(a)) é emitida, bl 107 pode ser levado até zero. Em concretizações, um amplificador de sinal pode detectar qual linha de bit pode ter uma tensão mais alta a fim de determinar se um 1 ou um 0 é armazenado. Observe que a FIG. 1(a) é fornecida como um exemplo. Outros tipos de célula de memória adequados, por exemplo, outros tipos de célula SRAM, como 8-transistor (8T), 10-transistor (10T), múltiplas portas, etc., também podem ser acoplados a concretizações do circuito de pré-carga descrito aqui.

[0029] Dessa forma, voltando à concretização da FIG. 1, durante uma operação de pré-carga, um sinal de entrada 111 pode ser associado à linha de bit que está recebendo a tensão de Vnn 103 durante a primeira fase da operação de pré-carga, enquanto um sinal de entrada 113 pode ser associado à linha de bit que está recebendo a tensão de Vcc SRAM durante a segunda fase da operação de pré-carga. Assim, na concretização, o sinal de entrada 111 pode ser recebido antes do sinal de entrada 113 a fim de ativar ou permitir o transistor 116, garantindo tempo suficiente para uma linha de bit baixa ("0") da linha de bit 107 ou 109 carregar a aproximadamente 0,7 V. Perceba que em algumas concretizações, so- mente uma linha de bit 107 ou 109 pode ser baixa antes da operação de pré-carga. Uma vez que a outra linha de bit pode estar alta quando o sinal de entrada 111 é recebido, os transistores acoplados 115 e 117 podem ser usados para impedir que a linha de bit mais alta em, por exemplo, 1,05 V, da linha de bit 107 ou 109 descarregue em Vnn 103, o que pode ocorrer a uma tensão mais baixa de, por exemplo, 0,7 V.

[0030] Para ilustrar ainda mais, se a linha de bit 107 for "1" e a linha de bit 109 for "0", o transistor 117 poderá ser ativado na primeira pré- carga, ou durante ela, enquanto o transistor 115 está desabilitado ou desativado. Observe que, nas concretizações, embora o transistor 115 possa começar lentamente a ligar à medida que a linha de bit 109 é elevada, a linha de bit 109 pode sempre estar a um potencial abaixo de Vnn 103. Nas concretizações, um temporizador ou lógica de controle pode impedir que os sinais de entrada 111 e 113 cheguem a "0" ao mesmo tempo, impedindo um curto entre Vcc SRAM 105 e Vnn 103. Observe que em outros exemplos, a linha de bit baixa a ser pré-carregada pode ser a linha de bit 107 e, nesse caso, o transistor 115 pode ser ativado e o transistor 117 desativado.

[0031] Agora, a referência é a FIG. 2, que é um fluxograma de um método 200 para pré-carregar uma linha de bit em duas fases, de acordo com as concretizações. Na concretização exibida, após um bloco inicial em 201, o circuito de pré-carga do trilho de tensão dupla 100 da FIG. 1, pode receber um sinal de entrada, como o sinal de entrada 111 associado a uma primeira fase de uma pré-carga de uma linha de bit baixa, por exemplo, linha de bit 107 ou 109. Nas concretizações, o circuito de pré- carga 101 pode receber o sinal de entrada após a conclusão de uma fase de leitura ou de gravação. Por exemplo, em uma concretização, se a linha de bit 107 estiver em "1", e a linha de bit baixa a ser pré-carregada for a linha de bit 109, em "0", o recebimento do sinal de entrada 111 pode incluir a habilitação ou ativação de um transistor 116 acoplado e/entre um primeiro trilho de fornecimento de tensão, como um trilho de fornecimento de tensão mais baixo SOC Vnn 103, e a linha de bit baixa 109.

[0032] Dessa forma, em um próximo bloco 205, na concretização, a ativação do transistor 116 permite que um circuito de pré-carga do trilho de tensão dupla 100 forneça uma primeira quantidade de tensão a fim de executar uma primeira fase da pré-carga, carregando a linha de bit 109 até um primeiro nível de tensão. Nas concretizações, a linha de bit 109 pode permanecer no primeiro nível de tensão até o início de um próximo acesso. Nas concretizações, após o início do próximo acesso, em um próximo bloco 207, o circuito de pré-carga de trilho de tensão dupla 100 pode receber um sinal de entrada 113 associado à segunda fase da pré- carga da linha de bit 109.

[0033] Nas concretizações, o sinal de entrada 113 pode ativar um transistor 119, acoplado entre um trilho de fornecimento de tensão mais alto, por exemplo, um trilho de fornecimento Vcc SRAM 105, e a linha de bit 109. Da mesma maneira, nas concretizações, o circuito de pré-carga de trilho de tensão dupla 100 pode fornecer uma segunda quantidade de tensão a fim de executar uma segunda fase da pré-carga da linha de bit 109 carregando a linha de bit 109 com uma quantidade total de fornecimento de tensão, por exemplo, 1,0 V a 1,05 V, em um bloco 209.

[0034] Observe que no exemplo, como Vnn 103 leva a linha de bit 109 até uma tensão, por exemplo, de 0,7 V, pouco esforço é exigido dos transistores 119, 121 e 123 do circuito de pré-carga de tensão de segunda fase 102 da FIG. 1 para levar a linha de bit baixa 109 uma quantidade restante, de 0,7 V até uma tensão de trilho de fornecimento total, por exemplo, 1,0 V a 1,05 V. Assim, nas concretizações, a área necessária para os transistores 119, 121 e 123 pode ser consideravelmente reduzida, uma vez que transistores mais fracos (e, por isso, menores) podem ser usados.

[0035] As concretizações do circuito de pré-carga descritas aqui po- dem ser usadas em várias implementações e aplicações. Por exemplo, dispositivos portáteis, incluindo, mas sem limitação, smartphones, nettops, tablets e outros dispositivos que podem ser projetados com SOC, incluindo memória SRAM.

[0036] Com relação à Figura 3, que é um diagrama de bloco que ilustra um exemplo de sistema de computador 300 adequado à prática do circuito/método de pré-carga divulgado de diversas concretizações. Conforme exibido, o sistema de computador 300 pode incluir uma unidade de fornecimento de energia 302, alguns processadores ou núcleos de processador 304, um dispositivo de armazenamento 306 com instruções 308 armazenadas e executadas por computador, por exemplo, legíveis pelo computador e executáveis pelo processador, e uma interface de comunicação 312. O sistema de computador 300 também pode conter dispositivos de entrada/saída 310 (como um teclado, tela, controle de cursor, etc.). Para a finalidade desta aplicação, incluindo as reivindicações, os termos "processador" e "núcleos de processador" podem ser considerados sinônimos, a menos que o contexto exija claramente de outro modo.

[0037] Os dispositivos de armazenamento 306 podem ser um dispositivo de armazenamento tangível, não transitório e legível pelo computador (como um disquete, disco rígido, CD-ROM, unidade de armazenamento em hardware, etc.). Nas concretizações, os dispositivos de armazenamento 306 podem ser uma memória principal. Nas concretizações, um ou mais dispositivos de armazenamento 306 podem incluir uma memória SRAM, incluindo uma matriz de memórias de células SRAM (memória de acesso aleatório estática) dispostas em várias linhas e várias colunas. Nas concretizações, os dispositivos de armazenamento 306 podem incluir várias linhas de bit associadas a várias colunas de células SRAM e circuitos de pré-carga (conforme mostra a Figura 1)_configurados para pré-carregar pelo menos uma das várias linhas de bit após uma operação de acesso à matriz de memórias. Nas concretiza- ções, o circuito de pré-carga pode incluir um primeiro trilho de fornecimento de tensão que pode ser configurado para começar uma pré-carga de pelo menos uma linha de bit das várias linhas de bit por meio do fornecimento de uma primeira quantidade de tensão a pelo menos uma linha de bit. Nas concretizações, o circuito de pré-carga também pode incluir um segundo trilho de fornecimento de tensão configurado para concluir a pré-carga de pelo menos uma linha de bit por meio do fornecimento de uma segunda quantidade de tensão a pelo menos uma linha de bit. Nas concretizações, a matriz de memória pode fazer parte de um SOC.

[0038] Nas concretizações, o circuito de pré-carga pode ser associado, como alternativa, à SRAM, ou ser localizado adicionalmente em outro local do sistema de computador 300, por exemplo, em um cache associado ao processador 304. O SRAM também pode estar localizado em roteadores, e/ou aparelhos periféricos como um cache CPU interno, cache de CPU no modo ruptura, buffers de disco rígido, buffers de roteador, telas LCD e impressoras e unidades de CD-ROM e CD-RW.

[0039] Os diversos elementos da Figura 3 podem ser acoplados entre si por meio de um barramento de sistema ou caminho de comunicação 316, que representa um ou mais caminhos. No caso de vários barramen- tos, eles podem ser unidos por uma ou mais pontes de barramento (não exibido).

[0040] Em algumas concretizações, o dispositivo de armazenamento 306 pode ser uma memória principal. Em algumas concretizações, o dispositivo de armazenamento 306 pode ser empregado para armazenar uma cópia funcional e uma cópia permanente das instruções de programação que estão implementando um ou mais sistemas operacionais, módulos de firmware ou drivers, aplicativos, etc., chamado coletivamente aqui de 308. A cópia permanente das instruções de programação pode ser colocada no armazenamento permanente na fábrica, ou em campo, por meio, por exemplo, de um meio de distribuição (não exibido), como um CD, ou por meio da interface de comunicação 312 (de um servidor de distribuição (não exibido)).

[0041] De acordo com as diversas concretizações, um ou mais dos componentes retratados do sistema 300 e/ou outros elementos podem incluir um teclado, tela LCD, porta de memória não volátil, múltiplas antenas, processador de gráficos, processador de aplicativo, alto-falantes ou outros elementos de dispositivo móvel associados, incluindo uma câmera. A constituição restante dos diversos elementos do sistema de computador 300 e conhecida, e não será descrita com detalhes.

[0042] Em algumas concretizações, pelo menos um dos processadores 304 pode ser integrado a um mesmo dado com um ou o mais outros componentes do sistema 300. Por exemplo, pelo menos um dos processadores 304 pode ser integrado no mesmo retículo a um ou mais componentes do sistema 300 para formar um System on Chip (SOC) 400, conforme mostra a Figura 4. O SOC 400 pode incluir um ou mais processadores 304, pelo menos uma memória em cache 408 acoplada a um ou mais processadores, o dispositivo de armazenamento 306 e/ou interface de comunicação 312. Nas concretizações, o processador ou processadores podem ser configurados para executar instruções armazenadas executáveis por computador no dispositivo de armazenamento 306 a fim de gerar ou causar a geração de pelo menos um sinal de entrada, como os sinais 111 e 113 discutidos abaixo.

[0043] Pelo menos uma memória em cache 408 acoplada ao processador 304 pode incluir uma matriz de memória de células SRAM (memória de acesso aleatório estática). Nas concretizações, uma ou mais das células SRAM podem ser acopladas a um circuito de pré-carga correspondente, incluindo um primeiro e um segundo trilho de fornecimento de tensão. Nas concretizações, em resposta a pelo menos um sinal de entrada, o primeiro trilho de fornecimento de tensão pode ser configurado para começar uma pré-carga de uma linha de bit em uma célula SRAM por meio do fornecimento de uma primeira quantidade de tensão à linha de bit, e o segundo trilho de fornecimento de tensão é configurado para continuar a pré-carga por meio do fornecimento da quantidade de tensão restante à linha de bit.

[0044] A descrição acima das concretizações ilustradas, incluindo o que está descrito no Resumo, não tem a intenção de ser completa ou limitada às formas precisas divulgadas. Embora as concretizações e exemplos específicos sejam descritas aqui para fins ilustrativos, diversas modificações são possíveis. Por exemplo, a concretização e a conexão de determinados elementos em várias concretizações foram descritas acima no contexto de valores de sinais altos/baixos, transistores tipo P e tipo N, etc. Em outras concretizações, diversas concretizações podem ser fornecidas na visualização se transistores de tipo N forem usados em vez de transistores de tipo P, etc.

[0045] Essas e outras modificações podem ser feitas com base na descrição detalhada acima. Os termos usados nas seguintes reivindicações não devem ser interpretados como limitados às concretizações específicas divulgadas na especificação.

Claims

1. Aparelho compreendendo: - um primeiro trilho de fornecimento de tensão (103); - um segundo trilho de fornecimento de tensão (105); - uma primeira linha de bit (107) e uma segunda linha de bit (109), cada uma associada com o primeiro trilho de fornecimento de tensão (103) através de um circuito de pré-carga de tensão de primeira fase (101) e com o segundo trilho de fornecimento de tensão (105) através de um circuito de pré-carga de tensão de segunda fase (102), em que a primeira linha de bit (107) e a segunda linha de bit (109) associadas a uma célula memória de acesso aleatório estático (SRAM); dito circuito de pré-carga de tensão de primeira fase compreendendo: - um primeiro transistor (115); e - um segundo transistor (117), em que o primeiro trilho de fornecimento de tensão (103) está configurado para prover uma primeira quantidade de tensão para executar a primeira fase de uma pré-carga da primeira linha de bit (107) e o segundo trilho de fornecimento de tensão (105) está configurado para prover uma segunda quantidade de tensão para executar uma segunda fase de uma pré-carga da primeira linha de bit (107), caracterizado pelo fato de que o primeiro transistor (115) e o segundo transistor (117) são entrelaçados entre a primeira linha de bit (107) e a segunda linha de bit (109), sendo que o primeiro transistor (115) é ativado e o segundo transistor (117) é desativado durante a primeira fase de pré-carga da primeira linha de bit (107) na qual uma primeira quantidade de tensão é fornecida.

2. Aparelho de acordo com a reivindicação 1, caracterizado pelo fato de que o primeiro trilho de fornecimento de tensão (103) possui uma tensão inferior à do segundo trilho de fornecimento de tensão (105).

3. Aparelho, de acordo com a reivindicação 1, caracterizado pelo fato de que o primeiro trilho de fornecimento de tensão (105) é configurado para fornecer para componentes de um system-on-chip (SOC).

4. Aparelho de acordo com qualquer uma das reivindicações 13, caracterizado pelo fato de que o primeiro e segundo trilho de fornecimento de tensão (103, 105) estão acoplados para pré-carga da segunda linha de bit (109).

5. Aparelho de acordo com a reivindicação 4, caracterizado pelo fato de que o primeiro transistor (115) e o segundo transistor (119) incluem transistores Semicondutores de óxido de metal do Tipo N (NMOS).

6. Aparelho de acordo com a reivindicação 1, caracterizado pelo fato de que a pré-carga ocorre após operações de leitura ou gravação em uma célula de memória associada a primeira linha de bit (107).

7. Um sistema, caracterizado pelo fato de compreender: - uma memória principal com instruções armazenadas executáveis por computador; - um processador (304) associado a memória principal e configurado para executar as instruções armazenadas executáveis por computador a fim de causar a geração de pelo menos um sinal de entrada; - pelo menos uma memória em cache (306) acoplado ao processador (304); a memória em cache (306) incluindo um aparelho de acordo com qualquer uma das reivindicações anteriores.

8. Método caracterizado pelo fato de que compreende: -receber através de um circuito de pré-carga de primeira fase (101), um primeiro sinal de entrada para ativar uma primeira linha de bit para carregar a uma primeira tensão em uma primeira fase; dito circuito de pré-carga de primeira fase (101) compreendendo um primeiro transistor (115) e um segundo transistor (117); - ativar o primeiro transistor (115), que está associado à primeira linha de bit (107), durante a primeira fase; - desativar o segundo transistor (117), que está entrelaçado com o primeiro transistor (115) entre a primeira linha de bit (107) e a segunda linha de bit (109), durante a primeira fase; e - receber através do circuito de pré-carga de segunda fase (102), um segundo sinal de entrada para ativar a primeira linha de bit (107) para carregar da primeira tensão para uma segunda tensão em uma segunda fase, em que a primeira e segunda tensão são fornecidas através de um primeiro trilho de fornecimento de tensão (103) e um segundo trilho de fornecimento de tensão (105), respectivamente.

9. Método de acordo com a reivindicação 8, caracterizado pelo fato de que: em resposta ao recebimento de um primeiro sinal de entrada, o método compreende adicionalmente ativa um transistor (116) associado entre um primeiro trilho de fornecimento de tensão (103) e a linha de bit (107, 109); e/ou em resposta ao recebimento de um primeiro sinal de entrada, o método compreende adicionalmente ativar um transistor associado entre um trilho de fornecimento de tensão SOC e a linha de bit (107, 109); e/ou em resposta ao recebimento de um segundo sinal de entrada, o método compreende adicionalmente ativar um transistor associado entre um trilho de fornecimento de tensão SRAM e a linha de bit (107, 109).