TWI610301B - 在例如隨機存取記憶體的記憶體中改良電力輸送的設備與方法 - Google Patents

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Abstract

改良電力輸送之包括預充電電路的設備與方法之實施例在此處被描述，該預充電電路可包括：第一電壓供應軌，配置成提供第一電壓量以實施位元線的預充電之第一階段；及第二電壓供應軌，配置成提供第二電壓量以實施該位元線的該預充電之第二階段。在實施例中，該預充電電路可為用於靜態隨機存取記憶體(SRAM)記憶體胞元的預充電電路。

Description

在例如隨機存取記憶體的記憶體中改良電力輸送的設備與方法
本揭示一般關於電子電路。較具體而言，但非排他地，本揭示關於在諸如隨機存取記憶體的記憶體中改良電力輸送。
系統晶片(SOC)產品中所使用的靜態隨機存取記憶體(SRAM)子陣列(諸如那些手持式裝置中所含有的子陣列)可藉由使用雙電壓軌來實施以達成面積以及待命電力使用的減少。在雙電壓軌SRAM實施方式中，位元胞元(bit cell)、感測放大器、及預充電電路可能通常被放置於較高電壓供應軌(例如，1.0V-1.05V)上，而介面邏輯可能被放置於在較低操作電壓(例如，0.7V-0.75V)下操作的可變電壓供應軌上。
然而雙電壓軌SRAM實施方式的缺點可能為在SRAM記憶體胞元的位元線之預充電階段期間缺乏動態電力縮放。在一些情況中，記憶體快取(例如，第2階或L2快 取)的動態電力縮放(例如，減少電力使用量)可能由於相對較低的活動及較低的並行存取率而可接受。然而，動態電力縮放可能對手持式產品中的SOC而言不可接受。例如，在高度使用的環境期間，諸如在視訊播放期間，大量使用並行SRAM於圖形產生、視訊編碼器/解碼器組件、及攝影機單元的多個裝置及/或程序可能在活動。因此，在平板及智慧型手機的SOC中，40-50個SRAM子陣列可能被同時存取。此種高並行存取率可造成對SRAM電壓供應軌的平均及峰值電力兩者之需求顯著增加，因為在存取操作期間位元線完全預充電至較高電壓供應軌。
100‧‧‧雙電壓軌預充電電路
101‧‧‧第一階段電壓預充電電路
102‧‧‧第二階段電壓預充電電路
103‧‧‧第一電壓供應軌
105‧‧‧第二電壓供應軌
107‧‧‧第一位元線
109‧‧‧第二位元線
111‧‧‧輸入信號
113‧‧‧輸入信號
115‧‧‧電晶體
116‧‧‧電晶體
117‧‧‧電晶體
119‧‧‧電晶體
121‧‧‧電晶體
123‧‧‧電晶體
200‧‧‧方法
300‧‧‧範例電腦系統
302‧‧‧電源供應單元
304‧‧‧處理器
306‧‧‧儲存裝置
308‧‧‧指令
310‧‧‧輸入/輸出裝置
312‧‧‧通訊介面
316‧‧‧系統匯流排或通訊路徑
400‧‧‧系統晶片
408‧‧‧快取記憶體
非限制性及非窮舉性實施例參照下列圖式加以描述，其中相似元件符號意指各個圖式各處的相似部件，除非另有所指。
第1圖示出了依據一個實施例的預充電電路。
第1(a)圖示出範例SRAM記憶體胞元，其可能以第1圖的預充電電路之實施例加以實施。
第2圖示出了依據一個實施例的流程圖。
第3圖為示出適於實行所揭示之各種實施例的預充電電路與方法的範例電腦系統之方塊圖。
第4圖為示出適於實行所揭示之實施例的範例系統晶片(SOC)之方塊圖。
【發明內容及實施方式】
包括雙電壓供應軌的預充電電路之實施例在此處被描述。在實施例中，該雙電壓軌預充電電路在此處被描述，其可包括：第一電壓供應軌，配置成提供第一電壓量以實施位元線的預充電之第一階段；及第二電壓供應軌，配置成提供第二電壓量以實施該位元線的該預充電之第二階段。在下列說明中，數個特定細節被給予以提供對實施例的徹底理解。該等實施例可在沒有該等特定細節的一或更多者之情況下實行、或以其他方法、組件、材料等加以實行。在其他例子中，熟知的結構、材料、或操作未被顯示或詳細描述，以避免模糊該等實施例的態樣。
此說明書各處對「一個實施例」或「實施例」的參照意指針對該實施例所述的特定特徵、結構、或特性被含括於至少一個實施例中。因此，此說明書各處中出現的詞語「在一個實施例中」或「在實施例中」不必然皆意指相同實施例。此外，該特定特徵、結構、或特性可能以任何合適方式在一或更多個實施例中加以組合。
依據各種實施例，本揭示描述一種設備，包括第一電壓供應軌、第二電壓供應軌及耦接至該第一電壓供應軌與該第二電壓供應軌的位元線，其中該第一電壓供應軌被配置成提供第一電壓量以實施位元線的預充電之第一階段且該第二電壓供應軌被配置成提供第二電壓量以實施該位元線的該預充電之第二階段。
在一些實施例中，該第一電壓供應軌具有比該第二電 壓供應軌更低的電壓。在一些實施例中，該位元線被含括於靜態隨機存取記憶體(SRAM)胞元中。在一些實施例中，該第一電壓供應軌被配置成提供電壓給系統晶片(SOC)的組件。
在一些實施例中，該設備可進一步包括第二位元線，其中該第一及該第二電壓供應軌被耦接以預充電該第二位元線。在一些實施例中，該設備可進一步包括被交叉耦接於該第一位元線與該第二位元線間的第一電晶體及第二電晶體。在一些實施例中，該第一電晶體及該第二電晶體包括N型金屬氧化物半導體(NMOS)電晶體。在一些實施例中，該預充電出現於對耦接至該位元線的記憶體胞元進行讀取或寫入操作以後。
依據各種實施例，本揭示描述一種設備，包括：靜態隨機存取記憶體(SRAM)胞元的記憶體陣列，以複數列及複數行排列；複數個位元線，關聯於該等SRAM胞元的該複數行；及預充電電路，配置成在對該記憶體陣列進行存取操作以後，預充電該複數個位元線的至少一個，其中該預充電電路包括：第一及第二電壓供應軌，其中該第一電壓供應軌被配置成藉由供應第一電壓量給該至少一個位元線，開始預充電該複數個位元線的該至少一個位元線，且該第二電壓供應軌被配置成藉由供應第二電壓量給該至少一個位元線，結束預充電該至少一個位元線。
在一些實施例中，該記憶體陣列為系統晶片(SOC)的一部份。在一些實施例中，該設備可包括被交叉耦接於 該至少一個位元線與第二位元線間的第一電晶體及第二電晶體。在一些實施例中，在該位元線的該預充電之其中該第一電壓量被供應的第一階段期間，該第一電晶體被致能且該第二電晶體被去能。
依據各種實施例，本揭示描述一種方法，包括：由預充電電路接收第一輸入信號以致能位元線在第一階段中充電至第一電壓；及由該預充電電路接收第二輸入信號以致能該位元線在第二階段中從該第一電壓充電至第二電壓。
在一些實施例中，回應於接收該第一輸入信號，該方法進一步包括致能被耦接於第一電壓供應軌與該位元線間的電晶體。在一些實施例中，回應於接收該第一輸入信號，該方法進一步包括致能被耦接於系統晶片(SOC)電壓供應軌與該位元線間的電晶體。在一些實施例中，回應於接收該第二輸入信號，該方法進一步包括致能被耦接於SRAM供應軌與該位元線間的電晶體。
依據各種實施例，本揭示描述一種系統，包括：主記憶體，具有被儲存於其上的電腦可執行指令；處理器，耦接至該主記憶體且配置成執行所儲存的電腦可執行指令以使至少一個輸入信號產生；至少一個快取記憶體，耦接至該處理器；該快取記憶體包括靜態隨機存取記憶體(SRAM)胞元的記憶體陣列，其中該等SRAM胞元的各者被耦接至對應的預充電電路。在一些實施例中，該對應的預充電電路包括第一及第二電壓供應軌。在一些實施例中，其中回應於該至少一個輸入信號，該第一電壓供應軌 被配置成藉由供應第一電壓量給位元線，開始預充電SRAM胞元中的該位元線，且該第二電壓供應軌被配置成藉由供應第二剩餘電壓量給該位元線，繼續該預充電。
在一些實施例中，該第一電壓供應軌具有比該第二電壓供應軌更低的電壓。在一些實施例中，該位元線被耦接至該等SRAM胞元的選定行且被配置成在包括讀取或寫入操作的存取操作以後預充電。在一些實施例中，該第二電壓供應軌被配置成在對該記憶體陣列的次一存取被請求以後，結束該預充電。其他實施例可被描述及/或主張。
在SRAM記憶體胞元中，在操作期間，低位元線的預充電出現於讀取或寫入操作以前。該預充電可能典型由具有大約1.0V至1.05V電壓的SRAM電壓供應軌所實施。然而，下列所述之預充電電路的一個實施例之特徵為利用組件電壓供應軌(諸如SOC電壓供應軌)在該預充電期間協助該SRAM電壓供應軌的能力。此特徵可在一個實施例中被用於SOC實施方式中以提供峰值電流的顯著降低以及由該SRAM電壓供應軌輸送電力。在實施例中，該SOC電壓供應軌可被均勻分佈遍及SOC晶片以及比該較高SRAM電壓供應軌更為普遍。結果，在實施例中，該SOC電壓供應軌更輕易可用來協助該低位元線從「0」預充電至「1」。
在實施例中，具有比SRAM電壓供應軌更低電壓的SOC電壓供應軌可提供第一電壓量以實施位元線的預充電之初始或第一階段。在該預充電的初始階段以後，在實施 例中，該位元線可維持在生成的電壓位準(例如，0.7V-0.75V)直到對存取的請求，在該對存取的請求的時候該位元線可能由該SRAM電壓供應軌從0.7V-0.75V預充電至較高電壓供應軌位準(例如，1.0V-1.05V)。在實施例中，下列所述的雙電壓軌預充電電路可能為性能中庸且降低與該SRAM電壓供應軌的SRAM電壓調節器(例如，封裝蓋、較大的調節器等)關聯的過度成本。實施例也可使較小SRAM位元胞元被整合，因為電壓下傾可能受到限制以滿足該SRAM位元胞元的作動Vmin。
第1圖示出雙電壓軌預充電電路100的實施例。在實施例中，雙電壓軌預充電電路100可包括SRAM記憶體胞元的第一階段電壓預充電電路101及第二階段電壓預充電電路102，諸如第1(a)圖中所示。
在實施例中，雙電壓軌預充電電路100可包括第一電壓供應軌(「Vnn」)103及第二電壓供應軌(「Vcc SRAM」)105。在實施例中，Vnn 103可包括與供應電力給SOC組件關聯的較低電壓系統晶片(SOC)供應軌(例如，0.7V-0.75V)，而Vcc SRAM 105可包括與供應電力給SRAM記憶體胞元關聯的較高電壓SRAM供應軌(例如，1.0V-1.05V)。如第1圖中所示，Vnn 103及Vcc SRAM 105可被耦接至第一位元線107及第二位元線109。在實施例中，Vnn 103可被配置成提供第一電壓量以實施位元線107或109的一者之預充電的第一階段，而Vcc SRAM 105可被配置成提供第二電壓量以實施該位元 線的預充電之第二階段。
如該實施例所示，第一階段電壓預充電電路101可也可包括電晶體115及117，交叉耦接於位元線107與109間。在所示實施例中，電晶體115及117可為N型金屬氧化物半導體(NMOS)電晶體。在其他實施例中，電晶體115及117可包括P型金屬氧化物半導體(PMOS)電晶體或其他合適類型的電晶體。在該實施例中，第一階段電壓預充電電路101也可包括電晶體116，耦接至Vnn 103及位元線107與109。
注意到第二階段電壓預充電電路102在實施例中可包括電晶體119、121、及123，其可被耦接至Vcc SRAM 105及位元線107與109。在實施例中，電晶體119、121、及123可為PMOS電晶體或其他合適類型的電晶體。
為了進一步說明該實施例，第1(a)圖示出諸如可被耦接至雙電壓軌預充電電路100的範例SRAM記憶體胞元。第1(a)圖的位元線107及109可被耦接至第1圖的各別位元線107及109。注意到在實施例中，該SRAM記憶體胞元的位元線可能在讀取及寫入操作兩者以後預充電至一電壓，因為可能不知道是否次一存取可為讀取或寫入操作。例如，在實施例中，位元線107及109可能在讀取操作以前預充電到很高。因此，在該SRAM記憶體胞元的內容可能為「0」、儲存在節點n0的讀取操作期間，在字線(第1(a)圖中的「w1」)被提高時，b1 107可能向下拉至零。 在實施例中，感測放大器可接著偵測哪一個位元線可能具有較高電壓，以決定1或是0被儲存。注意到第1(a)圖被提供作為一個實例。其他合適記憶體胞元類型(諸如，例如其他SRAM胞元類型，例如，8電晶體(8T)、10電晶體(10T)、多埠等)也可被耦接至此處所述之預充電電路的實施例。
因此，回到第1圖的實施例，在預充電操作期間，輸入信號111可能被關聯於在該預充電操作的第一階段期間從Vnn 103接收電壓的位元線，而輸入信號113可能被關聯於在該預充電操作的第二階段期間從Vcc SRAM接收電壓的位元線。因此，在該實施例中，輸入信號111可在輸入信號113之前接收，以便啟動或致能電晶體116，使位元線107或109的低(「0」)位元線有足夠時間充電至大約0.7V。注意到在一些實施例中，位元線107或109的僅一個可能在該預充電操作以前為低位元線。由於另一位元線可能在輸入信號111被接收時為高位元線，交叉耦接的電晶體115及117可被用來防止位元線107或109的較高位元線(在例如1.05V)放電至Vnn 103，其可能在例如0.7V的較低電壓。
為了進一步說明，如果位元線107為「1」且位元線109為「0」，電晶體117可在第一預充電期間啟動或導通，而電晶體115被去能或關閉。注意到在實施例中，僅管電晶體115可隨著位元線109提高而開始稍微導通，位元線109可能總是在低於Vnn 103的電位。在實施例中， 計時器或控制邏輯可防止輸入信號111及113在同時變為「0」，因此防止Vcc SRAM 105與Vnn 103間的短路。注意到在其他實例中，待被預充電的低位元線可能為位元線107，在此情況中電晶體115可被致能且電晶體117被去能。
現在參照第2圖，其為依據實施例之在二個階段中預充電位元線的方法200之流程圖。在所示實施例中，在201的開始方塊以後，第1圖的雙電壓軌預充電電路100可接收與低位元線(例如，位元線107或109)的預充電之第一階段關聯的輸入信號(諸如輸入信號111)。在實施例中，預充電電路101可在完成讀取或寫入階段以後接收該輸入信號。例如，在實施例中，如果位元線107在「1」，且待被預充電的低位元線為位元線109(在「0」)，接收輸入信號111可包括致能或啟動電晶體116，該電晶體耦接至/耦接於第一電壓供應軌(諸如SOC較低電壓供應軌Vnn 103)與低位元線109間。
因此，在次一方塊205，在該實施例中，啟動電晶體116會使雙電壓軌預充電電路100提供第一電壓量以實施該預充電的第一階段，因此將位元線109充電至第一電壓位準。在實施例中，位元線109可能維持在該第一電壓位準直到次一存取可被啟始。在實施例中，一旦該次一存取被啟始，在次一方塊207，雙電壓軌預充電電路100可接收與位元線109的預充電之第二階段關聯的輸入信號113。
在實施例中，輸入信號113可啟動電晶體119，該電晶體耦接於較高電壓供應軌(例如，Vcc SRAM供應軌105)與位元線109間。因此，在實施例中，在方塊209，雙電壓軌預充電電路100可提供第二電壓量，以藉由將位元線109充電至完全電壓供應軌量(例如1.0V-1.05V)實施位元線109的預充電之第二階段。
注意到在該實例中，因為Vnn 103將低位元線109拉到例如0.7V的電壓，第1圖的第二階段電壓預充電電路102之電晶體119、121、及123可能需要少量努力來從0.7V將低位元線109拉升剩餘量而到完全供應軌電壓(例如，1.0V-1.05V)。因此，在實施例中，電晶體119、121、及123所需要的面積可被顯著減少，因為較弱的(且因此較小尺寸的)電晶體可被使用。
此處所述之預充電電路的實施例可被用於數個實施方式及應用中。例如，手持式裝置，包括但不限於智慧型手機、易網機(nettop)、平板及以包括SOC的SRAM記憶體加以設計的其他裝置。
現在參照第3圖，其為示出適於實行所揭示之各種實施例的預充電電路/方法的範例電腦系統300之方塊圖。如所示，電腦系統300可包括電源供應單元302、數個處理器或處理器核心304、具有電腦可執行(諸如處理器可讀取及處理器可執行)指令308儲存於其中的儲存裝置306、及通訊介面312。電腦系統300也可包含輸入/輸出裝置310(諸如鍵盤、顯示螢幕、游標控制等)。為了此 申請案之目的，包括申請專利範圍，術語「處理器」及「處理器核心」可被視為同義，除非上下文清楚地另有要求。
該一或更多個儲存裝置306可包含有形、非暫時性電腦可讀取儲存裝置(諸如軟碟片、硬碟機、光碟唯讀記憶體(CDROM)、硬體儲存單元等)。在實施例中，該一或更多個儲存裝置306可為主記憶體。在實施例中，一或更多個儲存裝置306可包括SRAM記憶體，包括以複數列及複數行排列之靜態隨機存取記憶體(SRAM)胞元的記憶體陣列。在實施例中，儲存裝置306可包括關聯於該等SRAM胞元的該複數行之複數個位元線以及預充電電路(諸如第1圖中所示)，該預充電電路配置成在對該記憶體陣列進行存取操作以後，預充電該複數個位元線的至少一個。在實施例中，該預充電電路可包括第一電壓供應軌，其可被配置成藉由供應第一電壓量給該至少一個位元線，開始預充電該複數個位元線的該至少一個位元線。在實施例中，該預充電電路也可包括第二電壓供應軌，其被配置成藉由供應第二電壓量給該至少一個位元線，結束預充電該至少一個位元線。在實施例中，該記憶體陣列可為SOC的一部份。
在實施例中，預充電電路可替代地被關聯於該SRAM、或額外地位於電腦系統300中的別處，諸如例如在與處理器304關聯的快取中。該SRAM也可位於路由器中、及/或周邊設備中，諸如內部CPU快取、外部叢發模 式CPU快取、硬碟緩衝器、路由器緩衝器、LCD螢幕與印表機及CDROM與CDRW驅動器。
第3圖的各種元件可經由系統匯流排或通訊路徑316(其表示一或更多個路徑)互相耦接。在多個匯流排的情況中，它們可由一或更多個匯流排橋接器(未顯示)加以橋接。
儲存裝置306可在一些實施例中為主記憶體。在一些實施例中，儲存裝置306可被採用以儲存編程指令(實施一或更多個作業系統、韌體模組或驅動程式、應用等)的工作副本及永久副本，此處統稱為308。經由例如諸如光碟(CD)的分配媒體(未顯示)、或經由通訊介面312(從分配伺服器(未顯示))，該等編程指令的永久副本可在出廠時或在實地被放置於永久儲存器中。
依據各種實施例，系統300之所示組件的一或更多者及/或其他元件可包括鍵盤、LCD螢幕、非揮發性記憶體埠、多個天線、圖形處理器、應用處理器、揚聲器、或其他相關行動裝置元件(包括攝影機)。電腦系統300的各種元件之其餘構成為已知，且因此將不會被進一步詳細描述。
在一些實施例中，處理器304的至少一者與系統300的一或更多個其他組件可能被整合於相同晶粒上。例如，處理器304的至少一者與系統300的一或更多個其他組件可能被整合於相同晶粒上以形成系統晶片(SOC)400，如第4圖中所示。SOC 400可包括一或更多個處理器 304、耦接至該一或更多個處理器的至少一個快取記憶體408、儲存裝置306、及/或通訊介面312。在實施例中，該一或更多個處理器可被配置成執行被儲存於儲存裝置306中的所儲存電腦可執行指令，以產生至少一個輸入信號或使至少一個輸入信號被產生，諸如以上所討論的信號111及113。
耦接至處理器304的至少一個快取記憶體408可包括靜態隨機存取記憶體(SRAM)胞元的記憶體陣列。在實施例中，該等SRAM胞元的一或更多者可被耦接至對應的預充電電路，該對應的預充電電路包括第一及第二電壓供應軌。在實施例中，回應於該至少一個輸入信號，該第一電壓供應軌可被配置成藉由供應第一電壓量給位元線，開始預充電SRAM胞元中的該位元線，且該第二電壓供應軌被配置成藉由供應第二剩餘電壓量給該位元線，繼續該預充電。
所示實施例的以上說明，包括發明摘要中所述，非意圖為窮舉性或限於所揭示的精確形式。僅管特定實施例及實例為了例示目的而在此處加以描述，各種修改是有可能的。例如，各種實施例中的某些元件之配置及連接已經在高/低信號值、P型及N型電晶體等的情境中加以描述於上。在其他實施例中，在考慮到是否N型電晶體被使用而非P型電晶體等，不同配置可被提供。
這些及其他修改可按照以上實施方式加以作出。下列申請專利範圍中所使用的術語不應被詮釋成限於說明書中 所揭示的特定實施例。
100‧‧‧雙電壓軌預充電電路
101‧‧‧第一階段電壓預充電電路
102‧‧‧第二階段電壓預充電電路
103‧‧‧第一電壓供應軌
105‧‧‧第二電壓供應軌
107‧‧‧第一位元線
109‧‧‧第二位元線
111‧‧‧輸入信號
113‧‧‧輸入信號
115‧‧‧電晶體
116‧‧‧電晶體
117‧‧‧電晶體
119‧‧‧電晶體
121‧‧‧電晶體
123‧‧‧電晶體

Claims (19)

  1. 一種用於電子電路的電力輸送之設備，包含：接收手段，用以以預充電電路接收第一輸入信號，以使得位元線在第一階段被充電至第一電壓；致能手段，用以在該第一階段期間，致能耦接至該位元線及一反相位元線的第一電晶體；去能手段，用以在該第一階段期間，去能耦接至該位元線及該反相位元線的第二電晶體，該第二電晶體與該第一電晶體係交叉耦接，其中，該第一電晶體係耦接於該位元線與該第一電壓之間，且該第一電晶體之控制端係耦接於該反相位元線，該第二電晶體係耦接於該反相位元線與該第一電壓之間，且該第二電晶體之控制端係耦接於該位元線；及接收手段，用以以該預充電路接收第二輸入信號，以使得該位元線在第二階段由該第一電壓被充電至第二電壓。
  2. 如申請專利範圍第1項之設備，更包含致能手段，用以回應於該第一輸入信號的接收，致能耦接於第一電壓供應軌與該位元線間的電晶體。
  3. 如申請專利範圍第1項之設備，更包含致能手段，用以回應於該第一輸入信號的接收，致能耦接於系統晶片(SOC)電壓供應軌與該位元線間的電晶體。
  4. 如申請專利範圍第1項之設備，更包含致能手段，用以回應於該第二輸入信號的接收，致能耦接於隨機 存取記憶體(SRAM)供應軌與該位元線間的電晶體。
  5. 如申請專利範圍第1項之設備，其中該位元線係用以在該第一階段之後一直保留在所得電壓位準，直到接收存取的要求為止。
  6. 如申請專利範圍第5項之設備，其中該所得電壓位準不大於0.75伏。
  7. 一種預充電電路，包含：第一電壓供應軌；與該第一電壓供應軌具有不同電壓的第二電壓供應軌；位元線與反位元線；及第一電晶體與第二電晶體，交叉耦接於該位元線與該反位元線之間，其中，該第一電晶體係耦接於該位元線與該第一電壓供應軌之間，且該第一電晶體之控制端係耦接於該反位元線，該第二電晶體係耦接於該反位元線與該第一電壓供應軌之間，且該第二電晶體之控制端係耦接於該位元線，其中該第一電壓供應軌係用以提供第一電壓量以實施該位元線的預充電之第一階段以及該第二電壓供應軌係用以提供第二電壓量以實施該位元線的該預充電的第二階段，及其中該第一電壓量被供給的該位元線的該預充電的該第一階段期間，該第一電晶體被致能與該第二電晶體被去能，其中該第一電晶體與該第二電晶體包括在第一階段電 壓預充電電路中，及其中該預充電電路更包含第二階段電壓預充電電路，其包括有：第三電晶體、第四電晶體及第五電晶體，耦接至該第二電壓供應軌與該位元線與該反位元線，以該第五電晶體耦接於該第二電壓供應軌與該反位元線之間，該第四電晶體耦接於該第二電壓供應軌與該位元線之間，及該第三電晶體耦接於該位元線與該反位元線之間。
  8. 如申請專利範圍第7項之預充電電路，其中該第一電壓供應軌具有較該第二電壓供應軌為低的電壓。
  9. 如申請專利範圍第7項之預充電電路，其中該位元線被包括在靜態隨機存取記憶體(SRAM)胞元中。
  10. 如申請專利範圍第7項之預充電電路，其中該第一電壓供應軌係被配置成提供電壓給系統晶片(SOC)的組件。
  11. 如申請專利範圍第7項之預充電電路，其中該第一電壓供應軌與該第二電壓供應軌被耦接以預充電該反位元線。
  12. 如申請專利範圍第7項之預充電電路，其中該第一電壓供應軌係為較低壓系統晶片(SOC)供應軌，及該第二電壓供應軌係為較高壓靜態隨機存取記憶體(SRAM)供應軌。
  13. 如申請專利範圍第7項之預充電電路，其中該位元線在該第一階段後保持於一所得電壓位準，直到接收存取要求為止。
  14. 如申請專利範圍第13項之預充電電路，其中該所得電壓位準係不大於0.75伏。
  15. 如申請專利範圍第7項之預充電電路，其中該第一電晶體與該第二電晶體包括N型金屬氧化物半導體(NMOS)電晶體。
  16. 如申請專利範圍第7項之預充電電路，其中該預充電出現於對耦接至該位元線的記憶體胞元進行讀取或寫入操作以後。
  17. 一種電腦系統，包含：如申請專利範圍第7至16項中任一項所述之預充電電路；及耦接至該預充電電路的記憶體陣列，該記憶體陣列包括多數記憶體胞元。
  18. 如申請專利範圍第17項之電腦系統，更包含耦接至該記憶體陣列與該預充電電路的處理器作為系統晶片(SOC)。
  19. 如申請專利範圍第17項之電腦系統，更包含：耦接至該記憶體陣列的處理器；及耦接至該處理器的顯示器與一或更多天線。
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