CN203276856U - 计算机系统和用于电子电路中的功率输送的装置 - Google Patents

Abstract

本实用新型涉及用于电子电路中的功率输送的装置和一种计算机系统，其包括预充电电路。该预充电电路可以包括被配置成提供第一电压量来执行位线的预充电的第一阶段的第一电压供应轨、和被配置成提供第二电压量来执行该位线的预充电的第二阶段的第二电压供应轨。在实施例中，预充电电路可以是用于静态随机存取存储器（SRAM）存储器单元的预充电电路。

Description

计算机系统和用于电子电路中的功率输送的装置

技术领域

本公开通常涉及电子电路。更具体地，但非排它性地，本公开涉及改善诸如随机存取存储器之类的存储器中的功率输送。 

背景技术

片上系统（SOC）产品，例如包含在手持设备中的片上系统产品中使用的静态随机存取存储器（SRAM）子阵列可以使用双电压轨来实施，以实现面积的减小以及备用功率使用的减小。在双电压轨SRAM实施方式中，位单元、读出放大器（sense-amplifier）和预充电电路可以通常放置在较高电压供应轨上，例如1.0V-1.05V，而接口逻辑可以放置在以较低的操作电压例如0.7V-0.75V操作的可变电压供应轨上。 

然而，双电压轨SRAM实施方式的缺点是在SRAM存储器单元的位线的预充电阶段期间缺少动态功率缩放（scaling）。在一些情况下，由于并行存取的相对较低的活动性和较低的速率，用于高速缓冲存储器（例如Level-2或L2高速缓冲存储器）的动态功率缩放（例如，用以减少功率使用量）是可接受的。然而，动态功率缩放可能对于手持产品中的SOC是不可接受的。例如，在高使用条件期间，例如在视频重放模式期间，多个设备和/或过程可以是活动的，其中该多个设备和/或过程扩展地使用用于视频编码器/解码器部件、摄像机单元和图形生成的并行SRAM。因此，在平板电脑和智能电话中的SOC中，40-50个SRAM子阵列可能被同时存取。由于在存取操作期间将位线完全预充电到较高的电压供应轨，这种并行存取的高速率可能引起对SRAM电压供应轨的平均功率和峰值功率二者的需求的明显增加。 

实用新型内容

根据各个实施例，本公开描述了一种用于电子电路中的功率输送的装 置，其包括第一电压供应轨、第二电压供应轨以及耦合到所述第一电压供应轨和所述第二电压供应轨的第一位线（即，下文的第一位线），其中所述第一电压供应轨被配置成提供第一电压量来执行第一位线的预充电的第一阶段，而所述第二电压供应轨被配置成提供第二电压量来执行所述第一位线的所述预充电的第二阶段。 

在一些实施例中，所述第一电压供应轨具有比所述第二电压供应轨低的电压。在一些实施例中，所述第一位线包括在静态随机存取存储器（SRAM）单元中。在一些实施例中，所述第一电压供应轨被配置成向片上系统（SOC）的部件提供电压。 

在一些实施例中，所述装置还可以包括第二位线，其中所述第一电压供应轨和所述第二电压供应轨被耦合以给所述第二位线预充电。在一些实施例中，所述装置还可以包括交叉耦合在所述第一位线与所述第二位线之间的第一晶体管和第二晶体管。在一些实施例中，所述第一晶体管和所述第二晶体管包括N型金属氧化物半导体（NMOS）晶体管。在一些实施例中，所述预充电发生在对耦合到所述第一位线的存储器单元的读或写操作之后。 

根据各个实施例，本公开描述了一种用于电子电路中的功率输送的装置，其包括布置成多个行和多个列的静态随机存取存储器（SRAM）单元的存储器阵列、与所述SRAM单元的多个列相关联的多条位线、以及预充电电路，其被配置成在对所述存储器阵列的存取操作之后对所述多条位线中的至少一条位线预充电，其中所述预充电电路包括第一电压供应轨和第二电压供应轨，其中所述第一电压供应轨被配置成通过将第一电压量供应给所述多条位线中的至少一条位线来开始所述至少一条位线的预充电，而所述第二电压供应轨被配置成通过将第二电压量供应给所述至少一条位线来完成所述至少一条位线的预充电。 

在一些实施例中，所述存储器阵列是片上系统（SOC）的一部分。在一些实施例中，所述装置可以包括交叉耦合在所述至少一条位线与第二位线之间的第一晶体管和第二晶体管。在一些实施例中，在所述位线的所述预充电的第一阶段期间，所述第一晶体管被使能而所述第二晶体管被禁止，在该第一阶段中，所述第一电压量被供应。 

根据各个实施例，本公开描述了一种方法，其包括：预充电电路接收第一输入信号以使位线能够在第一阶段中充电到第一电压、以及所述预充电电路接收第二输入信号以使所述位线能够在第二阶段中从所述第一电压充电到第二电压。 

在一些实施例中，响应于接收到所述第一输入信号，所述方法还包括使能耦合在第一电压供应轨与所述位线之间的晶体管。在一些实施例中，响应于接收到所述第一输入信号，所述方法还包括使能耦合在片上系统（SOC）电压供应轨与所述位线之间的晶体管。在一些实施例中，响应于接收到所述第二输入信号，所述方法还包括使能耦合在SRAM供应轨与所述位线之间的晶体管。 

根据各个实施例，本公开描述了一种计算机系统，其包括主存储器，其上存储有计算机可执行指令；处理器，耦合到所述主存储器并被配置成执行所存储的计算机可执行指令以使得生成至少一个输入信号；耦合到所述处理器的至少一个高速缓冲存储器；所述高速缓冲存储器包括静态随机存取存储器（SRAM）单元的存储器阵列，其中每个所述SRAM单元耦合到相应的预充电电路。在一些实施例中，相应的所述预充电电路包括第一电压供应轨和第二电压供应轨。在一些实施例中，响应于所述至少一个输入信号，所述第一电压供应轨被配置成通过将第一电压量供应给SRAM单元中的位线来开始所述位线的预充电，而所述第二电压供应轨被配置成通过将剩余的第二电压量供应给所述位线来继续所述预充电。 

在一些实施例中，所述第一电压供应轨具有比所述第二电压供应轨低的电压。在一些实施例中，所述位线耦合到SRAM单元的选定列并被配置成在包括读或写操作的存取操作之后被预充电。在一些实施例中，所述第二电压供应轨被配置成在请求对存储器阵列的下一存取之后完成所述预充电。可以描述和/或主张其它实施例。 

在SRAM存储器单元中，在操作期间，低位线的预充电发生在读或写操作之前。所述预充电可以一般由具有大约1.0V到1.05V的电压的SRAM电压供应轨来执行。然而，下面描述的预充电电路的一个实施例的特征是在预充电期间利用部件电压供应轨（例如SOC电压供应轨）来帮助SRAM电压供应轨的能力。在一个实施例中，这个特征可以用在SOC实施方式中 以通过SRAM电压供应轨实现峰值电流和功率输送的明显减少。在一实施例中，SOC电压供应轨可以适当地分布在SOC芯片上且该SOC电压供应轨与更高的SRAM电压供应轨相比更普遍。作为结果，在实施例中，SOC电压供应轨是更容易获得的，以帮助将低位线从“0”预充电到“1”。 

在实施例中，具有的电压比SRAM电压供应轨低的SOC电压供应轨可以提供第一电压量来执行位线的预充电的初始阶段或第一阶段。在预充电的所述初始阶段之后，在实施例中，所述位线可以保持在因而产生的电压电平，例如0.7V-0.75V处，直到对存取的请求为止，在该请求后，所述SRAM电压供应轨可以将所述位线从0.7V-0.75V预充电到较高的电压供应轨电平，例如1.0V-1.05V。在实施例中，下面描述的双电压轨预充电电路可以是性能中立的，并为SRAM电压供应轨减小与SRAM电压调节器（例如，封装盖、较大的调节器等）相关的不当成本。实施例也可以允许较小SRAM位单元的集成，这是因为电压下降可被约束以满足SRAM位单元的有效V_min。 

附图说明

参考下面的附图来描述非限制性和非穷尽的实施例，其中同样的附图标记在各个图中表示同样的部件，除非另有说明。 

图1示出了根据一个实施例的预充电电路。 

图1（a）示出能够利用图1的预充电电路的实施例来实施的示例性SRAM存储器单元。 

图2示出了根据一个实施例的流程图。 

图3是示出了适合于实践各个实施例的所公开的预充电电路和方法的示例性计算机系统的方框图。 

图4是示出了适合于实践所公开的实施例的示例性片上系统（SOC）的方框图。 

具体实施方式

本文描述了包括双电压供应轨的预充电电路的实施例。在实施例中，如本文所述，双电压轨预充电电路可以包括被配置成提供第一电压量以执 行位线的预充电的第一阶段的第一电压供应轨和被配置成提供第二电压量以执行位线的预充电的第二阶段的第二电压供应轨。在下面的描述中，给出了很多具体的细节以实现对实施例的彻底理解。可以在没有这些具体细节中的一个或多个的情况下实践这些实施例，或者可以采用其它方法、部件、材料等来实践这些实施例。在其它示例中，没有详细示出或描述公知的结构、材料或操作以避免使实施例的方面难以理解。 

整个本说明书中提及的“一个实施例”或“一实施例”意味着结合该实施例描述的特定特征、结构或特性包括在至少一个实施例中。因此，在整个本说明书的各个位置处出现的短语“在一个实施例中”或“在一实施例中”不一定都指同一实施例。此外，可以在一个或多个实施例中用任何适当的方式组合这些特定的特征、结构或特性。 

图1示出了双电压轨预充电电路100的实施例。在实施例中，双电压轨预充电电路100可以包括例如图1（a）中所示的SRAM存储器单元的第一阶段电压预充电电路101和第二阶段电压预充电电路102。 

在实施例中，双电压轨预充电电路100可以包括第一电压供应轨（“V_nn”）103和第二电压供应轨（“V_cc SRAM”）105。在实施例中，V_nn103可以包括与向SOC部件供电相关联的较低电压片上系统（SOC）供应轨（例如，0.7V-0.75V），而V_cc SRAM105可以包括与向SRAM存储器单元供电相关联的较高电压SRAM供应轨（例如，1.0V-1.05V）。如图1所示，V_nn103和V_cc SRAM105可以耦合到第一位线107和第二位线109。在实施例中，V_nn103可以被配置成提供第一电压量来执行位线107或109之一的预充电的第一阶段，而V_cc SRAM105可以被配置成提供第二电压量来执行该位线的预充电的第二阶段。 

如针对实施例所示的那样，第一阶段电压预充电电路101还可以包括交叉耦合在位线107与109之间的晶体管115和117。在所示实施例中，晶体管115和117可以是N型金属氧化物半导体（NMOS）晶体管。在其它实施例中，晶体管115和117可以包括P型金属氧化物（PMOS）晶体管或其它适当类型的晶体管。在实施例中，第一阶段电压预充电电路101还可以包括耦合到V_nn103以及位线107和109的晶体管116。 

注意，在实施例中，第二阶段电压预充电电路102可以包括耦合到V_cc  SRAM105以及位线107和109的晶体管119、121和123。在实施例中，晶体管119、121和123可以是PMOS晶体管或其它适当类型的晶体管。 

为了进一步说明实施例，图1（a）示出了示例性SRAM存储器单元，例如可耦合到双电压轨预充电电路100。图1（a）的位线107和109可以耦合到图1的相应位线107和109。注意，在实施例中，SRAM存储器单元的位线可以在读操作和写操作之后被预充电到一电压，这是因为下一存取是读操作还是写操作是未知的。例如，在实施例中，位线107和109可以在读操作之前被预充电到高。因此，在SRAM存储器单元的内容是存储在节点n₀处的“0”的读操作期间，当字线（图1（a）中的“wl”）升高时，bl107可被向下拉向零。在实施例中，读出放大器可以接着探测哪条位线具有较高的电压以确定1还是0被存储。注意，图1（a）是作为一个例子来提供的。其它适当的存储器单元类型，例如其它SRAM单元类型（例如8晶体管（8T）、10晶体管（10T）、多端口等）也可以耦合到本文所述的预充电电路的实施例。 

相应地，返回到图1的实施例，在预充电操作期间，输入信号111可以与在预充电操作的第一阶段期间从V_nn103接收电压的位线相关联，而输入信号113可以与在预充电操作的第二阶段期间从V_cc SRAM接收电压的位线相关联。因此，在实施例中，输入信号111可以在输入信号113之前被接收，以便激活或使能晶体管116，从而留下足够的时间来使位线107或109的低（“0”）位线充电到大约0.7V。注意，在一些实施例中，位线107或109中只有一条位线可以在预充电操作之前为低。因为另一位线在输入信号111被接收到时为高，所以交叉耦合的晶体管115和117可以用于防止位线107或109中的例如处于1.05V的较高位线放电到V_nn103上，该V_nn103可以处于例如0.7V的较低电压处。 

为了进一步说明，如果位线107是“1”而位线109是“0”，则晶体管117可以在第一预充电阶段期间被激活或导通，而晶体管115被禁止或关断。注意，在实施例中，虽然当位线109升高时晶体管115开始轻微地导通，但是位线109总是处于低于V_nn103的电势处。在实施例中，定时器或控制逻辑可以防止输入信号111和113同时变成“0”，因而防止了V_cc SRAM105和V_nn103之间的短路。注意，在其它例子中，要被预充电的低位线可 以是位线107，在这种情况下，晶体管115被使能，而晶体管117被禁止。 

现在参考图2，图2是根据实施例的用于给位线进行两阶段预充电的方法200的流程图。在所示实施例中，在201处的开始方框之后，图1的双电压轨预充电电路100可以接收输入信号，例如与低位线（例如，位线107或109）的预充电的第一阶段相关联的输入信号111。在实施例中，预充电电路101可以在读或写阶段完成之后接收输入信号。例如，在实施例中，如果位线107处于“1”处且待预充电的低位线是处于“0”处的位线109，则接收输入信号111可以包括使能或激活耦合到第一电压供应轨（例如SOC较低电压供应轨V_nn103）/耦合在第一电压供应轨（例如SOC较低电压供应轨V_nn103）与低位线109之间的晶体管116。 

因此，在下一方框205处，在实施例中，激活晶体管116允许双电压轨预充电电路100提供第一电压量来执行预充电的第一阶段，从而将位线109充电到第一电压电平。在实施例中，位线109可以保持在第一电压电平处，直到下一存取被发起。在实施例中，一旦下一存取被发起，在下一方框207处，双电压轨预充电电路100可以接收与位线109的预充电的第二阶段相关联的输入信号113。 

在实施例中，输入信号113可以激活耦合在较高电压供应轨（例如，V_cc SRAM供应轨105）与位线109之间的晶体管119。因此，在实施例中，在方框209，双电压轨预充电电路100可以提供第二电压量来通过将位线109充电到满电压供应轨量（例如，1.0V-1.05V）来执行位线109的预充电的第二阶段。 

注意，在例子中，因为V_nn103将低位线109拉到一电压，例如0.7V，所以图1的第二阶段电压预充电电路102的晶体管119、121和123需要很少的努力来将低位线109上拉一剩余量，从而从0.7V拉到满供应轨电压，例如1.0V-1.05V。因此，在实施例中，由于可以使用较弱的（并由此较小尺寸的）晶体管，所以可以显著减小晶体管119、121和123所需的面积。 

可以在很多实施方式和应用中使用本文描述的预充电电路的实施例。例如，手持设备，包括但不限于智能电话、桌面一体机、平板电脑和可被设计有包括SRAM存储器的SOC的其它设备。 

现在参考图3，图3是示出了适合于实践各个实施例所公开的预充电 电路/方法的示例性计算机系统300的方框图。如图所示，计算机系统300可以包括电源单元302、多个处理器或处理器内核304、存储有计算机可执行指令308（例如，处理器可读指令和处理器可执行指令）的存储设备306、以及通信接口312。计算机系统300还可以包括输入/输出设备310（例如键盘、显示屏、光标控制装置等）。对包括权利要求书的本申请来说，术语“处理器”和“处理器内核”可以被视为具有相同的含义，除非上下文中明确地要求它们具有不同的含义。 

一个或多个存储设备306可以包括有形的、非瞬时计算机可读存储设备（例如磁盘、硬盘驱动器、只读存储压缩盘（CDROM）、硬件存储单元等）。在实施例中，一个或多个存储设备306可以是主存储器。在实施例中，一个或多个存储设备306可以包括SRAM存储器，包括布置成多个行和多个列的静态随机存取存储器（SRAM）单元的存储器阵列。在实施例中，存储设备306可以包括与SRAM单元的多个列相关联的多条位线、和被配置成在对存储器阵列的存取操作之后给多条位线中的至少一条位线预充电的预充电电路（如图1所示）。在实施例中，预充电电路可以包括第一电压供应轨，其可以被配置成通过向多条位线中的至少一条位线供应第一电压量来开始所述至少一条位线的预充电。在实施例中，预充电电路还可以包括第二电压供应轨，其被配置成通过向所述至少一条位线供应第二电压量来完成所述至少一条位线的预充电。在实施例中，存储器阵列可以是SOC的一部分。 

在实施例中，预充电电路可以与SRAM相关联，其中该SRAM可选地或附加地位于计算机系统300中的其它地方，例如位于与处理器304相关联的高速缓冲存储器中。SRAM也可以位于路由器和/或外围设备，例如内部CPU高速缓冲存储器、外部突发模式CPU高速缓冲存储器、硬盘缓冲器、路由器缓冲器、LCD屏和打印机以及CDROM和CDRW驱动器中。 

图3的各种元件可以经由系统总线或通信路径316彼此耦合，该系统总线或通信路径316代表一条或多条路径。在多条总线的情况下，它们可以由一个或多个总线桥（未示出）桥接。 

存储设备306在一些实施例中可以是主存储器。在一些实施例中，存储设备306可以用于存储编程指令的工作副本和永久副本，该编程指令实 现一个或多个操作系统、固件模块或驱动器、应用等，这里统一标记为308。可以在工厂中或者在现场，例如通过诸如压缩盘（CD）等发布介质（未示出）或者通过通信接口312（从发布服务器（未示出））将编程指令的永久备份放置在永久存储器中。 

根据各个实施例，系统300的一个或多个已示出部件和/或其它元件可以包括键盘、LCD屏、非易失性存储器端口、多条天线、图形处理器、应用处理器、扬声器或其它相关联的移动设备元件，包括相机。计算机系统300的各种元件的余下构成是公知的，并因此不再进一步对其进行详述。 

在一些实施例中，至少一个处理器304可以与系统300的一个或多个其它部件集成在同一管芯上。例如，至少一个处理器304可以与系统300的一个或多个其它部件集成在同一管芯上以形成片上系统（SOC）400，如图4所示。SOC400可以包括一个或多个处理器304、耦合到一个或多个处理器的至少一个高速缓冲存储器408、存储设备306、和/或通信接口312。在实施例中，一个或多个处理器可以被配置成执行存储在存储设备306中的所存储的计算机可执行指令，以生成或使得生成至少一个输入信号，例如上面讨论的信号111和113。 

耦合到处理器304的至少一个高速缓冲存储器408可以包括静态随机存取存储器（SRAM）单元的存储器阵列。在实施例中，一个或多个SRAM单元可以耦合到相应的包括第一电压供应轨和第二电压供应轨的预充电电路。在实施例中，响应于至少一个输入信号，第一电压供应轨可以被配置成通过向SRAM单元中的位线供应第一电压量来开始该位线的预充电，而第二电压供应轨可以被配置成通过向该位线供应剩余的第二电压量来继续预充电。 

所例举的实施例的上面描述（包括在说明书摘要中描述的内容）并不是穷举的，或者将所例举的实施例的上面描述限制为所公开的精确形式。尽管出于举例目的本文描述了特定的实施例和例子，但是各种修改是可能的。例如，上面在信号的高/低值、P型和N型晶体管等的上下文中描述了各个实施例中的特定元件的结构和连接。在其它实施例中，考虑到是否采用N型晶体管来代替P型晶体管等，也可以提供不同的结构。 

根据上面的具体实施方式，可以进行这些和其它修改。下面权利要求 中使用的术语不应被解释为被限于本说明书中公开的特定实施例。 

Claims (16)

1.一种用于电子电路中的功率输送的装置，其特征是，包括： 

第一电压供应轨； 

第二电压供应轨；以及 

第一位线，其耦合到所述第一电压供应轨和所述第二电压供应轨， 

其中所述第一电压供应轨被配置成提供第一电压量来执行第一位线的预充电的第一阶段，并且所述第二电压供应轨被配置成提供第二电压量来执行所述第一位线的所述预充电的第二阶段。 

2.如权利要求1所述的装置，其中所述第一电压供应轨具有比所述第二电压供应轨低的电压。 

3.如权利要求1所述的装置，其中所述第一位线包括在静态随机存取存储器（SRAM）单元中。 

4.如权利要求1所述的装置，其中所述第一电压供应轨被配置成向片上系统（SOC）的部件提供电压。 

5.如前述权利要求中的任一项所述的装置，还包括第二位线，其中所述第一电压供应轨和所述第二电压供应轨被耦合以对所述第二位线预充电。 

6.如权利要求5所述的装置，还包括交叉耦合在所述第一位线与所述第二位线之间的第一晶体管和第二晶体管。 

7.如权利要求6所述的装置，其中所述第一晶体管和所述第二晶体管包括N型金属氧化物半导体（NMOS）晶体管。 

8.如权利要求1所述的装置，其中所述预充电发生在对耦合到所述第 一位线的存储器单元的读或写操作之后。 

9.一种用于电子电路中的功率输送的装置，其特征是，包括： 

布置成多个行和多个列的静态随机存取存储器（SRAM）单元的存储器阵列； 

与所述静态随机存取存储器单元的所述多个列相关联的多条位线；以及 

预充电电路，其被配置成在对所述存储器阵列的存取操作之后对所述多条位线中的至少一条位线预充电，其中所述预充电电路包括： 

第一电压供应轨和第二电压供应轨，其中所述第一电压供应轨被配置成通过将第一电压量供应给所述多条位线中的所述至少一条位线来开始所述至少一条位线的预充电，而所述第二电压供应轨被配置成通过将第二电压量供应给所述至少一条位线来完成所述至少一条位线的所述预充电。 

10.如权利要求9所述的装置，其中所述存储器阵列是片上系统（SOC）的一部分。 

11.如权利要求9-10中的任一项所述的装置，还包括交叉耦合在所述至少一条位线与第二位线之间的第一晶体管和第二晶体管。 

12.如权利要求11所述的装置，其中在所述位线的所述预充电的第一阶段期间，所述第一晶体管被使能而所述第二晶体管被禁止，其中在所述第一阶段中，所述第一电压量被供应。 

13.一种计算机系统，其特征是，包括： 

主存储器，其上存储有计算机可执行指令； 

处理器，其耦合到所述主存储器并且被配置成执行所存储的计算机可执行指令以使得生成至少一个输入信号； 

至少一个高速缓冲存储器，其耦合到所述处理器，所述高速缓冲存储器包括静态随机存取存储器（SRAM）单元的存储器阵列，其中每个所述 静态随机存取存储器单元耦合到相应的预充电电路， 

其中所述相应的预充电电路包括： 

第一电压供应轨和第二电压供应轨； 

其中响应于所述至少一个输入信号，所述第一电压供应轨被配置成通过将第一电压量供应给静态随机存取存储器单元中的位线来开始所述位线的预充电，而所述第二电压供应轨被配置成通过将剩余的第二电压量供应给所述位线来继续所述预充电。 

14.如权利要求13所述的计算机系统，其中所述第一电压供应轨具有比所述第二电压供应轨低的电压。 

15.如权利要求13所述的计算机系统，其中所述位线耦合到所述静态随机存取存储器单元的选定列，并且所述位线被配置成在存取操作之后被预充电，其中所述存取操作包括读操作或写操作。 

16.如权利要求13所述的计算机系统，其中所述第二电压供应轨被配置成在请求对所述存储器阵列的下一存取之后完成所述预充电。 

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