KR102034614B1

KR102034614B1 - 반도체 메모리 장치

Info

Publication number: KR102034614B1
Application number: KR1020120153030A
Authority: KR
Inventors: 김성호
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-12-26
Filing date: 2012-12-26
Publication date: 2019-10-22
Also published as: KR20140083363A

Abstract

데이터 리드 동작 속도를 향상시키는 반도체 메모리 장치에 관한 발명으로서, 비트라인 쌍의 데이터를 감지 증폭하는 비트라인 감지 증폭부와, 비트라인 감지 증폭부에 소싱전압과 싱킹전압을 공급하기 위한 감지증폭 전원공급부와, 컬럼 선택신호에 응답하여 비트라인 쌍의 데이터를 세그먼트 라인 쌍으로 전송기 위한 컬럼 동작부와, 감지증폭 전원공급부로부터 소싱전압 또는 싱킹전압을 공급받으며, 세그먼트 라인 쌍의 데이터를 로컬라인 쌍으로 구동하기 위한 로컬라인 구동부를 구비하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 데이터 리드 동작 속도를 향상시키는 반도체 메모리 장치에 관한 발명이다.

일반적으로, 반도체 메모리 장치는 다수의 메모리 셀(cell)에 데이터를 저장(Write)하거나 저장된 데이터를 읽기(read) 위한 것으로서 다수의 비트 라인(bit line) 및 다수의 워드 라인(word line), 비트 라인(bit line) 및 워드 라인(word line)을 선택하는 회로, 및 다수의 센스앰프(sens amp) 등의 주변 회로를 포함한다.

특히, 반도체 메모리 장치의 셀(cell)을 선택하기 위해, 로오 어드레스(row address)를 디코딩하여 워드 라인(word line)을 선택하기 위한 워드 라인 선택신호(XS)를 생성하는 로오 디코더(row decoder) 및 컬럼 어드레스(column address)를 디코딩하여 비트 라인(bit line)을 선택하기 위한 컬럼 선택신호(YS)를 생성하는 컬럼 디코더(column decoder) 등을 구비한다.

도 1은 종래기술에 따른 반도체 메모리 장치에서 리드 패스(read path)의 구성을 도시한 회로도이다.

도 1을 참조하면, 종래기술에 따른 반도체 메모리 장치는, 비트라인 감지증폭부(10)와, 감지증폭 전원공급부(20)와, 컬럼 동작부(30)와, 로컬라인 구동부(40)와, 로컬라인 감지증폭부(50), 및 세그먼트라인 동작제어부(60)를 구비한다.

비트라인 감지증폭부(10)는, 비트라인 쌍(BL, BLB)에 실린 데이터를 감지하여 증폭한다. 구체적으로, 반도체 메모리 장치가 리드 동작을 시작하여 액티브 커맨드가 입력되면, 그에 응답하여 로우 어드레스에 대응하는 워드라인이 활성화되고, 활성화된 워드라인에 연결된 비트라인 쌍(BL, BLB)으로 셀(cell)의 데이터가 실리게 되는데, 이때, 비트라인 감지증폭부(10)는, 셀(cell)에 저장되어 있었기 때문에 아주 작은 전압차이를 가질 수밖에 없는 비트라인 쌍(BL, BLB)에 실린 데이터를 감지하여 설정된 레벨로 증폭시킨다. 이때, 비트라인 감지증폭부(10)로 공급되어 감지증폭의 소싱(sourecing)전압 및 싱킹(sinking)전압은, 일반적인 반도체 메모리 장치에서 셀(cell)의 데이터 판단 전압으로 많이 사용하는 코어전압(VCORE)과 접지전압(VSS)을 예로 들 수 있으며, 설계자의 선택에 의해 다른 전압이 사용될 수 도 있다. 또한, 비트라인 감지증폭부(10)로 공급되는 코어전압(VCORE) 및 접지전압(VSS)은 감지증폭 전원공급부(20)에 의해 공급된다. 이하의 설명에서는 소싱(sourecing)전압 및 싱킹(sinking)전압이 코어전압(VCORE)과 접지전압(VSS)인 것으로 설정하여 설명하도록 하겠다.

감지증폭 전원공급부(20)는, 감지증폭 제어신호(SAP, SAN, SADRV PCG)에 응답하여 코어전압(VCORE)과 접지전압(VSS)을 비트라인 감지증폭부(10)에 공급하거나 비트라인 프리차지 전압(VBLP)을 공급한다.

컬럼 동작부(30)는, 비트라인 감지증폭부(10)에 의해 감지증폭이 완료되어 비트라인 쌍(BL, BLB)에 실려 있는 데이터를 컬럼 커맨드 및 컬럼 어드레스에 대응하는 컬럼 선택신호(YI)에 응답하여 세그먼트 라인 쌍(SIO, SIOB)으로 전송한다.

로컬라인 구동부(40)는, 세그먼트 라인 쌍(SIO, SIOB)의 데이터를 로컬라인 쌍(LIO, LIOB)로 구동한다. 로컬라인 구동부(40)와 같은 구성이 필요한 이유는 하기의 도 2를 설명하면서 다시 언급하도록 하겠다.

로컬라인 감지증폭부(50)는, 로컬라인 쌍(LIO, LIOB)에 실린 데이터를 감지 증폭하여 글로벌 입/출력 라인(GIO)에 전달한다.

세그먼트라인 동작제어부(60)는, 세그먼트라인 동작 제어신호(SIOEQ, SIOPCGB)에 응답하여 세그먼트 라인 쌍(SIO, SIOB)을 프리차지 전압(VBLP)로 프리차지 시킨다.

도 2는 종래기술에 따른 반도체 메모리 장치의 셀 어레이 구성을 도시한 블록도이다.

도 2를 참조하면, 종래기술에 따른 반도체 메모리 장치의 셀 어레이에는, 다수의 셀 매트(MAT[1:4], …, MAT[N-3:N])와, 각 셀 매트(MAT[1:4], …, MAT[N-3:N])의 비트라인 쌍(BL[1:4], BLB[1:4], …, BL[N-3:N], BLB[N-3:N])에 실린 데이터를 전달받는 세그먼트 라인 쌍(SIO[1:2], SIOB[1:2], …, SIO[M-1:M], SIOB[M-1:M])과, 세그먼트 라인 쌍(SIO[1:2], SIOB[1:2], …, SIO[M-1:M], SIOB[M-1:M])에 공통으로 연결되어 세그먼트 라인 쌍(SIO[1:2], SIOB[1:2], …, SIO[M-1:M], SIOB[M-1:M])에 실린 데이터를 전달받은 로컬라인 쌍(LIO, LIOB), 및 로컬라인 쌍(LIO, LIOB)에 실린 데이터를 감지증폭하기 위한 로컬라인 감지증폭부(50)가 포함되는 것을 알 수 있다.

여기서, 로컬라인 쌍(LIO, LIOB)은 다수의 셀 매트(MAT[1:4], …, MAT[N-3:N])에 공통으로 연결되어 세그먼트 라인 쌍(SIO[1:2], SIOB[1:2], …, SIO[M-1:M], SIOB[M-1:M])에 실린 데이터를 로컬라인 감지증폭부(50)로 전달한다. 따라서, 로컬라인 쌍(LIO, LIOB)에는 상당한 양의 로딩(loading)이 걸리게 되고, 이로 인해 세그먼트 라인 쌍(SIO[1:2], SIOB[1:2], …, SIO[M-1:M], SIOB[M-1:M])에 실린 데이터를 로컬라인 감지증폭부(50)로 전달하는 속도가 느려지는 문제점이 발생한다.

이와 같은 문제점을 해결하기 위해 도 1에 도시된 것과 같이 로컬라인 구동부(40)가 세그먼트 라인 쌍(SIO, SIOB)과 로컬라인 쌍(LIO, LIOB) 사이에 추가되었다.

도 1을 다시 참조하면, 도 1에 개시된 것과 같은 로컬라인 구동부(40)의 구성을 구체적으로 살펴보면, 시리즈로 연결된 4개의 NMOS 트랜지스터(4 NMOS Series, N[1:4])와 싱킹 동작을 위한 1개의 NMOS 트랜지스터(+ 1 NMOS Sink, N5)를 갖는 구성인 것을 알 수 있다.

한편, 로컬라인 구동부(40)의 존재 이유는 전술한 설명에서와 같이 세그먼트 라인 쌍(SIO[1:2], SIOB[1:2], …, SIO[M-1:M], SIOB[M-1:M])에 실린 데이터를 로컬라인 감지증폭부(50)로 전달하는 속도가 느려지는 것을 방지하기 위함이다. 따라서, 로컬라인 구동부(40)에 포함된 트랜지스터들(N[1:5])의 사이즈는 곧 로컬라인 쌍(LIO, LIOB)에 실리는 데이터의 슬롭(slop)에 영향을 주는 인자라는 것을 알 수 있다. 즉, 로컬라인 구동부(40)에 포함된 트랜지스터들(N[1:5])의 사이즈가 크면 클수록 로컬라인 쌍(LIO, LIOB)에 실리는 데이터의 슬롭(slop)이 높은 기울기를 가질 것이고, 사이즈가 작으면 작을수록 로컬라인 쌍(LIO, LIOB)에 실리는 데이터의 슬롭(slop)이 낮은 기울기를 가질 것이다.

또한, 로컬라인 쌍(LIO, LIOB)에 실리는 데이터의 슬롭(slop)은 로컬라인 감지증폭부(50)의 동작 타이밍을 결정한다. 예컨대, 로컬라인 감지증폭부(50)가 동작하기 위해 필요한 최소한의 로컬라인 쌍(LIO, LIOB) 감지전압이 100mV라고 하면, 로컬라인 쌍(LIO, LIOB)에 실리는 데이터의 슬롭(slop)이 높으면 높을수록 로컬라인 쌍(LIO, LIOB) 감지전압이 더욱 빠른 속도로 100mV에 도달할 것이다. 참고로, 로컬라인 감지증폭부(50)가 동작하기 위해 필요한 최소한의 로컬라인 쌍(LIO, LIOB) 감지전압이 100mV라는 것의 의미는, 로컬라인 쌍(LIO, LIOB) 중 정 로컬라인(LIO)와 부 로컬라인(LIOB)이 최소 100mV만큼 전압차이를 가질 때 로컬라인 감지증폭부(50)가 이를 감지하여 증폭동작을 수행할 수 있다는 것을 뜻한다.

이렇게, 로컬라인 구동부(40)에서 로컬라인 쌍(LIO, LIOB)에 실리는 데이터의 슬롭(slop)을 어느 정도로 만들어주는지에 따라서 로컬라인 감지증폭부(50)의 동작시점이 달라지며, 이는 곧 리드 동작에 소모되는 시간이 달라질 수 있다는 것을 의미한다. 즉, 리드 동작의 속도를 높이기 위해서는 로컬라인 쌍(LIO, LIOB)의 슬롭(slop)을 개선하는 작업이 필수적이라는 것을 의미한다.

한편, 도 1에 도시된 것과 같은 종래기술에 따른 로컬라인 구동부(40)의 구조에서 로컬라인 쌍(LIO, LIOB)에 실리는 데이터의 슬롭(slop)을 개선하기 위해 할 수 있는 가장 쉬운 방법은 로컬라인 구동부(40)에 포함된 트랜지스터들(N[1:5])의 사이즈를 증가시킴으로써 로컬라인 쌍(LIO, LIOB)에 실리는 데이터의 슬롭(slop)를 키우는 것이다.

하지만, 로컬라인 구동부(40)의 사이즈가 증가한다는 것은, 곧 많은 면적을 차지한다는 의미이므로 반도체 메모리 장치의 크기가 커져서 넷 다이(Netdie) 감소에 따른 생산성이 떨어지게 되는 문제점이 있다.

또한, 로컬라인 구동부(40)의 전체적인 사이즈 증가를 억제하면서 로컬라인 쌍(LIO, LIOB)에 실리는 데이터의 슬롭(slop)을 증가시키기 위해, 로컬라인 구동부(40)의 구성요소 중 시리즈로 연결된 4개의 NMOS 트랜지스터(4 NMOS Series, N[1:4])의 사이즈를 증가시키고, 대신 싱킹 동작을 위한 1개의 NMOS 트랜지스터(+ 1 NMOS Sink, N5)를 제거하는 방법이 사용될 수도 있다.

하지만, 로컬라인 구동부(40)의 구성요소 중 싱킹 동작을 위한 1개의 NMOS 트랜지스터(+ 1 NMOS Sink, N5)를 제거하게 되면, 반도체 메모리 장치의 스텐바이 동작구간, 즉, 세그먼트 라인 쌍(SIO, SIOB)이 프리차지 되는 구간에서 오프 전류(off current)가 크게 증가하는 문제점이 있다. 구체적으로, 세그먼트 라인 쌍(SIO, SIOB)이 프리차지되는 구간에서 세그먼트 라인 쌍(SIO, SIOB)은 프리차지 전압(VBLP) 레벨을 유지하는데, 그로 인해, 로컬라인 구동부(40) 내에서 세그먼트 라인 쌍(SIO, SIOB)에 대응하는 NMOS 트랜지스터(N3, N4)가 모두 턴 온(turn on)된다. 이로 인해, 로컬라인 구동 인에이블 신호(LSAEN)에 대응하는 NMOS 트랜지스터(N1, N2)에서 오프 전류(off current)가 크게 증가하는 문제점이 발생한다.

이러한 문제점으로 인해 반도체 메모리 장치의 스텐바이 동작 구간에서 소모되는 전류량이 그 크기에 직접적인 영향을 미치는 IDD2, IDD6 상태에서 소모 전류를 크게 증가시키는 문제점이 있다.

면적의 증가를 억제하면서도 데이터 리드 동작 속도를 향상시키는 반도체 메모리 장치를 제공하고 있다.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 비트라인 쌍의 데이터를 감지 증폭하는 비트라인 감지 증폭부; 상기 비트라인 감지 증폭부에 소싱전압과 싱킹전압을 공급하기 위한 감지증폭 전원공급부; 컬럼 선택신호에 응답하여 비트라인 쌍의 데이터를 세그먼트 라인 쌍으로 전송기 위한 컬럼 동작부; 상기 감지증폭 전원공급부로부터 상기 소싱전압 또는 상기 싱킹전압을 공급받으며, 상기 세그먼트 라인 쌍의 데이터를 로컬라인 쌍으로 구동하기 위한 로컬라인 구동부를 구비하는 반도체 메모리 장치를 제공한다.

전술한 본 발명은 로컬라인 드라이버의 싱킹(sinking) 전압 공급원을 비트라인 감지증폭회로의 싱킹(sinking) 전압 공급원과 공유하거나, 로컬라인 드라이버의 소싱(sourcing) 전압 공급원을 비트라인 감지증폭회로의 소싱(sourcing) 전압 공급원과 공유함으로써, 로컬라인 드라이버가 차지하는 면적이 감소시키면서도 데이터 리드 동작 속도는 최적의 상태로 유지할 수 있는 효과가 있다.

도 1은 종래기술에 따른 반도체 메모리 장치에서 리드 패스(read path)의 구성을 도시한 회로도.
도 2는 종래기술에 따른 반도체 메모리 장치의 셀 어레이 구성을 도시한 블록도.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치에서 리드 패스(read path)의 구성을 도시한 회로도.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 리드 동작을 설명하기 위해 도시한 타이밍 다이어그램.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치에서 리드 패스(read path)의 구성을 도시한 회로도이다.

도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는, 비트라인 감지증폭부(310)와, 감지증폭 전원공급부(320)와, 컬럼 동작부(330)와, 로컬라인 구동부(340)와, 로컬라인 감지증폭부(350), 및 세그먼트라인 동작제어부(360)를 구비한다. 여기서, 로컬라인 구동부(340)는, 제1 로컬라인 드라이버(342)와, 제2 로컬라인 드라이버(344)와, 제1 전달제어부(346), 및 제2 전달제어부(348)을 구비한다. 또한, 감지증폭 전원공급부(320)는, 감지증폭 풀 업 공급부(322)와, 감지증폭 풀다운 공급부(324), 및 프리차지 전압 공급부(326)를 구비한다.

비트라인 감지증폭부(310)는, 비트라인 쌍(BL, BLB)에 실린 데이터를 감지하여 증폭한다. 구체적으로, 반도체 메모리 장치가 리드 동작을 시작하여 액티브 커맨드가 입력되면, 그에 응답하여 로우 어드레스에 대응하는 워드라인이 활성화되고, 활성화된 워드라인에 연결된 비트라인 쌍(BL, BLB)으로 셀(cell)의 데이터가 실리게 되는데, 이때, 비트라인 감지증폭부(310)는, 셀(cell)에 저장되어 있었기 때문에 아주 작은 전압차이를 가질 수밖에 없는 비트라인 쌍(BL, BLB)에 실린 데이터를 감지하여 설정된 레벨로 증폭시킨다. 이때, 비트라인 감지증폭부(310)로 공급되어 감지증폭의 소싱(sourecing)전압 및 싱킹(sinking)전압은, 일반적인 반도체 메모리 장치에서 셀(cell)의 데이터 판단 전압으로 많이 사용하는 코어전압(VCORE)과 접지전압(VSS)을 예로 들 수 있으며, 설계자의 선택에 의해 다른 전압이 사용될 수 도 있다. 또한, 비트라인 감지증폭부(310)로 공급되는 코어전압(VCORE)과 접지전압(VSS)이며 감지증폭 전원공급부(320)에 의해 공급된다. 이하의 설명에서는 소싱(sourecing)전압 및 싱킹(sinking)전압이 코어전압(VCORE)과 접지전압(VSS)인 것으로 설정하여 설명하도록 하겠다.

감지증폭 전원공급부(320)는, 감지증폭 제어신호(SAP, SAN, SADRV PCG)에 응답하여 코어전압(VCORE)과 접지전압(VSS)을 비트라인 감지증폭부(310)에 공급하거나 비트라인 프리차지 전압(VBLP)을 공급한다. 즉, 감지증폭 전원공급부(320)는, 감지증폭 동작구간에서 코어전압(VCORE)과 접지전압(VSS)을 비트라인 감지증폭부(310)에 공급함으로써, 비트라인 감지증폭부(310)에서 셀(cell)에 저장되어 있던 데이터를 비트라인 쌍(BL, BLB)을 통해 감지한 뒤 코어전압(VCORE) 또는 접지전압(VSS)으로 증폭할 때 사용될 수 있도록 한다. 또한, 감지증폭 전원공급부(320)는, 프리차지 동작구간에서 비트라인 프리차지 전압(VBLP)을 비트라인 쌍(BL, BLB)에 동시에 공급하여 이퀄라이징을 통해 비트라인 쌍(BL, BLB)이 프리차지 될 수 있도록 한다.

감지증폭 전원공급부(320)의 구성요소 중 감지증폭 풀 업 공급부(322)는, 감지증폭 풀 업 제어신호(SAP)에 응답하여 소싱전압인 코어전압(VCORE)을 비트라인 감지증폭부(310)의 감지증폭 풀 업 노드(PS)에 공급한다. 따라서, 비트라인 감지증폭부(310)에서는 감지증폭 동작구간 동안 셀(cell)에 저장되어 있던 데이터를 비트라인 쌍(BL, BLB)을 통해 감지한 뒤, 비트라인 쌍(BL, BLB) 중 더 높은 레벨로 감지된 비트라인을 감지증폭 풀 업 노드(PS)의 코어전압(VCORE)으로 증폭한다.

감지증폭 전원공급부(320)의 구성요소 중 감지증폭 풀다운 공급부(324)는, 감지증폭 풀다운 제어신호(SAN)에 응답하여 싱킹전압인 접지전압(VSS)을 비트라인 감지증폭부(310)의 감지증폭 풀다운 노드(NS)에 공급한다. 따라서, 비트라인 감지증폭부(310)에서는 감지증폭 동작구간 동안 셀(cell)에 저장되어 있던 데이터를 비트라인 쌍(BL, BLB)을 통해 감지한 뒤, 비트라인 쌍(BL, BLB) 중 더 낮은 레벨로 감지된 비트라인을 감지증폭 풀다운 노드(NS)의 접지전압(VSS)으로 증폭한다.

감지증폭 전원공급부(320)의 구성요소 중 프리차지 전압 공급부(326)는, 프리차지 제어신호(SADRV PCG)에 응답하여 비트라인 프리차지 전압(VBLP)을 비트라인 감지증폭부(310)의 감지증폭 풀 업 노드(PS) 및 감지증폭 풀다운 노드(NS)에 동시에 공급한다. 따라서, 비트라인 감지증폭부(310)에서는 프리차지 동작구간 동안 비트라인 쌍(BL, BLB)을 비트라인 프리차지 전압(VBLP) 레벨로 균등화시킨다.

컬럼 동작부(330)는, 비트라인 감지증폭부(310)에 의해 감지증폭이 완료되어 비트라인 쌍(BL, BLB)에 실려 있는 데이터를 컬럼 커맨드 및 컬럼 어드레스에 대응하는 컬럼 선택신호(YI)에 응답하여 세그먼트 라인 쌍(SIO, SIOB)으로 전송한다. 이때, 비트라인 쌍(BL, BLB)에 실린 데이터를 세그먼트 라인 쌍(SIO, SIOB)으로 전송한다는 의미는, 비트라인 쌍(BL, BLB)이 코어전압(VCORE)과 접지전압(VSS)으로 구분되어 있는 상태를 그대로 세그먼트 라인 쌍(SIO, SIOB)으로 전달한다는 것을 뜻한다. 예컨대, 비트라인 감지증폭부(310)의 감지증폭 동작결과 비트라인 쌍(BL, BLB) 중 정 비트라인(BL)에 코어전압(VCORE)이 실려있고 부 비트라인(BLB)에 접지전압(VSS)이 실려있는 상태라면, 컬럼 선택신호(YI)가 활성화되는 구간에서 정 비트라인(BL)에 실린 코어전압(VCORE)이 정 세그먼트 라인(SIO)으로 그대로 전달되어 정 세그먼트 라인(SIO)에 코어전압(VCORE)이 실리게 되고 부 비트라인(BLB)에 실린 접지전압(VSS)이 부 세그먼트 라인(SIOB)으로 그대로 전달되어 부 세그먼트 라인(SIOB)에 접지전압(VSS)이 실리게 되는 것을 의미한다. 즉, 컬럼 동작부(330)는 비트라인 쌍(BL, BLB)에 실린 전압레벨이 전하이동을 통해 세그먼트 라인 쌍(SIO, SIOB)으로 전달되도록 하는 방식이다.

로컬라인 구동부(340)는, 세그먼트 라인 쌍(SIO, SIOB)의 데이터를 로컬라인 쌍(LIO, LIOB)로 구동한다. 즉, 로컬라인 구동부(340)는, 로컬라인 쌍(LIO, LIOB)이 서로 간에 설정된 전압레벨 차이 이상을 가질 수 있도록 세그먼트 라인 쌍(SIO, SIOB)의 데이터에 응답하여 로컬라인 쌍(LIO, LIOB)을 구동한다.

본 발명의 실시예에 따른 로컬라인 구동부(340)는, 로컬라인 쌍(LIO, LIOB) 중 어느 하나의 라인을 싱킹전압인 접지전압(VSS)으로 구동하고, 나머지 하나는 구동하지 않음으로써, 로컬라인 쌍(LIO, LIOB)이 서로 간에 설정된 전압레벨 차이 이상을 가질 수 있도록 한다. 이때, 로컬라인 구동부(340)는 싱킹전압인 접지전압(VSS)을 감지증폭 전원공급부(320)로부터 공급받기 때문에 로컬라인 구동부(340) 내부에 접지전압(VSS)을 공급받기 위한 구성요소가 필요치 않다.

즉, 본 발명의 실시예에 따른 로컬라인 구동부(340)는, 세그먼트 라인 쌍(SIO, SIOB)에 실린 데이터의 논리레벨에 따라 로컬라인 쌍(LIO, LIOB) 중 어느 하나의 로컬라인을 감지증폭 풀다운 노드(NS)로부터 공급받은 접지전압(VSS)으로 풀다운 구동한다. 예컨대, 세그먼트 라인 쌍(SIO, SIOB) 중 정 세그먼트 라인(SIO)에 코어전압(VCORE)이 실려있고 부 세그먼트 라인(SIOB)에 접지전압(VSS)이 실려있다면, 로컬라인 쌍(LIO, LIOB) 중 정 세그먼트 라인(SIO)에 대응하는 부 로컬라인(LIOB)을 감지증폭 풀다운 노드(NS)로부터 공급받은 접지전압(VSS)으로 풀다운 구동하고 부 세그먼트 라인(SIOB)에 대응하는 정 로컬라인(LIO)은 구동하지 않는다. 반대로, 세그먼트 라인 쌍(SIO, SIOB) 중 정 세그먼트 라인(SIO)에 접지전압(VSS)이 실려있고 부 세그먼트 라인(SIOB)에 코어전압(VCORE)이 실려있다면, 로컬라인 쌍(LIO, LIOB) 중 정 세그먼트 라인(SIO)에 대응하는 부 로컬라인(LIOB)은 구동하지 않고 부 세그먼트 라인(SIOB)에 대응하는 정 로컬라인(LIO)을 감지증폭 풀다운 노드(NS)로부터 공급받은 접지전압(VSS)으로 풀다운 구동한다.

로컬라인 구동부(340)의 구성요소 중 제1 로컬라인 드라이버(342)는, 세그먼트 라인 쌍(SIO, SIOB) 중 정 세그먼트 라인(SIO)에 실린 데이터에 응답하여 감지증폭 풀다운 노드를 통해 공급받은 접지전압(VSS)으로 로컬라인 쌍(LIO, LIOB) 중 부 로컬라인(LIOB)을 구동한다. 즉, 제1 로컬라인 드라이버(342)는, 게이트에 접속된 세그먼트 라인 쌍(SIO, SIOB) 중 정 세그먼트 라인(SIO)에 응답하여 드레인에 접속된 로컬라인 쌍(LIO, LIOB) 중 부 로컬라인(LIOB)으로부터 소스에 접속된 감지증폭 풀다운 노드(NS)로 전류가 흐르는 것을 제어하기 위한 NMOS 트랜지스터(N4)를 포함한다.

로컬라인 구동부(340)의 구성요소 중 제2 로컬라인 드라이버(344)는, 세그먼트 라인 쌍(SIO, SIOB) 중 부 세그먼트 라인(SIOB)에 실린 데이터에 응답하여 감지증폭 풀다운 노드를 통해 공급받은 접지전압(VSS)으로 로컬라인 쌍(LIO, LIOB) 중 정 로컬라인(LIO)을 구동한다. 즉, 제2 로컬라인 드라이버(344)는, 게이트에 접속된 세그먼트 라인 쌍(SIO, SIOB) 중 부 세그먼트 라인(SIOB)에 응답하여 드레인에 접속된 로컬라인 쌍(LIO, LIOB) 중 정 로컬라인(LIO)으로부터 소스에 접속된 감지증폭 풀다운 노드(NS)로 전류가 흐르는 것을 제어하기 위한 NMOS 트랜지스터(N3)를 포함한다.

로컬라인 구동부(340)의 구성요소 중 제1 전달제어부(346)는, 로컬 감지증폭 인에이블 신호(LSAEN)에 응답하여 제1 로컬라인 드라이버(342)와 부 로컬라인(LIOB)의 접속을 온/오프 제어한다. 즉, 제1 전달제어부(346)는, 게이트로 인가되는 로컬 감지증폭 인에이블 신호(LSAEN)에 응답하여 드레인에 접속된 로컬라인 쌍(LIO, LIOB) 중 부 로컬라인(LIOB)으로부터 소스에 접속된 제1 로컬라인 드라이버(342)의 NMOS 트랜지스터(N4)의 드레인으로 전류가 흐르는 것을 제어하기 위한 NMOS 트랜지스터(N2)를 포함한다.

로컬라인 구동부(340)의 구성요소 중 제2 전달제어부(348)는, 로컬 감지증폭 인에이블 신호(LSAEN)에 응답하여 제2 로컬라인 드라이버(344)와 정 로컬라인(LIO)의 접속을 온/오프 제어한다. 제2 전달제어부(348)는, 게이트로 인가되는 로컬 감지증폭 인에이블 신호(LSAEN)에 응답하여 드레인에 접속된 로컬라인 쌍(LIO, LIOB) 중 정 로컬라인(LIO)으로부터 소스에 접속된 제2 로컬라인 드라이버(344)의 NMOS 트랜지스터(N3)의 드레인으로 전류가 흐르는 것을 제어하기 위한 NMOS 트랜지스터(N1)를 포함한다.

전술한 본 발명의 실시예에서는, 로컬라인 구동부(340)가 로컬라인 쌍(LIO, LIOB) 중 어느 하나의 라인을 싱킹전압인 접지전압(VSS)으로 구동하고, 나머지 하나는 구동하지 않음으로써, 로컬라인 쌍(LIO, LIOB)이 서로 간에 설정된 전압레벨 차이 이상을 가질 수 있도록 하는 동작을 기준으로 설명되었다.

하지만, 로컬라인 구동부(340)는 로컬라인 쌍(LIO, LIOB) 중 어느 하나의 라인을 소싱전압인 전원전압(VDD)으로 구동하고, 나머지 하나는 구동하지 않음으로써, 로컬라인 쌍(LIO, LIOB)이 서로 간에 설정된 전압레벨 차이 이상을 가질 수 있도록 하는 동작을 기준으로도 설계될 수 있다. 이와 같이 설계되는 경우, 로컬라인 구동부(340)는 소싱전압인 전원전압(VDD)을 감지증폭 전원공급부(320)로부터 공급받기 때문에 로컬라인 구동부(340) 내부에 전원전압(VDD)을 공급받기 위한 구성요소가 필요치 않다.

따라서, 도면에 직접적으로 도시되진 않았지만 로컬라인 구동부(340)가 로컬라인 쌍(LIO, LIOB) 중 어느 하나의 라인을 비트라인 감지증폭부(310)의 감지증폭 풀 업 노드(PS)로부터 공급받은 소싱전압인 전원전압(VDD)으로 구동하는 것을 기준으로 그 구성을 설명하면 다음과 같다.

먼저, 로컬라인 구동부(340)는, 세그먼트 라인 쌍(SIO, SIOB) 중 정 세그먼트 라인(SIO)에 코어전압(VCORE)이 실려있고 부 세그먼트 라인(SIOB)에 접지전압(VSS)이 실려있다면, 로컬라인 쌍(LIO, LIOB) 중 정 세그먼트 라인(SIO)에 대응하는 부 로컬라인(LIOB)을 구동하지 않고 부 세그먼트 라인(SIOB)에 대응하는 정 로컬라인(LIO)은 감지증폭 풀 업 노드(PS)로부터 공급받은 전원전압(VDD)으로 풀 업 구동한다. 반대로, 세그먼트 라인 쌍(SIO, SIOB) 중 정 세그먼트 라인(SIO)에 접지전압(VSS)이 실려있고 부 세그먼트 라인(SIOB)에 코어전압(VCORE)이 실려있다면, 로컬라인 쌍(LIO, LIOB) 중 정 세그먼트 라인(SIO)에 대응하는 부 로컬라인(LIOB)은 풀 업 노드(PS)로부터 공급받은 전원전압(VDD)으로 구동하고 부 세그먼트 라인(SIOB)에 대응하는 정 로컬라인(LIO)은 구동하지 않는다.

로컬라인 구동부(340)의 구성요소 중 제1 로컬라인 드라이버(342)는, 세그먼트 라인 쌍(SIO, SIOB) 중 정 세그먼트 라인(SIO)에 실린 데이터에 응답하여 감지증폭 풀 업 노드(PS)를 통해 공급받은 전원전압(VDD)으로 로컬라인 쌍(LIO, LIOB) 중 부 로컬라인(LIOB)을 구동한다. 즉, 제1 로컬라인 드라이버(342)는, 게이트에 접속된 세그먼트 라인 쌍(SIO, SIOB) 중 정 세그먼트 라인(SIO)에 응답하여 소스 접속된 감지증폭 풀 업 노드(PS)로부터 드레인에 접속된 로컬라인 쌍(LIO, LIOB) 중 부 로컬라인(LIOB)으로 전류가 흐르는 것을 제어하기 위한 PMOS 트랜지스터를 포함한다.

로컬라인 구동부(340)의 구성요소 중 제2 로컬라인 드라이버(344)는, 세그먼트 라인 쌍(SIO, SIOB) 중 부 세그먼트 라인(SIOB)에 실린 데이터에 응답하여 감지증폭 풀 업 노드(PS)를 통해 공급받은 전원전압(VDD)으로 로컬라인 쌍(LIO, LIOB) 중 정 로컬라인(LIO)을 구동한다. 즉, 제2 로컬라인 드라이버(344)는, 게이트에 접속된 세그먼트 라인 쌍(SIO, SIOB) 중 부 세그먼트 라인(SIOB)에 응답하여 소스 접속된 감지증폭 풀 업 노드(PS)로부터 드레인에 접속된 로컬라인 쌍(LIO, LIOB) 중 정 로컬라인(LIO)으로 전류가 흐르는 것을 제어하기 위한 PMOS 트랜지스터를 포함한다.

로컬라인 구동부(340)의 구성요소 중 제1 전달제어부(346)는, 로컬 감지증폭 인에이블 신호(LSAEN)에 응답하여 제1 로컬라인 드라이버(342)와 부 로컬라인(LIOB)의 접속을 온/오프 제어한다. 즉, 제1 전달제어부(346)는, 게이트로 인가되는 로컬 감지증폭 인에이블 신호(LSAEN)에 응답하여 소스에 접속된 제1 로컬라인 드라이버(342)의 PMOS 트랜지스터의 드레인으로부터 드레인에 접속된 로컬라인 쌍(LIO, LIOB) 중 부 로컬라인(LIOB)으로 전류가 흐르는 것을 제어하기 위한 PMOS 트랜지스터를 포함한다.

로컬라인 구동부(340)의 구성요소 중 제2 전달제어부(348)는, 로컬 감지증폭 인에이블 신호(LSAEN)에 응답하여 제2 로컬라인 드라이버(344)와 정 로컬라인(LIO)의 접속을 온/오프 제어한다. 제2 전달제어부(348)는, 게이트로 인가되는 로컬 감지증폭 인에이블 신호(LSAEN)에 응답하여 소스에 접속된 제2 로컬라인 드라이버(344)의 PMOS 트랜지스터의 드레인으로부터 드레인에 접속된 로컬라인 쌍(LIO, LIOB) 중 정 로컬라인(LIO)으로 전류가 흐르는 것을 제어하기 위한 PMOS 트랜지스터를 포함한다.

로컬라인 감지증폭부(350)는, 로컬라인 쌍(LIO, LIOB)에 실린 데이터를 감지 증폭하여 글로벌 입/출력 라인(GIO)에 전달한다.

세그먼트라인 동작제어부(360)는, 세그먼트라인 동작 제어신호(SIOEQ, SIOPCGB)에 응답하여 세그먼트 라인 쌍(SIO, SIOB)을 프리차지 전압(VBLP)로 프리차지 시킨다.

도 4는 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 리드 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.

도 4를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는, 액티브 커맨드 및 로우 어드레스에 응답하여 해당 워드라인(SWL<0>)이 로직'로우'(Low)에서 로직'하이'(High)로 천이(1)하면서 그 동작이 시작된다.

동작이 시작되면, 비트라인 감지증폭부(310)는 셀(cell)의 데이터를 감지하여 비트라인 쌍(BL, BLB)이 서로 설정된 전압레벨(dV) 이상 차이를 갖도록 하는 순간 감지증폭 풀 업 제어신호(SAP)와 감지증폭 풀다운 제어신호(SAN)가 활성화되면서 감지증폭 전원공급부(320)에서 코어전압(VCORE)을 감지증폭 풀 업 노드(PS)와 감지증폭 풀다운 노드(NS)로 제공한다. 이렇게, 감지증폭 전원공급부(320)에서 코어전압(VCORE)을 감지증폭 풀 업 노드(PS)와 감지증폭 풀다운 노드(NS)로 제공하면, 그에 응답하여 비트라인 감지증폭부(310)에서 설정된 전압레벨(dV) 차이를 갖는 비트라인 쌍(BL, BLB)을 코어전압(VCORE)과 접지전압(VSS)으로 증폭하게 된다.

즉, 비트라인 감지증폭부(310)에서 셀(cell)의 데이터를 감지하여 비트라인 쌍(BL, BLB)이 서로 설정된 전압레벨(dV) 차이는 갖는 시점에서 감지증폭 전원공급부(320)가 동작을 시작하여 감지증폭 풀 업 노드(PS)를 코어전압(VCORE)으로 구동하고, 감지증폭 풀다운 노드(NS)를 접지전압(VSS)으로 구동한다. 따라서, 비트라인 감지증폭부(310)는 감지증폭 풀 업 노드(PS)의 코어전압(VCORE)과 감지증폭 풀다운 노드(NS)의 접지전압(VSS)으로 비트라인 쌍(BL, BLB)을 증폭할 수 있게 된다.

그리고, 비트라인 감지증폭부(310)에서 셀(cell)의 데이터를 감지하여 비트라인 쌍(BL, BLB)이 서로 설정된 전압레벨(dV) 차이는 갖는 시점에서 감지증폭 전원공급부(320)가 동작을 시작하여 감지증폭 풀다운 노드(NS)를 접지전압(VSS)으로 구동한다는 것은, 로컬라인 구동부(340)에도 접지전압(VSS)이 공급된다는 것을 의미한다. 즉, 로컬 감지증폭 인에이블 신호(LSAEN)가 활성화된 상태가 아니기 때문에 로컬라인 구동부(340)의 동작이 시작된 시점은 아니지만, 로컬라인 구동부(340)의 동작이 시작되기 이전에 로컬라인 구동부(340)에 접지전압(VSS)이 공급되기 때문에 로컬라인 구동부(340)의 동작이 시작될 때 매우 빠르게 로컬라인 쌍(LIO, LIOB)을 접지전압(VSS)으로 구동하는 것이 가능하다. 다시 말하면, 로컬라인 구동부(340)에서 세그먼트 라인 쌍(SIO, SIOB)의 데이터에 따라 로컬라인 쌍(LIO, LIOB)을 접지전압(VSS)으로 구동하는 시점에서는 감지증폭 풀다운 노드(NS)가 충분히 접지전압(VSS)으로 하강한 상태이기 때문에 로컬라인 구동부(340)가 매우 빠르게 로컬라인 쌍(LIO, LIOB)을 접지전압(VSS)으로 구동하는 것이 가능하다.

한편, 비트라인 감지증폭부(310)에서 비트라인 쌍(BL, BLB)을 감지증폭 풀 업 노드(PS)의 코어전압(VCORE)과 감지증폭 풀다운 노드(NS)의 접지전압(VSS)으로 충분히 증폭한 시점(2)이 되면, 컬럼 커맨드와 컬럼 어드레스에 대응하는 컬럼 선택신호(YI)가 일정시간 동안 로직'하이'(High)로 활성화되고, 컬럼 선택신호(YI)가 로직'하이'(High)로 활성화되는 구간동안 비트라인 쌍(BL, BLB)의 데이터가 세그먼트 라인 쌍(SIO, SIOB)으로 전달되는 것을 알 수 있다. 즉, 비트라인 쌍(BL, BLB) 중 정 비트라인(BL)이 코어전압(VCORE)이므로 세그먼트 라인 쌍(SIO, SIOB) 중 정 세그먼트 라인(SIO)이 코어전압(VCORE) 레벨을 가지게 된다. 마찬가지로, 비트라인 쌍(BL, BLB) 중 부 비트라인(BLB)이 접지전압(VSS)이므로 세그먼트 라인 쌍(SIO, SIOB) 중 부 세그먼트 라인(SIOB)이 접지전압(VSS) 레벨을 가지게 된다.

이렇게, 세그먼트 라인 쌍(SIO, SIOB)에 비트라인 쌍(BL, BLB)의 데이터가 실려있는 구간이 되면, 로컬 감지증폭 인에이블 신호(LSAEN)가 일정시간 동안 로직'하이'(High)로 활성화되어 로컬라인 구동부(340)가 동작을 시작(3)하게 된다.

로컬라인 구동부(340)가 동작을 시작하면서, 로컬라인 쌍(LIO, LIOB)이 서로 간에 전압레벨 차이를 갖기 시작하는 것을 알 수 있다. 즉, 세그먼트 라인 쌍(SIO, SIOB) 중 정 세그먼트 라인(SIO)에 코어전압(VCORE)이 실려 있으므로 로컬라인 쌍(LIO, LIOB) 중 부 로컬라인(LIOB)의 레벨이 접지전압(VSS) 레벨 방향으로 떨어진다. 반대로, 세그먼트 라인 쌍(SIO, SIOB) 중 부 세그먼트 라인(SIOB)에 접지전압(VSS)이 실려 있으므로 로컬라인 쌍(LIO, LIOB) 중 정 로컬라인(LIO)의 레벨은 코어전압(VCORE) 레벨을 갖는 상태가 된다.

이때, 본 발명의 실시예에 따른 부 로컬라인(LIOB)의 전압레벨이 종래기술에 따른 부 로컬라인(LIOB)의 전압레벨보다 더 빠른 속도로 더 많이 접지전압(VSS) 레벨에 가깝게 떨어지는 것을 알 수 있다. 이는, 본 발명의 실시예에서는 로컬라인 구동부(340)가 감지증폭 전원공급부(320)의 풀다운 노드(NS)로부터 접지전압(VSS)을 공급받아 동작하는 반면, 종래기술에서는 로컬라인 구동부(40) 내부에 접지전압(VSS)을 공급하기 위한 트랜지스터(N5)가 별도로 존재하였기 때문이다.

종래기술에서 로컬라인 구동부(40) 내부에 접지전압(VSS)을 공급하기 위한 트랜지스터(N5)가 별도로 존재하는 구성에서는 면적의 문제로 인해 트랜지스터(N5)의 사이즈를 어느 정도 이상 늘릴 수 없으므로, 그 구동력 또한 어느 정도 이상 크기를 가질 수 없다.

하지만, 본 발명에서 감지증폭 전원공급부(320)는 비트라인 감지증폭부(310)의 동작에 사용되는 접지전압(VSS)을 공급하기 위해 풀다운 노드(NS)에 접지전압(VSS)을 공급하므로 그 구동력이 매우 큰 편이다. 따라서, 감지증폭 전원공급부(320)에서 접지전압(VSS)을 구동하는 능력으로 로컬라인 구동부(340)에 접지전압(VSS)을 공급하는 본 발명의 실시예에서는 종래기술에 비해 매우 빠른 속도로 로컬라인을 구동하는 것이 가능하다.

또한, 로컬 감지증폭 인에이블 신호(LSAEN)가 로직'하이'(High)로 활성화되는 구간 이전에 감지증폭 풀다운 노드(NS)는 접지전압(VSS)으로 충분히 하강한 상태이기 때문에 로컬라인 구동부(340)에서 매우 빠르게 로컬라인 쌍(LIO, LIOB)을 접지전압(VSS)으로 구동하는 것이 가능하다.

정리하면, 본 발명의 실시예에서는 감지증폭 전원공급부(320)가 동작을 완료하여 접지전압(VSS)의 목표레벨까지 충분히 하강한 이후에 로컬라인 구동부(340)가 동작을 시작할 뿐만 아니라 감지증폭 전원공급부(320)는 상대적으로 큰 사이즈를 가지므로 로컬라인 구동부(340)에서 훨씬 빠른 속도로 로컬라인을 구동하는 것이 가능하다. 따라서, 도면에 도시된 것과 같이 로컬라인 감지증폭부(350)가 로컬라인 쌍(LIO, LIOB)이 서로 100mV의 전압레벨 차이를 가질 때 동작을 시작한다고 가정하면, 종래기술에 비해 tA만큼 빨리 로컬라인 감지증폭부(350)가 동작을 시작할 수 있게 된다. 이렇게, 로컬라인 감지증폭부(350)가 보다 빨리 동작을 시작한다는 것은, 그만큼 데이터 리드 동작속도를 빨리 가져갈 수 있다는 것을 의미한다.

한편, 전술한 실시예에서는 로컬라인 구동부(340)가 감지증폭 전원공급부(320)를 통해 접지전압(VSS)을 공급받는 경우를 예시하여 동작의 설명이 이루어졌다. 하지만, 본 발명의 실시예에는 로컬라인 구동부(340)가 감지증폭 전원공급부(320)를 통해 전원전압(VDD)을 공급받는 경우도 포함한다. 따라서, 도면에 직접적으로 도시되진 않았지만, 본 발명의 실시예에 따른 로컬라인 쌍(LIO, LIOB) 중 어느 하나의 로컬라인이 전원전압(VDD)로 상승하는 방식으로 로컬라인 구동부(340)가 동작하는 경우에도 종래기술에 비해 더 빠른 속도록 상승할 수 있고, 그만큼 데이터 리드 동작속도를 빨리 가져가는 것이 가능할 것이다.

이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 로컬라인 구동부(340)의 싱킹(sinking) 전압 공급원을 비트라인 감지증폭부(310)의 싱킹(sinking) 전압 공급원과 공유하거나, 로컬라인 구동부(340)의 소싱(sourcing) 전압 공급원을 비트라인 감지증폭부(310)의 소싱(sourcing) 전압 공급원과 공유함으로써, 로컬라인 구동부(340)가 차지하는 면적을 감소시키거나 최소화시키면서도 데이터 리드 동작 속도는 최적의 상태로 유지할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

10, 310 : 비트라인 감지증폭부
20, 320 : 감지증폭 전원공급부
30, 330 : 컬럼 동작부
40, 340 : 로컬라인 구동부
50, 350 : 로컬라인 감지증폭부
60, 360 : 세그먼트라인 동작제어부

Claims

비트라인 쌍의 데이터를 감지 증폭하는 비트라인 감지 증폭부;
상기 비트라인 감지 증폭부에 소싱전압과 싱킹전압을 공급하기 위한 감지증폭 전원공급부;
컬럼 선택신호에 응답하여 비트라인 쌍의 데이터를 세그먼트 라인 쌍으로 전송기 위한 컬럼 동작부;
상기 비트라인 감지 증폭부에서 상기 비트라인 쌍의 데이터를 감지 증폭하는 제1시점에서 상기 소싱전압 또는 상기 싱킹전압을 공급받기 위해 상기 감지증폭 전원공급부로부터 상기 소싱전압 또는 상기 싱킹전압을 공급받으며, 상기 제1시점보다 늦은 제2시점에서 상기 세그먼트 라인 쌍의 데이터를 로컬라인 쌍으로 구동하기 위한 로컬라인 구동부
를 구비하는 반도체 메모리 장치.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 감지증폭 전원공급부는,
감지증폭 풀 업 제어신호에 응답하여 상기 소싱전압을 상기 비트라인 감지증폭부의 감지증폭 풀 업 노드에 공급하기 위한 감지증폭 풀 업 공급부; 및
감지증폭 풀다운 제어신호에 응답하여 상기 싱킹전압을 상기 비트라인 감지증폭부의 감지증폭 풀다운 노드에 공급하기 위한 감지증폭 풀다운 공급부
를 구비하는 반도체 메모리 장치.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제2항에 있어서,
상기 로컬라인 구동부는,
상기 세그먼트 라인 쌍에 실린 데이터의 논리레벨에 따라 상기 로컬라인 쌍 중 어느 하나의 로컬라인을 상기 감지증폭 풀다운 노드로부터 공급받은 상기 싱킹전압으로 풀다운 구동하는 것을 특징으로 하는 반도체 메모리 장치.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제3항에 있어서,
상기 로컬라인 구동부는,
상기 세그먼트 라인 쌍 중 정 세그먼트 라인에 실린 데이터에 응답하여 상기 감지증폭 풀다운 노드를 통해 공급받은 상기 싱킹전압으로 상기 로컬 라인 쌍 중 부 로컬 라인을 풀다운 구동하기 위한 제1 로컬라인 드라이버; 및
상기 세그먼트 라인 쌍 중 부 세그먼트 라인에 실린 데이터에 응답하여 상기 감지증폭 풀다운 노드를 통해 공급받은 상기 싱킹전압으로 상기 로컬 라인 쌍 중 정 로컬 라인을 풀다운 구동하기 위한 제2 로컬라인 드라이버를 구비하는 반도체 메모리 장치.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제2항에 있어서,
상기 로컬라인 구동부는,
상기 세그먼트 라인 쌍에 실린 데이터의 논리레벨에 따라 상기 로컬라인 쌍 중 어느 하나의 로컬라인을 상기 감지증폭 풀 업 노드로부터 공급받은 상기 소싱전압으로 풀 업 구동하는 것을 특징으로 하는 반도체 메모리 장치.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제5항에 있어서,
상기 로컬라인 구동부는,
상기 세그먼트 라인 쌍 중 정 세그먼트 라인에 실린 데이터에 응답하여 상기 감지증폭 풀 업 노드를 통해 공급받은 상기 소싱전압으로 상기 로컬 라인 쌍 중 부 로컬 라인을 풀 업 구동하기 위한 제1 로컬라인 드라이버; 및
상기 세그먼트 라인 쌍 중 부 세그먼트 라인에 실린 데이터에 응답하여 상기 감지증폭 풀 업 노드를 통해 공급받은 상기 소싱전압으로 상기 로컬 라인 쌍 중 정 로컬 라인을 풀 업 구동하기 위한 제2 로컬라인 드라이버를 구비하는 반도체 메모리 장치.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제4항 또는 제6항에 있어서,
상기 로컬라인 구동부는,
로컬 감지증폭 인에이블 신호에 응답하여 상기 제1 로컬라인 드라이버와 상기 부 로컬 라인의 접속을 온/오프 제어하는 제1 전달제어부; 및
상기 로컬 감지증폭 인에이블 신호에 응답하여 상기 제2 로컬라인 드라이버와 상기 정 로컬 라인의 접속을 온/오프 제어하는 제2 전달제어부를 더 구비하는 반도체 메모리 장치.
감지증폭 풀 업 노드에 소싱전압을 공급하고, 감지증폭 풀다운 노드에 싱킹전압을 공급하는 단계;
제1시점에서 상기 감지증폭 풀 업 노드를 통해 공급되는 상기 소싱전압 및 상기 감지증폭 풀다운 노드를 통해 공급되는 상기 싱킹전압을 감지증폭전원으로 사용하여 비트라인 쌍의 데이터를 감지증폭하는 단계;
감지증폭된 상기 비트라인 쌍의 데이터를 컬럼 선택신호에 응답하여 세그먼트 라인 쌍으로 전송하는 단계; 및
상기 제1시점에서 상기 감지증폭 풀 업 노드를 통해 상기 소싱전압을 공급받거나 상기 감지증폭 풀다운 노드를 통해 상기 싱킹전압을 공급받아 구동전원으로 사용하며, 상기 제1시점보다 늦은 제2시점에서 로컬라인 구동 인에이블 신호에 응답하여 상기 세그먼트 라인 쌍의 데이터를 로컬라인 쌍으로 구동하는 단계
를 포함하는 반도체 메모리 장치의 동작방법.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제8항에 있어서,
상기 로컬라인 쌍으로 구동하는 단계는,
상기 로컬라인 구동 인에이블 신호의 활성화구간에서 상기 세그먼트 라인 쌍과 상기 로컬라인 쌍을 접속시킴으로써, 상기 세그먼트 라인 쌍에 실린 데이터의 논리레벨에 따라 상기 로컬라인 쌍 중 어느 하나의 로컬라인을 상기 감지증폭 풀다운 노드로부터 공급받은 상기 싱킹전압으로 풀다운 구동하는 단계; 및
상기 로컬라인 구동 인에이블 신호의 비활성화구간에서 상기 세그먼트 라인 쌍과 상기 로컬라인 쌍의 접속을 끊어주는 단계
를 포함하는 반도체 메모리 장치의 동작방법.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제9항에 있어서,
상기 싱킹전압으로 풀다운 구동하는 단계는,
상기 세그먼트 라인 쌍 중 정 세그먼트 라인에 실린 데이터에 응답하여 상기 감지증폭 풀다운 노드를 통해 공급받은 상기 싱킹전압으로 상기 로컬 라인 쌍 중 부 로컬 라인을 풀다운 구동하는 단계; 및
상기 세그먼트 라인 쌍 중 부 세그먼트 라인에 실린 데이터에 응답하여 상기 감지증폭 풀다운 노드를 통해 공급받은 상기 싱킹전압으로 상기 로컬 라인 쌍 중 정 로컬 라인을 풀다운 구동하는 단계를 포함하는 반도체 메모리 장치의 동작방법.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제8항에 있어서,
상기 로컬라인 쌍으로 구동하는 단계는,
상기 로컬라인 구동 인에이블 신호의 활성화구간에서 상기 세그먼트 라인 쌍과 상기 로컬라인 쌍을 접속시킴으로써, 상기 세그먼트 라인 쌍에 실린 데이터의 논리레벨에 따라 상기 로컬라인 쌍 중 어느 하나의 로컬라인을 상기 감지증폭 풀 업 노드로부터 공급받은 상기 소싱전압으로 풀 업 구동하는 단계; 및
상기 로컬라인 구동 인에이블 신호의 비활성화구간에서 상기 세그먼트 라인 쌍과 상기 로컬라인 쌍의 접속을 끊어주는 단계
를 포함하는 반도체 메모리 장치의 동작방법.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제11항에 있어서,
상기 소싱전압으로 풀 업 구동하는 단계는,
상기 세그먼트 라인 쌍 중 정 세그먼트 라인에 실린 데이터에 응답하여 상기 감지증폭 풀 업 노드를 통해 공급받은 상기 소싱전압으로 상기 로컬 라인 쌍 중 부 로컬 라인을 풀 업 구동하는 단계; 및
상기 세그먼트 라인 쌍 중 부 세그먼트 라인에 실린 데이터에 응답하여 상기 감지증폭 풀 업 노드를 통해 공급받은 상기 소싱전압으로 상기 로컬 라인 쌍 중 정 로컬 라인을 풀 업 구동하는 단계를 포함하는 반도체 메모리 장치의 동작방법.