KR20120121709A - 반도체 메모리 장치 및 그 동작방법 - Google Patents

반도체 메모리 장치 및 그 동작방법 Download PDF

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KR20120121709A
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Abstract

반도체 메모리 장치의 데이터 라인 감지증폭회로 및 방법에 관한 발명으로서, 감지증폭 전원라인 및 감지증폭 접지라인을 통해 감지증폭 전원전압 및 감지증폭 접지전압을 인가받아 데이터 라인 쌍에 실린 데이터를 감지증폭하거나 감지증폭 프리차지 전압을 인가받아 데이터 라인 쌍을 이퀄라이징하는 데이터 라인 감지증폭부, 및 감지증폭 프리차지 제어신호에 응답하여 감지증폭 전원전압의 레벨을 예정된 비율로 분배하여 감지증폭 프리차지 전압을 생성하는 프리차지 전압 생성부를 구비하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치 및 그 동작방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR OPERATING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 반도체 메모리 장치의 데이터 라인 감지증폭회로 및 방법에 관한 발명이다.
반도체 공정이 미세화 되고 집적화 되어지면서 한 개의 웨이퍼(wafer) 내에 포함되는 반도체 장치의 개수를 최대한으로 늘리는 작업을 지속적으로 개발하고 있다.
이와 같이, 한 개의 웨이퍼 내에 포함되는 반도체 장치의 개수가 늘어난다는 것은 반도체 장치 내부에서 사용되는 신호들의 전송라인의 선폭이 미세화 된다는 것을 의미한다. 따라서, 반도체 장치 내부에서 사용되는 신호들이 전송되는 라인에 기생하는 저항 및 캐피시터의 크기가 증가하는 문제가 발생한다.
예컨대, 디램(dram)과 같은 반도체 메모리 장치의 경우 셀 어레이(Cell Array) 영역에서 비트라인 감지증폭기가 비트라인 쌍의 데이터를 감지함으로써 그 전압레벨을 증폭시켜야 할 때, 신호 전송에 사용되는 라인의 선폭이 미세화 됨으로 인해 비트라인 쌍의 데이터를 감지증폭하는 동작의 수행능력이 떨어지는 문제점이 발생한다.
이와 같이, 반도체 장치 내부에서 신호들을 전송하는 라인의 선폭이 미세화 되어가는 과정에 있어서, 그 라인의 용도가 데이터나 커맨드와 같은 신호를 전달하기 위한 신호전달라인이 되었든 전원전압이나 내부전압과 같은 전압을 전달하기 위한 전압전달라인이 되었든 상관없이 신호전달을 위한 라인의 개수를 최소화하는 설계는 반도체 장치의 전체적인 동작 성능을 상승시키는 일에 있어서 매우 중요한 이슈이다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 사용되는 신호전달라인의 개수를 최소화함으로써 보다 높은 동작성능을 갖는 반도체 메모리 장치의 데이터 감지증폭회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 감지증폭 전원라인 및 감지증폭 접지라인을 통해 감지증폭 전원전압 및 감지증폭 접지전압을 인가받아 데이터 라인 쌍에 실린 데이터를 감지증폭하거나 감지증폭 프리차지 전압을 인가받아 상기 데이터 라인 쌍을 이퀄라이징하는 데이터 라인 감지증폭부; 및 감지증폭 프리차지 제어신호에 응답하여 상기 감지증폭 전원전압의 레벨을 예정된 비율로 분배하여 상기 감지증폭 프리차지 전압을 생성하는 프리차지 전압 생성부를 구비하는 반도체 메모리 장치를 구비하는 반도체 메모리 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 제1 및 제2 라인; 액티브 구간에서 상기 제1 라인에 액티브 전압을 공급하고, 상기 제2 라인에 접지전압을 공급하기 위한 액티브 동작제어부; 프리차지 구간에서 상기 액티브 전압의 레벨을 예정된 비율로 분배하여 상기 제1 및 제2 라인에 공급하기 위한 프리차지 동작제어부를 구비하는 반도체 장치을 제공한다.
전술한 본 발명은 반도체 메모리 장치의 데이터 라인 감지증폭기 어레이가 데이터 라인을 프리차지하기 위한 전압을 외부에서 인가받는 대신 데이터 라인을 감지증폭하기 위한 전압을 전압분배하여 생성함으로써, 내부에서 사용되는 전원라인의 개수를 최소화하는 효과가 있다.
이로 인해, 반도체 메모리 장치에서 데이터 라인 감지증폭기 어레이가 차지하는 면적을 늘리지 않고도 내부에서 사용되는 각 라인들의 선폭을 증가시킬 수 있으며, 반도체 메모리 장치에서 데이터 라인을 감지증폭하는 동작의 수행능력을 향상시키는 효과가 있다.
또한, 데이터 라인 감지증폭기 어레이 내부에서 직접 데이터 라인을 프리차지하기 위한 전압을 생성하기 때문에 반도체 메모리 장치에서 데이터 라인을 프리차지하기 위한 전압을 생성하기 위한 구성요소가 별도로 존재할 필요가 없다. 따라서, 본 발명의 실시예에 따른 반도체 메모리 장치는 기존에 비해 전체적인 동작 성능이 한 단계 상승되는 효과가 있다.
도 1은 반도체 메모리 장치의 비트라인 감지증폭기 어레이를 도시한 회로도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 비트라인 감지증폭기 어레이를 도시한 회로도.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 비트라인 감지증폭기 어레이의 동작을 설명하기 위해 도시한 타이밍 다이어그램.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 반도체 메모리 장치의 비트라인 감지증폭기 어레이를 도시한 회로도이다.
도 1을 참조하면, 반도체 메모리 장치의 비트라인 감지증폭기 어레이는, 비트라인 감지증폭기(30)와, 비트라인 감지증폭기 전원라인 구동부(60)와, 비트라인 감지증폭기 전원라인 이퀄라이즈/프리차지부(90)를 포함한다.
여기서, 비트라인 감지증폭기(30)는 인에이블 신호가 활성화되어 풀다운 전원라인(SB) 및 풀업 전원라인(RTO)이 예정된 전압 레벨로 구동되면 비트라인 쌍(BL, BLB) - 전하공유 상태로 미세한 전압차를 가짐 - 의 전압차를 감지하여, 하나는 접지전압(VSS)으로 하나는 코어전압(VCORE)으로 증폭한다.
그리고, 비트라인 감지증폭기 전원라인 구동부(60)는 풀업 전원라인 구동 제어신호(SAP)에 응답하여 코어전압단(VCORE)에 걸린 전압으로 RTO 전원라인을 구동하기 위한 NMOS 트랜지스터(M2)와, 풀다운 전원라인 구동 제어신호(SAN)에 응답하여 접지전압(VSS)으로 SB 전원라인을 구동하기 위한 NMOS 트랜지스터(M3)와, 오버 드라이빙 펄스(SAOVDP) - 오버 드라이버 제어신호 - 에 응답하여 RTO 전원라인을 전원전압(VDD)으로 구동하기 위한 NMOS 트랜지스터(M1) - 오버 드라이버 - 를 구비한다.
또한, 비트라인 감지증폭기 전원라인 이퀄라이즈/프리차지부(90)는 비트라인 이퀄라이즈 신호(BLEQ)에 응답하여 비트라인 감지증폭기(30)의 RTO 전원라인 및 SB 전원라인을 비트라인 프리차지 전압(VBLP)으로 프리차지하기 위한 것이다.
한편, 반도체 메모리 장치의 감지증폭기 어레이는, 총 4개의 신호라인들(SAOVDP, SAP, SAN, BLEQ)과 총 4개의 전원라인들(VCORE, VBLP, VDD, VSS)로 이루어져 있는 것을 알 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 비트라인 감지증폭기 어레이를 도시한 회로도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 비트라인 감지증폭기 어레이는, 감지증폭 전원라인(RTO) 및 감지증폭 접지라인(SB)을 통해 감지증폭 전원전압(VCORE) 및 감지증폭 접지전압(VSS)을 인가받아 데이터 라인 쌍(BL, BLB)에 실린 데이터를 감지증폭(sens amp.)하거나 감지증폭 프리차지 전압(VBLP)을 인가받아 데이터 라인 쌍(BL, BLB)을 이퀄라이징(equalizing)하는 데이터 라인 감지증폭부(200, 220, 230), 및 감지증폭 프리차지 제어신호(BLEQ)에 응답하여 감지증폭 전원전압(VCORE)의 레벨을 예정된 비율로 분배하여 감지증폭 프리차지 전압(VBLP)을 생성하는 프리차지 전압 생성부(240)를 구비한다.
여기서, 데이터 라인 감지증폭부(200, 220, 230)는, 감지증폭 인에이블 신호(SAP, SAN)에 응답하여 감지증폭 전원전압(VCORE)단과 감지증폭 전원라인(RTO)이 연결되는 것을 제어하고, 감지증폭 접지전압(VSS)단과 감지증폭 접지라인(SB)이 연결되는 것을 제어하기 위한 전원연결 제어부(220), 및 감지증폭 전원라인(RTO) 및 감지증폭 접지라인(SB)에 감지증폭 전원전압(VCORE) 및 감지증폭 접지전압(VSS)이 실리는 감지증폭 인에이블 신호(SAP, SAN)의 활성화구간에서 데이터 라인 쌍(BL, BLB)을 감지증폭하고, 감지증폭 전원라인(RTO) 및 감지증폭 접지라인(SB)에 감지증폭 프리차지 전압(VBLP)이 실리는 감지증폭 프리차지 제어신호(BLEQ)의 활성화구간에서 데이터 라인 쌍(BL, BLB)을 이퀄라이징하는 감지증폭 동작부(240)를 구비한다. 또한, 데이터 라인 감지증폭부(200, 220, 230)는, 오버 드라이빙 인에이블 신호(SAOVDP)에 응답하여 외부전원전압(VDD)단과 감지증폭 전원라인(RTO)이 연결되는 것을 제어하기 위한 오버 드라이빙 제어부(230)를 더 구비한다.
그리고, 프리차지 전압 생성부(240)는, 감지증폭 프리차지 제어신호(BLEQ)에 응답하여 감지증폭 전원전압(VCORE)단과 감지증폭 전원라인(RTO)이 연결되는 것을 온/오프 제어하는 제1 연결제어부(242)와, 감지증폭 프리차지 제어신호(BLEQ)에 응답하여 감지증폭 접지전압(VSS)단과 감지증폭 접지라인(SB)이 연결되는 것을 온/오프 제어하는 제2 연결제어부(244), 및 감지증폭 프리차지 제어신호(BLEQ)에 응답하여 감지증폭 전원라인(RTO)과 감지증폭 접지라인(SB)이 연결되는 것을 온/오프 제어하는 제3 연결제어부(246)를 구비한다.
여기서, 제1 연결제어부(242)는, 게이트로 인가되는 감지증폭 프리차지 제어신호(BLEQ)에 응답하여 드레인 접속된 감지증폭 전원전압(VCORE)단과 소스 접속된 감지증폭 전원라인(RTO)이 연결되는 것을 제어하는 제1 NMOS 트랜지스터(MN1)를 구비하며, 제1 NMOS 트랜지스터(MN1)는 턴-온 동작시 제1 저항값을 갖고, 턴-오프 동작시 무한대의 저항값을 갖는다.
또한, 제2 연결제어부(244)는, 게이트로 인가되는 감지증폭 프리차지 제어신호(BLEQ)에 응답하여 드레인 접속된 감지증폭 접지라인(SB)과 소스 접속된 감지증폭 접지전압(VSS)단이 연결되는 것을 제어하는 제2 NMOS 트랜지스터(MN2)를 구비하며, 제2 NMOS 트랜지스터(MN2)는 턴-온 동작시 제2 저항값을 갖고, 턴-오프 동작시 무한대의 저항값을 갖는다.
그리고, 제3 연결제어부(246)는, 게이트로 인가되는 감지증폭 프리차지 제어신호(BLEQ)에 응답하여 드레인 접속된 감지증폭 전원라인(RTO)과 소스 접속된 감지증폭 접지라인(SB)이 연결되는 것을 제어하는 제3 NMOS 트랜지스터(MN3)를 구비하며, 제3 NMOS 트랜지스터(MN3)는 턴-온 동작시 제3 저항값을 갖고, 턴-오프 동작시 무한대의 저항값을 갖는다.
전술한 제1 연결제어부(242)의 제1 NMOS 트랜지스터(MN1)가 턴-온 동작시 갖게되는 제1 저항값과 제2 연결제어부(244)의 제2 NMOS 트랜지스터(MN2)가 턴-온 동작시 갖게 되는 제2 저항값 및 제3 연결제어부(246)의 제3 NMOS 트랜지스터(MN3)가 턴-온 동작시 갖게 되는 제3 저항값의 상관관계는 다음과 같이 여러 가지 경우로 나뉠 수 있다.
첫 번째는, 제2 연결제어부(244)의 제2 NMOS 트랜지스터(MN2)가 턴-온 동작시 갖게 되는 제2 저항값과 제3 연결제어부(246)의 제3 NMOS 트랜지스터(MN3)가 턴-온 동작시 갖게 되는 제3 저항값을 더한 값이 제1 연결제어부(242)의 제1 NMOS 트랜지스터(MN1)가 턴-온 동작시 갖게되는 제1 저항값과 동일하며, 제2 연결제어부(244)의 제2 NMOS 트랜지스터(MN2)가 턴-온 동작시 갖게 되는 제2 저항값은 제3 연결제어부(246)의 제3 NMOS 트랜지스터(MN3)가 턴-온 동작시 갖게 되는 제3 저항값보다 10배 이상 큰 상태가 되는 경우이다. 즉, 감지증폭 프리차지 제어신호(BLEQ)가 활성화되는 것에 응답하여 감지증폭 전원라인(RTO)에 실리는 전압의 레벨이 감지증폭 전원전압(VCORE)의 레벨을 정확히 반으로 나눈 상태가 되도록 하는 구성이다. 따라서, 감지증폭 전원라인(RTO)에 감지증폭 프리차지 전압(VBLP)이 실려있는 구성이라고 볼 수 있다. 물론, 제3 연결제어부(246)의 제3 NMOS 트랜지스터(MN3)가 턴-온 동작시 갖게 되는 제3 저항값은 그 크기가 매우 작은 상태이므로 감지증폭 접지라인(SB)에도 감지증폭 전원라인(RTO)에 실린 감지증폭 프리차지 전압(VBLP)과 거의 동일한 레벨을 갖는 전압이 실리게 되며, 데이터 라인 쌍(BL, BLB)을 이퀄라이징하는 동작에는 전혀 영향을 미치지 않는 상태가 될 것이다.
두 번째는, 제1 연결제어부(242)의 제1 NMOS 트랜지스터(MN1)가 턴-온 동작시 갖게되는 제1 저항값과 제3 연결제어부(246)의 제3 NMOS 트랜지스터(MN3)가 턴-온 동작시 갖게 되는 제3 저항값을 더한 값이 제2 연결제어부(244)의 제2 NMOS 트랜지스터(MN2)가 턴-온 동작시 갖게 되는 제2 저항값과 동일하며, 제1 연결제어부(242)의 제1 NMOS 트랜지스터(MN1)가 턴-온 동작시 갖게되는 제1 저항값은 제3 연결제어부(246)의 제3 NMOS 트랜지스터(MN3)가 턴-온 동작시 갖게 되는 제3 저항값보다 10배 이상 큰 상태가 되는 경우이다. 즉, 감지증폭 프리차지 제어신호(BLEQ)가 활성화되는 것에 응답하여 감지증폭 접지라인(SB)에 실리는 전압의 레벨이 감지증폭 전원전압(VCORE)의 레벨을 정확히 반으로 나눈 상태가 되도록 하는 구성이다. 따라서, 감지증폭 접지라인(SB)에 감지증폭 프리차지 전압(VBLP)이 실려있는 구성이라고 볼 수 있다. 물론, 제3 연결제어부(246)의 제3 NMOS 트랜지스터(MN3)가 턴-온 동작시 갖게 되는 제3 저항값은 그 크기가 매우 작은 상태이므로 감지증폭 전원라인(RTO)에도 감지증폭 접지라인(SB)에 실린 전압과 거의 동일한 레벨을 갖는 전압이 실리게 되며, 데이터 라인 쌍(BL, BLB)을 이퀄라이징하는 동작에는 전혀 영향을 미치지 않는 상태가 될 것이다.
세 번째는, 제1 연결제어부(242)의 제1 NMOS 트랜지스터(MN1)가 턴-온 동작시 갖게되는 제1 저항값과 제2 연결제어부(244)의 제2 NMOS 트랜지스터(MN2)가 턴-온 동작시 갖게 되는 제2 저항값은 그 크기가 같으며, 제1 연결제어부(242)의 제1 NMOS 트랜지스터(MN1)가 턴-온 동작시 갖게되는 제1 저항값 및 제2 연결제어부(244)의 제2 NMOS 트랜지스터(MN2)가 턴-온 동작시 갖게 되는 제2 저항값이 제3 연결제어부(246)의 제3 NMOS 트랜지스터(MN3)가 턴-온 동작시 갖게 되는 제3 저항값보다 10배이상 큰 상태가 되는 경우이다. 즉, 감지증폭 프리차지 제어신호(BLEQ)가 활성화되는 것에 응답하여 감지증폭 전원라인(RTO)에 실리는 전압의 레벨이 감지증폭 전원전압(VCORE)의 레벨을 정확히 반으로 나눈 것보다 약간 큰 상태가 되고 감지증폭 접지라인(SB)에 실리는 전압의 레벨이 감지증폭 전원전압(VCORE)의 레벨을 정확히 반으로 나눈 것보다 약간 작은 상태가 되도록 하는 구성이다. 따라서, 감지증폭 전원라인(RTO)에는 감지증폭 프리차지 전압(VBLP)보다 약간 높은 전압레벨을 갖는 전압이 실리고, 감지증폭 접지라인(SB)에는 감지증폭 프리차지 전압(VBLP)보다 약간 낮은 전압레벨을 갖는 전압이 실리는 구성이다. 물론, 제3 연결제어부(246)의 제3 NMOS 트랜지스터(MN3)가 턴-온 동작시 갖게 되는 제3 저항값은 그 크기가 매우 작은 상태이므로 감지증폭 전원라인(RTO)과 감지증폭 접지라인(SB)에 각각 실린 전압의 레벨차이는 거의 없다고 볼 수 있으며, 데이터 라인 쌍(BL, BLB)을 이퀄라이징하는 동작에는 전혀 영향을 미치지 않는 상태가 될 것이다.
전술한 바와 같이 본 발명의 실시예에 따른 반도체 메모리 장치의 비트라인 감지증폭기 어레이에서는 감지증폭 프리차지 전압(VBLP)이 외부에서 인가되지 않고, 내부에서 감지증폭 전원전압(VCORE)을 분배하여 생성하는 것을 알 수 있다.
즉, 도 1에 도시된 반도체 메모리 장치의 비트라인 감지증폭기 어레이와 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 비트라인 감지증폭기 어레이의 구성상의 차이점은, 외부에서 인가되던 감지증폭 프리차지 전압(VBLP)을 더 이상 외부에서 인가받지 않고 내부에서 생성한다는 점인 것을 알 수 있다.
결론적으로, 본 발명의 실시예에 따른 반도체 메모리 장치의 감지증폭기 어레이는, 총 4개의 신호라인들(SAOVDP, SAP, SAN, BLEQ)과 총 3개의 전원라인들(VCORE, VDD, VSS)로 이루어져 있는 것을 알 수 있다. 이렇게, 본 발명의 실시예에 따른 반도체 메모리 장치의 감지증폭기 어레이는 기존과 동일한 면적을 사용하는 상태에서 기존에 비해 전원라인의 개수가 한 개 줄어든 상태가 되어 각 라인들의 선폭이 기존에 비해 더 큰 폭을 갖는 상태로 구성될 수 있으므로 데이터 라인 쌍(BL, BLB)의 데이터를 감지증폭하는 동작의 수행능력을 기존에 비해 향상시킬 수 있다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치의 관점에서 살펴보면, 내부의 감지증폭기 어레이에서 자제적으로 감지증폭 프리차지 전압(VBLP)을 생성하여 사용하는 상태이므로 감지증폭 프리차지 전압(VBLP)을 생성하기 위한 구성이 별도로 존재하지 않아도 되는 상태가 된다. 즉, 기존에는 반도체 메모리 장치 내부에 감지증폭 프리차지 전압(VBLP)을 생성하기 위한 구성이 별도로 존재하는 상태가되었여야 하지만 본 발명의 실시예에 따른 반도체 메모리 장치에서는 그럴 필요가 없다. 따라서, 전술한 본 발명의 실시예에 따른 반도체 메모리 장치는 기존에 비해 전체적인 동작 성능이 한 단계 상승된 상태가 될 수 있다.
참고로, 전술한 도 2에서는 데이터 라인 쌍은 비트라인 쌍을 동일시하는 형태로 도시되고 설명되었지만, 설계자에 따라 데이터 라인 쌍과 로컬라인 쌍을 동일시하는 형태로 실시하는 것도 가능하다. 즉, 전술한 본 발명은 도 2에 도시된 것과 같이 비트라인 감지증폭회로에 적용될 수도 있지만, 도시된 것과 달리 로컬라인 감지증폭회로에 적용되는 것도 가능하다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 비트라인 감지증폭기 어레이의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 3을 참조하면, 감지증폭 전원라인(RTO)과 감지증폭 접지라인(SB)으로부터 공급되는 전압을 사용하여 데이터 라인 쌍(BL, BLB)을 감지증폭하거나 이퀄라이징하는 데이터 라인 감지증폭회로를 구비하는 반도체 메모리 장치는, 액티브 커맨드(ACTIVE)가 인가되는 것에 응답하여 감지증폭 프리차지 제어신호(BLEQ)를 토글링시키는 단계(①)와, 감지증폭 프리차지 제어신호(BLEQ)가 토글링한 후 감지증폭 인에이블 신호(SAP, SAN)를 활성화시키는 단계(②)와, 감지증폭 프리차지 제어신호(BLEQ)의 토글링에 응답하여 감지증폭 전원전압(VCORE)을 예정된 비율로 분배하여 감지증폭 프리차지 전압(VBLP)을 생성하고, 생성된 감지증폭 프리차지 전압(VBLP)을 감지증폭 전원라인(RTO) 및 감지증폭 접지라인(SB)으로 공급하여 데이터 라인 쌍(BL, BLB)을 이퀄라이징하는 단계(③), 및 감지증폭 인에이블 신호(SAP, SAN)의 활성화구간에서 감기증폭 전원전압(VDD)을 감지증폭 전원라인(RTO)으로 공급하고 감지증폭 접지전압(VSS)을 감지증폭 접지라인(SB)으로 공급하여 데이터 라인 쌍(BL, BLB)을 감지증폭하는 단계(④)를 포함한다.
그리고, 프리차지 커맨드(PCG)가 인가되는 경우에는 다음과 같이 두가지 단계로 나뉘어질 수 있다.
첫 번째는, 프리차지 커맨드(PCG)가 인가되는 것에 응답하여 감지증폭 인에이블 신호(SAP, SAN)를 비활성화시키는 단계(⑤), 및 감지증폭 인에이블 신호(SAP, SAN)가 비활성화된 이후 감지증폭 프리차지 제어신호(BLEQ)를 토글링시키는 단계(⑥)를 더 포함한다.
두 번째는, 프리차지 커맨드(PCG)가 인가되는 것에 응답하여 감지증폭 인에이블 신호(SAP, SAN)를 비활성화시키는 단계(⑤), 및 감지증폭 인에이블 신호(SAP, SAN)가 비활성화된 이후 액티브 커맨드(ACTIVE)가 인가되기 전에는 감지증폭 프리차지 제어신호(BLEQ)를 토글링시키지 않는 단계(⑦)를 포함한다.
여기서, 감지증폭 인에이블 신호(SAP, SAN)는, 액티브 커맨드(ACTIVE)가 인가된 시점에서 설정된 시간이 흐른 후에 활성화되고, 프리차지 커맨드(PCG)가 인가되는 것에 응답하여 비활성화된다.
그리고, 감지증폭 프리차지 제어신호(BLEQ)는, 두 가지 형태로 그 토글링 방식이 두 가지로 나뉘어진다.
첫 번째는, 액티브 커맨드(ACTIVE)가 인가된 이후 설정된 시간이 흘러 감지증폭 인에이블 신호(SAP, SAN)가 활성화되기 전에 토글링하고, 프리차지 커맨드(PCG)가 인가되는 것과 상관없이 토글링하지 않는다.
두 번째는, 액티브 커맨드(ACTIVE)가 인가된 이후 설정된 시간이 흘러 감지증폭 인에이블 신호(SAP, SAN)가 활성화되기 전에 토글링하고, 프리차지 커맨드(PCG)가 인가되는 것에 응답하여 토글링한다.
이때, 감지증폭 인에이블 신호(SAP, SAN)와 감지증폭 프리차지 제어신호(BLEQ)는 그 활성화구간이 서로 겹치지 않아야 한다.
그리고, 도면에 도시된 것처럼 프리차지 제어신호(BLEQ)의 토글링은 짧은 펄스(short pulse)가 되는 것을 알 수 있는데, 그 이유는, 프리차지 제어신호(BLEQ)가 로직'하이'(High)로 활성화되는 구간이 너무 길어질 경우 감지증폭 전원전압(VCORE)단과 감지증폭 접지전압(VSS)단 사이에 전류 패스(current path)가 형성되어 불필요한 전류 소모가 발생할 수 있기 때문이다.
참고로, 도 3에는 오버 드라이빙 동작이 전혀 도시된 상태가 아닌 상태이며, 만약 도시된다면, 오버 드라이빙 인에이블 신호(SAOVDP)의 활성화구간은 감지증폭 인에이블 신호(SAP, SAN)의 활성화구간과 겹치는 상태가 될 것이다.
전술한 본 발명의 실시예에 따른 구성은 비트라인 감지증폭기의 동작에 한정되어 있는 것을 알 수 있다. 하지만, 본 발명의 핵심적인 구성은 비트라인 감지증폭기의 동작이 아닌 로컬라인 감지증폭기의 동작에도 적용가능하고, 감지증폭기 동작이 아닌 임의의 두 라인 간에 프리차지 동작이 수행되어야 하는 구성에 모두 적용될 수 있다.
구체적으로, 도 2를 참조하여, 임의의 두 라인 간에 프리차지 동작이 수행되어야 하는 구성을 설명하면, 제1 라인 - 감지증폭 전원라인(RTO)에 대응됨 - 과, 제2 라인 - 감지증폭 접지라인(SB)에 대응됨 - 과, 액티브 구간에서 제1 라인에 액티브 전압 - 코어전압(VCORE)에 대응됨 - 을 공급하고, 제2 라인에 접지전압을 공급하기 위한 액티브 동작제어부 - 도면부호 220에 대응됨 - 와, 프리차지 구간에서 액티브 전압의 레벨을 예정된 비율로 분배하여 제1 및 제2 라인에 공급하기 위한 프리차지 동작제어부 - 도면부호 240에 대응됨 - 를 구비한다.
여기서, 액티브 동작제어부 - 도면부호 220에 대응됨 - 는, 액티브 구간 진입신호 - 감지증폭 인에이블 신호(SAP, SAN)에 대응됨 - 에 응답하여 제1 라인과 액티브 전압단이 연결되는 것을 제어하기 위한 전원연결제어부 - 도면부호 M2에 대응됨 - 와 제2 라인과 접지전압단이 연결되는 것을 제어하기 위한 접지연결제어부 - 도면부호 M3에 대응됨 - 를 구비한다.
또한, 프리차지 동작제어부 - 도면부호 240에 대응됨 - 는, 프리차지 구간 진입제어신호 - 감지증폭 프리차지 제어신호(BLEQ)에 대응됨 - 에 응답하여 제1 라인과 액티브 전압단이 연결되는 것을 제어하기 위한 제1 프리차지 연결제어부 - 도면부호 242에 대응됨 - 와 프리차지 구간 진입제어신호에 응답하여 제2 라인과 접지전압단이 연결되는 것을 제어하기 위한 제2 프리차지 연결제어부 - 도면부호 244에 대응됨 -, 및 프리차지 구간 진입제어신호에 응답하여 제1 라인과 제2 라인이 연결되는 것을 제어하기 위한 제3 프리차지 연결제어부 - 도면부호 246에 대응됨 - 를 구비한다.
이상에서 설명한 바와 같이 본 발명의 구성은 감지증폭기 동작이 아닌 임의의 두 라인 간에 프리차지 동작이 수행되어야 하는 구성에 모두 적용 가능한 것을 알 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
200 : 감지증폭 동작부 220 : 전원연결 제어부
230 : 오버 드라이빙 제어부 240 : 프리차지 전압 생성부
242 : 제1 연결제어부 244 : 제2 연결제어부
246 : 제3 연결제어부

Claims (25)

  1. 감지증폭 전원라인 및 감지증폭 접지라인을 통해 감지증폭 전원전압 및 감지증폭 접지전압을 인가받아 데이터 라인 쌍에 실린 데이터를 감지증폭하거나 감지증폭 프리차지 전압을 인가받아 상기 데이터 라인 쌍을 이퀄라이징하는 데이터 라인 감지증폭부; 및
    감지증폭 프리차지 제어신호에 응답하여 상기 감지증폭 전원전압의 레벨을 예정된 비율로 분배하여 상기 감지증폭 프리차지 전압을 생성하는 프리차지 전압 생성부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 데이터 라인 감지증폭부는,
    감지증폭 인에이블 신호에 응답하여 감지증폭 전원전압단과 감지증폭 전원라인이 연결되는 것을 제어하고, 감지증폭 접지전압단과 감지증폭 접지라인이 연결되는 것을 제어하기 위한 전원연결 제어부; 및
    상기 감지증폭 전원라인 및 상기 감지증폭 접지라인에 상기 감지증폭 전원전압 및 상기 감지증폭 접지전압이 실리는 상기 감지증폭 인에이블 신호의 활성화구간에서 상기 데이터 라인 쌍을 감지증폭하고, 상기 감지증폭 전원라인 및 상기 감지증폭 접지라인에 상기 감지증폭 프리차지 전압이 실리는 상기 감지증폭 프리차지 제어신호의 활성화구간에서 상기 데이터 라인 쌍을 이퀄라이징하는 감지증폭 동작부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 데이터 라인 감지증폭부는,
    오버 드라이빙 인에이블 신호에 응답하여 외부전원전압단과 상기 감지증폭 전원라인이 연결되는 것을 제어하기 위한 오버 드라이빙 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 감지증폭 인에이블 신호는,
    액티브 커맨드가 인가된 시점에서 설정된 시간이 흐른 후에 활성화되고, 프리차지 커맨드가 인가되는 것에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 감지증폭 프리차지 제어신호는,
    상기 액티브 커맨드가 인가된 이후 상기 설정된 시간이 흐르기 전에 토글링하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 감지증폭 프리차지 제어신호는,
    상기 액티브 커맨드가 인가된 이후 상기 설정된 시간이 흐르기 전에 토글링하고,
    상기 프리차지 커맨드에 응답하여 토글링하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항 또는 제6항에 있어서,
    상기 감지증폭 인에이블 신호와 상기 감지증폭 프리차지 제어신호는 그 활성화구간이 서로 겹치지 않는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 프리차지 전압 생성부는,
    상기 감지증폭 프리차지 제어신호에 응답하여 상기 감지증폭 전원전압단과 상기 감지증폭 전원라인이 연결되는 것을 온/오프 제어하는 제1 연결제어부;
    상기 감지증폭 프리차지 제어신호에 응답하여 상기 감지증폭 접지전압단과 상기 감지증폭 접지라인이 연결되는 것을 온/오프 제어하는 제2 연결제어부; 및
    상기 감지증폭 프리차지 제어신호에 응답하여 상기 감지증폭 전원라인과 상기 감지증폭 접지라인이 연결되는 것을 온/오프 제어하는 제3 연결제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 연결제어부는,
    게이트로 인가되는 상기 감지증폭 프리차지 제어신호에 응답하여 드레인 접속된 상기 감지증폭 전원전압단과 소스 접속된 상기 감지증폭 전원라인이 연결되는 것을 제어하는 제1 NMOS 트랜지스터를 구비하며,
    상기 제1 NMOS 트랜지스터는 턴-온 동작시 제1 저항값을 갖고, 턴-오프 동작시 무한대의 저항값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제2 연결제어부는,
    게이트로 인가되는 상기 감지증폭 프리차지 제어신호에 응답하여 드레인 접속된 상기 감지증폭 접지라인과 소스 접속된 상기 감지증폭 접지전압단이 연결되는 것을 제어하는 제2 NMOS 트랜지스터를 구비하며,
    상기 제2 NMOS 트랜지스터는 턴-온 동작시 제2 저항값을 갖고, 턴-오프 동작시 무한대의 저항값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 제3 연결제어부는,
    게이트로 인가되는 상기 감지증폭 프리차지 제어신호에 응답하여 드레인 접속된 상기 감지증폭 전원라인과 소스 접속된 상기 감지증폭 접지라인이 연결되는 것을 제어하는 제3 NMOS 트랜지스터를 구비하며,
    상기 제3 NMOS 트랜지스터는 턴-온 동작시 제3 저항값을 갖고, 턴-오프 동작시 무한대의 저항값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 제2 저항값과 상기 제3 저항값을 더한 값이 상기 제1 저항값과 동일하며, 상기 제2 저항값은 상기 제3 저항값보다 10배 이상 큰 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서,
    상기 제1 저항값과 상기 제3 저항값을 더한 값이 상기 제2 저항값과 동일하며, 상기 제1 저항값은 상기 제3 저항값보다 10배 이상 큰 것을 특징으로 하는 반도체 메모리 장치.
  14. 제11항에 있어서,
    상기 제1 저항값과 상기 제2 저항값은 그 크기가 같으며, 상기 제1 저항값 및 제2 저항값이 상기 제3 저항값보다 10배이상 큰 것을 특징으로 하는 반도체 메모리 장치.
  15. 제1항에 있어서,
    상기 데이터 라인 쌍은, 비트 라인 쌍인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제1항에 있어서,
    상기 데이터 라인 쌍은, 로컬 라인 쌍인 것을 특징으로 하는 반도체 메모리 장치.
  17. 제1 및 제2 라인;
    액티브 구간에서 상기 제1 라인에 액티브 전압을 공급하고, 상기 제2 라인에 접지전압을 공급하기 위한 액티브 동작제어부;
    프리차지 구간에서 상기 액티브 전압의 레벨을 예정된 비율로 분배하여 상기 제1 및 제2 라인에 공급하기 위한 프리차지 동작제어부
    를 구비하는 반도체 장치.
  18. 제17항에 있어서,
    상기 액티브 동작제어부는,
    액티브 구간 진입신호에 응답하여 상기 제1 라인과 액티브 전압단이 연결되는 것을 제어하기 위한 전원연결제어부;
    상기 제2 라인과 접지전압단이 연결되는 것을 제어하기 위한 접지연결제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서,
    상기 프리차지 동작제어부는,
    프리차지 구간 진입제어신호에 응답하여 상기 제1 라인과 액티브 전압단이 연결되는 것을 제어하기 위한 제1 프리차지 연결제어부;
    프리차지 구간 진입제어신호에 응답하여 상기 제2 라인과 접지전압단이 연결되는 것을 제어하기 위한 제2 프리차지 연결제어부; 및
    프리차지 구간 진입제어신호에 응답하여 상기 제1 라인과 상기 제2 라인이 연결되는 것을 제어하기 위한 제3 프리차지 연결제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서,
    상기 제1 프리차지 연결제어부는,
    게이트로 인가되는 상기 프리차지 구간 진입제어신호에 응답하여 드레인 접속된 상기 액티브 전압단과 소스 접속된 상기 제1 라인이 연결되는 것을 제어하는 제1 NMOS 트랜지스터를 구비하며,
    상기 제1 NMOS 트랜지스터는 턴-온 동작시 제1 저항값을 갖고, 턴-오프 동작시 무한대의 저항값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제20항에 있어서,
    상기 제2 프리차지 연결제어부는,
    게이트로 인가되는 상기 프리차지 구간 진입제어신호에 응답하여 드레인 접속된 상기 제2 라인과 소스 접속된 상기 접지전압단이 연결되는 것을 제어하는 제2 NMOS 트랜지스터를 구비하며,
    상기 제2 NMOS 트랜지스터는 턴-온 동작시 제2 저항값을 갖고, 턴-오프 동작시 무한대의 저항값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제21항에 있어서,
    상기 제3 연결제어부는,
    게이트로 인가되는 상기 프리차지 구간 진입제어신호에 응답하여 드레인 접속된 상기 제1 라인과 소스 접속된 상기 제2 라인이 연결되는 것을 제어하는 제3 NMOS 트랜지스터를 구비하며,
    상기 제3 NMOS 트랜지스터는 턴-온 동작시 제3 저항값을 갖고, 턴-오프 동작시 무한대의 저항값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제22항에 있어서,
    상기 제2 저항값과 상기 제3 저항값을 더한 값이 상기 제1 저항값과 동일하며, 상기 제2 저항값은 상기 제3 저항값보다 10배 이상 큰 것을 특징으로 하는 반도체 메모리 장치.
  24. 제22항에 있어서,
    상기 제1 저항값과 상기 제3 저항값을 더한 값이 상기 제2 저항값과 동일하며, 상기 제1 저항값은 상기 제3 저항값보다 10배 이상 큰 것을 특징으로 하는 반도체 메모리 장치.
  25. 제22항에 있어서,
    상기 제1 저항값과 상기 제2 저항값은 그 크기가 같으며, 상기 제1 저항값 및 제2 저항값이 상기 제3 저항값보다 10배이상 큰 것을 특징으로 하는 반도체 메모리 장치.
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