KR20110035748A - 반도체 메모리 장치의 비트라인 감지증폭 전원공급회로 - Google Patents

반도체 메모리 장치의 비트라인 감지증폭 전원공급회로 Download PDF

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KR20110035748A
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Abstract

안정적인 오버 드라이빙 전압을 공급할 수 있는 반도체 메모리 장치의 비트라인 감지증폭 전원공급회로가 개시된다. 이를 위한 반도체 메모리 장치의 비트라인 감지증폭 전원공급회로는, 구동전원의 전압레벨을 검출하는 전압레벨 검출부와, 구동전원을 이용하여 예정된 구간 동안 활성화 되는 풀업 오버 드라이빙 전원 구동신호를 생성하되 전압레벨 검출부의 검출결과에 대응하여 풀업 오버 드라이빙 전원 구동신호의 활성화 구간을 조절하는 오버 드라이빙 전원 구동신호 생성부와, 풀업 오버 드라이빙 전원 구동신호의 활성화 구간동안 오버 드라이빙 전압을 공급하는 제1 전원 구동부를 구비한다.
Figure P1020090093580
오버 드라이빙, 활성화 구간, 펄스, 비트라인 감지증폭, 반도체 메모리 장치

Description

반도체 메모리 장치의 비트라인 감지증폭 전원공급회로{BIT LINE SENSE AMPLIFIER POWER SUPPLY FOR SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로서, 비트라인 감지증폭 전원공급회로를 구성하는 기술에 관한 것이다.
반도체 메모리 장치의 비트라인 감지증폭회로는 액티브 동작모드(Active Mode)에서 비트라인을 통해서 전송되는 메모리 셀의 데이터를 감지하여 증폭하는 동작을 수행한다. 비트라인 감지증폭회로는 비트라인 감지증폭 전원공급회로에서 공급되는 풀업 전압 및 풀다운 전압을 이용하여 증폭 동작을 수행한다. 비트라인 감지증폭 전원공급회로는 증폭시간을 단축시키기 위해, 액티브 동작모드(Active Mode)의 초기에 풀업 전압보다 높은 전압레벨의 오버 드라이빙 전압을 공급하고, 비트라인 감지증폭회로는 오버 드라이빙 전압을 이용하여 데이터를 빠르게 증폭한다.
도 1은 종래기술의 반도체 메모리 장치에 대한 구성도이다.
도 1을 참조하면, 반도체 메모리 장치는 비트라인 감지증폭 전원공급부(10)와, 비트라인 감지증폭부(20)로 구성된다.
비트라인 감지증폭부(20)는 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 통해서 공급되는 구동전압을 이용하여 비트라인 쌍(BL·BLB)의 데이터를 증폭한다. 액티브 동작모드(Active Mode)에서 메모리 셀(MN7,C)의 셀 트랜지스터(MN7)가 턴온(TURN ON) 되므로 셀 캐패시터(C)에 저장된 데이터가 비트라인(BL)으로 전달된다. 이때, 비트라인 감지증폭부(20)는 비트라인(BL)을 통해서 전달되는 메모리 셀(MN7,C)의 데이터를 감지하여 증폭하게 된다.
비트라인 감지증폭 전원공급부(10)는 액티브 동작모드(Active Mode)에서 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)으로 풀업 전압(VCORE) 및 풀다운 전압(VSS)을 공급한다. 이때, 비트라인 감지증폭 전원공급부(10)는 풀업 전압(VCORE)을 공급하기 이전에 풀업 전원라인(RTO)으로 풀업 전압(VCORE)보다 높은 전압레벨의 오버 드라이빙 전압(VDDA)을 공급한다. 참고적으로 풀업 전압(VCORE)은 메모리 셀(MN7,C)의 셀 캐패시터(C)에 하이레벨의 데이터가 저장되었을 때의 전압레벨과 동일하다.
비트라인 감지증폭 전원공급부(10)는 전원 구동신호 생성부(12)와, 전원 구동부(14)로 구성된다.
전원 구동신호 생성부(12)는 각각 예정된 구간동안 활성화 되는 풀업 전원 구동신호(SAP2), 풀다운 전원 구동신호(SAN), 풀업 오버 드라이빙 전원 구동신 호(SAP1)를 생성한다.
전원 구동부(14)는 풀업 전원 구동신호(SAP2), 풀다운 전원 구동신호(SAN), 풀업 오버 드라이빙 전원 구동신호(SAP1)의 활성화 구간동안 풀업 전압(VCORE), 풀다운 전압(VSS), 오버 드라이빙 전압(VDDA)을 풀업 전원라인(RTO 및 풀다운 전원라인(SB)으로 구동한다. 즉, 오버 드라이빙 전압(VDDA)은 풀업 오버 드라이빙 전원 구동신호(SAP1)의 활성화 구간동안 구동된다.
도 2는 도 1의 반도체 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.
도 2의 타이밍 다이어그램 및 도 1을 참조하여, 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
우선, 풀업 오버 드라이빙 전원 구동신호(SAP1)가 하이레벨인 구간동안 전원 구동부(14)의 제1 NMOS 트랜지스터(MN0)가 턴온(TURN ON) 되어 풀업 전원라인(RTO)으로 오버 드라이빙 전압(VDDA)을 공급한다.
다음으로, 풀업 전원 구동신호(SAP2)가 하이레벨인 구간동안 전원 구동부(14)의 제2 NMOS 트랜지스터(MN1)가 턴온(TURN ON) 되어 풀업 전원라인(RTO)으로 풀업 전압(VCORE)을 공급한다.
다음으로, 풀다운 전원 구동신호(SAN)가 하이레벨인 구간동안 전원 구동부(14)의 제3 NMOS 트랜지스터(MN2)가 턴온(TURN ON) 되어 풀다운 전원라인(SB)으로 풀다운 전압(VSS)을 공급한다.
메모리 셀(MN7,C)에 하이레벨의 데이터가 저장되어 있다고 가정하면, 액티브 동작모드(Active Mode)에서 메모리 셀(MN7,C) 및 비트라인(BL)은 전기적으로 연결되어 전하교환(Charge Share)을 수행한다. 전하교환(Charge Share) 동작을 통해서 정 비트라인(BL) 및 부 비트라인(BLB) 사이에 전압차이(ΔV)가 충분히 발생하면, 비트라인 감지증폭부(20)는 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 통해서 공급되는 구동전압을 이용하여 증폭동작을 수행하게 된다. 이때, 초기 일정구간 동안 풀업 전원라인(RTO)으로 오버 드라이빙 전압(VDDA)이 공급되고, 그 이후에 풀업 전압(VCORE)이 공급된다. 오버 드라이빙 전압(VDDA)은 증폭시간을 단축시키기 위해서 사용된다.
한편, 반도체 메모리 장치는 액티브 동작이 연속적으로 인가되는 경우 등과 같이 전류소모가 많이 발생하는 경우, 이를 안정화시키기 위한 내부동작이 수행되면서 내부전압 등의 전압레벨이 과도하게 상승하는 경우가 발생한다. 특히, 풀업 오버 드라이빙 전원 구동신호(SAP1)를 생성하는 전원 구동신호 생성부(12)의 구동전원이 상승하게 되는 경우, 풀업 오버 드라이빙 전원 구동신호(SAP1)의 활성화 구간이 짧아지게 된다.
이러한 전원 노이즈로 인하여 풀업 오버 드라이빙 전원 구동신호(SAP1)의 활성화 구간이 짧아지게 되는 경우, 오버 드라이빙 전압(VDDA)이 목표된 레벨보다 낮게 전달되거나 불안정하게 공급되므로, 비트라인 감지증폭부(20)가 비트라인 쌍(BL·BLB)의 데이터를 정확하게 증폭하지 못하게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 안정적인 오버 드라이빙 전압을 공급할 수 있는 반도체 메모리 장치의 비트라인 감지증폭 전원공급회로를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 구동전원의 전압레벨을 검출하는 전압레벨 검출부; 상기 구동전원을 이용하여 예정된 구간 동안 활성화 되는 풀업 오버 드라이빙 전원 구동신호를 생성하되, 상기 전압레벨 검출부의 검출결과에 대응하여 상기 풀업 오버 드라이빙 전원 구동신호의 활성화 구간을 조절하는 오버 드라이빙 전원 구동신호 생성부; 및 상기 풀업 오버 드라이빙 전원 구동신호의 활성화 구간동안 오버 드라이빙 전압을 공급하는 제1 전원 구동부;를 구비하는 반도체 메모리 장치의 비트라인 감지증폭 전원공급회로가 제공된다.
본 발명을 적용한 반도체 메모리 장치의 비트라인 감지증폭 전원공급회로는 구동전원의 전압레벨에 따라 풀업 오버 드라이빙 전원 구동신호의 활성화 구간을 조절함으로서, 구동전원의 전압레벨이 변동하더라도 오버 드라이빙 전압을 안정적 으로 공급할 수 있다. 따라서 오버 드라이빙 전압을 이용하여 증폭 동작을 수행하는 비트라인 감지증폭회로의 동작 안정성을 확보할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
참고적으로 반도체 메모리 장치에 저장되는 데이터는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 이때, 데이터 값은 전압레벨 및 전류크기에 따라 차등적으로 구분하며, 이진 데이터의 경우 하이레벨은 높은 전압, 로우레벨은 하이레벨보다 낮은 전압으로 정의한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
본 실시예에 따른 반도체 메모리 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 3을 참조하면 반도체 메모리 장치는, 비트라인 감지증폭 전원공급부(300)와, 비트라인 감지증폭부(400)로 구성된다.
비트라인 감지증폭부(400)는 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 통해서 공급되는 구동전압을 이용하여 비트라인 쌍(BL·BLB)의 데이터를 증폭한다. 액티브 동작모드(Active Mode)에서 메모리 셀(MN7,C)의 셀 트랜지스터(MN7)가 턴온(TURN ON) 되므로 셀 캐패시터(C)에 저장된 데이터가 비트라인(BL)으로 전달된다. 이때, 비트라인 감지증폭부(400)는 비트라인(BL)을 통해서 전달되는 메모리 셀(MN7,C)의 데이터를 감지하여 증폭하게 된다.
비트라인 감지증폭 전원공급부(300)는 액티브 동작모드(Active Mode)에서 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)으로 풀업 전압(VCORE) 및 풀다운 전압(VSS)을 공급한다. 이때, 비트라인 감지증폭 전원공급부(300)는 풀업 전압(VCORE)을 공급하기 이전에 풀업 전원라인(RTO)으로 풀업 전압(VCORE)보다 높은 전압레벨의 오버 드라이빙 전압(VDDA)을 공급한다. 참고적으로 풀업 전압(VCORE)은 메모리 셀(MN7,C)의 셀 캐패시터(C)에 하이레벨의 데이터가 저장되었을 때의 전압레벨과 동일하다.
비트라인 감지증폭 전원공급부(300)는 전압레벨 검출부(310), 오버 드라이빙 전원 구동신호 생성부(320), 전원 구동신호 생성부(330), 전원 구동부(340)로 구성된다. 또한, 전원 구동부(340)는 제1 전원 구동부(MN0), 제2 전원 구동부(MN1,MN2)로 구성된다. 참고적으로 본 실시예와 같이 비트라인 감지증폭 전원공급부(300)는 이퀄라이징 신호(BLEQ)에 응답하여 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 이퀄라이징 하기 위한 이퀄라이징부(MN11,MN12,MN13)를 더 포함하여 구성될 수도 있다.
전압레벨 검출부(310)는 구동전원(VDDA)의 전압레벨을 검출하여 전압검출신호(V_DET)를 출력한다.
오버 드라이빙 전원 구동신호 생성부(320)는 구동전원(VDDA)을 이용하여 예정된 구간 동안 활성화 되는 풀업 오버 드라이빙 전원 구동신호(SAP1)를 생성하되, 전압검출신호(V_DET)에 대응하여 풀업 오버 드라이빙 전원 구동신호(SAP1)의 활성화 구간을 조절한다.
제1 전원 구동부(MN0)는 풀업 오버 드라이빙 전원 구동신호(SAP1)의 활성화 구간동안 오버 드라이빙 전압(VDDA)을 풀업 전원라인(RTO)으로 공급한다.
전원 구동신호 생성부(330)는 각각 예정된 구간 동안 활성화 되는 풀업 전원 구동신호(SAP2) 및 풀다운 전원 구동신호(SAN)를 생성한다.
제2 전원 구동부(MN1,MN2)는 풀업 전원 구동신호(SAP2)의 활성화 구간동안 오버 드라이빙 전압(VDDA)보다 낮은 전압레벨의 풀업 전압(VCORE)을 풀업 전원라인(RTO)으로 공급하며, 풀다운 전원 구동신호(SAN)의 활성화 구간동안 풀다운 전압(VSS)을 풀다운 전원라인(SB)으로 공급한다.
참고적으로 풀업 오버 드라이빙 전원 구동신호(SAP1)는 풀업 전원 구동신호(SAP2)보다 활성화 시점이 빠르며, 풀업 전원 구동신호(SAP2)는 풀업 오버 드라이빙 전원 구동신호(SAP1)의 비활성화 시점 이후에 활성화 되도록 구성되는 것이 바람직하다.
도 4는 전압레벨 검출부의 실시예에 따른 회로도이다.
도 4를 참조하면, 전압레벨 검출부(310)는 기준전압 출력부(312)와, 전압 비교부(314)로 구성된다.
기준전압 출력부(312)는 구동전원(VDDA)의 전압레벨보다 높은 내부전압(VPP)을 분배한 복수의 기준전압(VREF1,VREF2,VREF3)을 출력한다. 펄스폭 제어신호(PW_CTRL)가 활성화 되면 PMOS 트랜지스터(MP1) 및 NMOS 트랜지스터(MN2)가 턴온(TURN ON) 되고, 복수의 전압강하소자(R1~R6)를 통해서 내부전압(VPP)이 분배되어 복수의 기준전압(VREF1,VREF2,VREF3)으로 출력된다. 본 실시예에서 제1 기준전압(VREF1)은 구동전원(VDDA)의 전압레벨과 동일하도록 구성되고, 제2 기준전압(VREF2)은 구동전원(VDDA)의 전압레벨보다 높게 구성되고, 제3 기준전압(VREF3)은 제2 기준전압(VREF2)의 전압레벨보다 높게 구성되었다.
전압 비교부(314)는 구동전원(VDDA)의 전압 및 복수의 기준전압(VREF1,VREF2,VREF3)을 각각 비교하여 복수의 전압검출신호(SAEOV_DEC,SAEOVD_INC1,SAEOVD_INC2)를 출력한다.
제1 비교부(CMP1)는 구동전원(VDDA)과 제1 기준전압(VREF1)을 비교하여 제1 전압검출신호(SAEOV_DEC)를 출력한다. 또한, 제2 비교부(CMP2)는 구동전원(VDDA)과 제2 기준전압(VREF2)을 비교하여 제2 전압검출신호(SAEOVD_INC1)를 출력한다. 또한, 제3 비교부(CMP3)는 구동전원(VDDA)과 제3 기준전압(VREF3)을 비교하여 제3 전압검출신호(SAEOVD_INC2)를 출력한다.
여기에서 제1 전압검출신호(SAEOV_DEC)는 제1 기준전압(VREF1)보다 구동전원(VDDA)이 낮을 때 활성화 된다. 또한, 제2 전압검출신호(SAEOVD_INC1)는 제2 기준전압(VREF2)보다 구동전원(VDDA)이 높을 때 활성화 되며, 제3 전압검출신호(SAEOVD_INC2)는 제3 기준전압(VREF3)보다 구동전원이 높을 때 활성화 된다.
구동전원(VDDA)의 전압레벨이 상승 할수록 풀업 오버 드라이빙 전원 구동신호(SAP1)의 활성화 구간이 감소하므로, 제2 전압검출신호(SAEOVD_INC1) 및 제3 전압검출신호(SAEOVD_INC2)는 풀업 오버 드라이빙 전원 구동신호(SAP1)의 활성화 구간을 증가시키도록 제어하는 역할을 하고, 제1 전압검출신호(SAEOV_DEC)는 풀업 오버 드라이빙 전원 구동신호(SAP1)의 활성화 구간을 감소시키도록 제어하는 역할을 한다.
도 5는 오버 드라이빙 전원 구동신호 생성부의 실시예에 따른 구성도이다.
도 5를 참조하면, 오버 드라이빙 전원 구동신호 생성부(320)는, 예정된 구간 동안 펄싱하는 기본 펄스신호(SAP1_IN)를 생성하는 기본 펄스 발생부(321)와, 제2 전압검출신호(SAEOVD_INC1)의 제어를 받는 제1 펄스폭 증가부(322)와, 제3 전압검출신호(SAEOVD_INC2)의 제어를 받는 제2 펄스폭 증가부(323)와, 제1 전압검출신호(SAEOV_DEC)의 제어를 받는 펄스폭 감소부(324)로 구성된다. 즉, 기본 펄스신호(SAP1_IN)를 제1 전압검출신호(SAEOV_DEC), 제2 전압검출신호(SAEOVD_INC1), 제3 전압검출신호(SAEOVD_INC2)에 따라 펄스폭을 조절하여 최종 펄스신호(SAP1_OUT)를 출력한다.
도 6은 도 3의 반도체 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.
도 6의 타이밍 다이어그램 및 도 3을 참조하여, 반도체 메모리 장치의 동작 을 설명하면 다음과 같다.
우선, 풀업 오버 드라이빙 전원 구동신호(SAP1)가 하이레벨인 구간동안 제1 전원 구동부(MN0)는 풀업 전원라인(RTO)으로 오버 드라이빙 전압(VDDA)을 공급한다. 이때, 풀업 오버 드라이빙 전원 구동신호(SAP1)의 활성화 구간은 구동전원(VDDA)의 전압레벨에 따라 조절된다. 즉, 전원 노이즈 등에 의해서 구동전원(VDDA)이 상승 하는 경우, 풀업 오버 드라이빙 전원 구동신호(SAP1)의 활성화 구간이 허용범위 이상으로 감소 할 수 있으므로 구동전원(VDDA)의 전압레벨을 검출하여 풀업 오버 드라이빙 전원 구동신호(SAP1)의 활성화 구간이 증가하도록 조절한다. 따라서 전원 노이즈가 유입되더라도 오버 드라이빙 전압(VDDA)을 안정적으로 공급할 수 있다.
다음으로, 풀업 전원 구동신호(SAP2)가 하이레벨인 구간 및 풀다운 전원 구동신호(SAN)가 하이레벨인 구간동안 제2 전원 구동부(MN1,MN2)는 풀업 전원라인(RTO)으로 풀업 전압(VCORE)을 공급하고, 풀다운 전원라인(SB)으로 풀다운 전압(VSS)을 공급한다.
메모리 셀(MN7,C)에 하이레벨의 데이터가 저장되어 있다고 가정하면, 액티브 동작모드(Active Mode)에서 메모리 셀(MN7,C) 및 비트라인(BL)은 전기적으로 연결되어 전하교환(Charge Share)을 수행한다. 전하교환(Charge Share) 동작을 통해서 정 비트라인(BL) 및 부 비트라인(BLB) 사이에 전압차이(ΔV)가 충분히 발생하면, 비트라인 감지증폭부(400)는 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 통해서 공급되는 구동전압을 이용하여 증폭동작을 수행하게 된다. 이때, 초기 일정구간 동 안 풀업 전원라인(RTO)으로 오버 드라이빙 전압(VDDA)이 공급되고, 그 이후에 풀업 전압(VCORE)이 공급된다. 오버 드라이빙 전압(VDDA)은 증폭시간을 단축시키기 위해서 사용되는데, 본 실시예에 따른 반도체 메모리 장치는 전원 노이즈가 유입되더라도 오버 드라이빙 전압(VDDA)을 안정적으로 공급할 수 있다. 따라서 비트라인 감지증폭부(400)의 동작 안정성이 향상된다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 또한, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래기술의 반도체 메모리 장치에 대한 구성도이다.
도 2는 도 1의 반도체 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 4는 전압레벨 검출부의 실시예에 따른 회로도이다.
도 5는 오버 드라이빙 전원 구동신호 생성부의 실시예에 따른 구성도이다.
도 6은 도 3의 반도체 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.
*도면의 주요 부분에 대한 부호의 설명
300 : 비트라인 감지증폭 전원공급부
312 : 기준전압 출력부
314 : 전압 비교부
340 : 전원 구동부
400 : 비트라인 감지증폭부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (5)

  1. 구동전원의 전압레벨을 검출하는 전압레벨 검출부;
    상기 구동전원을 이용하여 예정된 구간 동안 활성화 되는 풀업 오버 드라이빙 전원 구동신호를 생성하되, 상기 전압레벨 검출부의 검출결과에 대응하여 상기 풀업 오버 드라이빙 전원 구동신호의 활성화 구간을 조절하는 오버 드라이빙 전원 구동신호 생성부; 및
    상기 풀업 오버 드라이빙 전원 구동신호의 활성화 구간동안 오버 드라이빙 전압을 공급하는 제1 전원 구동부;
    를 구비하는 반도체 메모리 장치의 비트라인 감지증폭 전원공급회로.
  2. 제1항에 있어서,
    각각 예정된 구간 동안 활성화 되는 풀업 전원 구동신호 및 풀다운 전원 구동신호를 생성하는 전원 구동신호 생성부; 및
    상기 풀업 전원 구동신호 및 상기 풀다운 전원 구동신호의 활성화 구간동안 상기 오버 드라이빙 전압보다 낮은 전압레벨의 풀업 전압 및 풀다운 전압을 공급하는 제2 전원 구동부;를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 감지증폭 전원공급회로.
  3. 제2항에 있어서,
    상기 풀업 오버 드라이빙 전원 구동신호는 상기 풀업 전원 구동신호보다 활성화 시점이 빠른 것을 특징으로 하는 반도체 메모리 장치의 비트라인 감지증폭 전원공급회로.
  4. 제3항에 있어서,
    상기 풀업 전원 구동신호는 상기 풀업 오버 드라이빙 전원 구동신호의 비활성화 시점 이후에 활성화 되는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 감지증폭 전원공급회로.
  5. 제1항 또는 제2항에 있어서,
    상기 전압레벨 검출부는,
    상기 구동전원의 전압레벨보다 높은 내부전압을 분배한 복수의 기준전압을 출력하는 기준전압 출력부; 및
    상기 구동전원의 전압 및 상기 복수의 기준전압을 각각 비교하여 복수의 전압검출신호를 출력하는 전압 비교부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 감지증폭 전원공급회로.
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Cited By (3)

* Cited by examiner, † Cited by third party
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US9886995B2 (en) 2015-11-11 2018-02-06 SK Hynix Inc. Semiconductor device and driving method thereof

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