JP2003115550A

JP2003115550A - 半導体記憶装置

Info

Publication number: JP2003115550A
Application number: JP2001310196A
Authority: JP
Inventors: Hisashi Nagamine; 久之長峰; Akitomo Nakayama; 晶智中山
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2001-10-05
Filing date: 2001-10-05
Publication date: 2003-04-18
Also published as: KR20030029510A; TW574694B; US20030067813A1; US6697278B2

Abstract

(57)【要約】【課題】チップ面積の増大を抑えつつ、遠端側メモリ
セルと近端側メモリセルとの間で生じる読出し速度の差
を低減することができる半導体記憶装置を提供する。【解決手段】本半導体記憶装置は、行列方向に延在す
る複数のワード線ＷＬとビット線ＢＬ、／ＢＬとの各交
差部分に配設された複数のメモリセル１１と、ワード線
ＷＬに接続され前記メモリセル１１を選択する選択回路
１２と、ビット線ＢＬ、／ＢＬに接続され前記選択され
たメモリセル１１から記憶情報を読み出す読出し回路１
３とを備えている。同じワード線ＷＬに接続されるメモ
リセル１１のグループ内では、選択回路１２から遠い遠
端側のメモリセル１１Ｂの電流駆動能力が、選択回路１
２に近い近端側のメモリセル１１Ａの電流駆動能力より
も高く設定されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＲＡＭ(Static
Random Access Memory)等の半導体記憶装置に関し、特
に、メモリセル領域内の全てのメモリセルに対する情報
伝搬時間を均一化可能な半導体記憶装置に関する。

【０００２】

【従来の技術】近年、ＳＲＡＭ等の半導体記憶装置で
は、大容量化、高速動作、低電流動作、及び低コスト等
の要請があり、これらの要請に伴い、半導体プロセスの
微細化が急速に進められつつある。図３０は、従来の半
導体記憶装置の内部構成を示す等価回路図である。この
半導体記憶装置１０は、行方向に延在する複数のワード
線ＷＬ1〜ＷＬnと、列方向に延在する複数のビット線Ｂ
Ｌ1〜ＢＬm及び／ＢＬ1〜／ＢＬmと、ワード線ＷＬとビ
ット線ＢＬ、／ＢＬとの各交差部分にマトリクス状に配
列された複数のメモリセル１１と、対応するワード線Ｗ
Ｌに接続された複数の選択回路１２と、対応するビット
線ＢＬ、／ＢＬに接続された複数の読出し回路１３とを
備える。ここで、／ＢＬ1〜／ＢＬmに「／」を付してビ
ット線ＢＬ1〜ＢＬmの各反転信号を示したが、このよう
に本明細書では「／」を、反転信号を意味するオーバー
バーとして用いる。

【０００３】半導体記憶装置１０では、同一のワード線
ＷＬに接続された選択回路１２から選択信号を送信して
メモリセル１１を選択した後、同一のビット線ＢＬ、／
ＢＬに接続された読出し回路１３によって、選択された
メモリセル１１からの記憶情報を読み出す。複数のメモ
リセル１１は、選択回路１２や読出し回路１３までの距
離が夫々に異なる。このため、選択信号を伝達する場合
に、同じワード線ＷＬに接続されるメモリセル１１のグ
ループ内では、選択回路１２から遠い位置（以下、遠端
と呼ぶ）側にあるメモリセル１１と近い位置（以下、近
端と呼ぶ）側にあるメモリセル１１との間で、ワード線
ＷＬの電気抵抗による遅延時間分だけ選択信号への応答
速度に差が生じ、その結果として読出し速度に差が生じ
る。

【０００４】同様に、同じビット線ＢＬ、／ＢＬに接続
されるメモリセル１１のグループ内でも、読出し回路１
３から遠端側のメモリセル１１と近端側のメモリセル１
１との間で、ビット線抵抗による遅延時間分だけ読出し
速度に差が生じる。従って、半導体記憶装置では、遠端
側及び近端側のどの位置のメモリセル１１からの記憶情
報を受けた際でも誤作動を生じさせないようにするた
め、遠端側のメモリセル１１からの情報伝達時間に対応
して設計される。

【０００５】ここで、ＳＲＡＭ製品における読出し回路
を例に挙げて、従来の問題点をより詳細に説明する。図
３１にメモリセルブロックの構成を模式的に示す。この
メモリセルブロックは、同一の読出し回路１３に一対の
ビット線ＢＬ、／ＢＬを介して接続されたｎ個のメモリ
セル１１を備える。読出し回路１３との間の距離が各メ
モリセル１１毎に異なる。読出し回路１３から各メモリ
セル１１までのビット線長の違いによる寄生抵抗や寄生
容量に起因して、各メモリセル１１からの情報伝搬時間
に差が生じる。図中のＴは、読出し回路１３の正常な動
作に必要な電位差ΔＶを満足するタイミングを示す。

【０００６】図３２は図３１のメモリセルブロックにお
ける読出し回路１３からの距離の違いによる信号伝達の
遅延を示す図であり、（ａ）はメモリセルブロックの各
電流経路を示し、（ｂ）は近端側のメモリセルが選択さ
れた際のビット線の電位波形を示し、（ｃ）は遠端側の
メモリセルが選択された際のビット線の電位波形を示
す。

【０００７】図３２（ａ）に示すように、読出し回路１
３から近端側に配置されたメモリセル（以下、近端側メ
モリセルとも呼ぶ）１１₁は、矢印ｂで示す電流経路に
よってビット線間の電位差をΔＶにする。このような近
端側メモリセル１１₁では、遠端側に配置されたメモリ
セル（以下、遠端側メモリセルとも呼ぶ）１１_nに比し
て、読出し回路１３までのビット線ＢＬの電気抵抗（以
下、ビット線抵抗とも呼ぶ）が小さいため、電位差ΔＶ
に早期に達する。しかし、遠端メモリセル１１ _nでは、
図３２（ａ）の矢印ｃで示す電流経路となり、読出し回
路１３までのビット線抵抗が、近端メモリセル１１₁の
ビット線抵抗よりも大きいため、ビット線ＢＬ、／ＢＬ
間の電位差がΔＶとなるまでに、近端メモリセル１１₁
よりも多くの時間を要することになる。

【０００８】図３２（ｃ）に示すように、読出し回路１
３の動作に必要なビット線ＢＬ、／ＢＬ間の電位差ΔＶ
を満足するタイミングＴで、読出し回路１３を制御す
る。この際のタイミングＴは、電位差ΔＶに達するまで
に最も長い時間を要するメモリセル１１に対応して設定
する。このため、図３２（ｂ）に示すように、近端メモ
リセル１１₁が選択された際には、タイミングＴでのビ
ット線ＢＬ、／ＢＬ間の電位差ΔＶは、実際に必要な電
位差ΔＶよりもαだけ大きいΔＶ＋αとなる。つまり、
近端メモリセル１１₁ではタイミングＴよりも早い時期
に電位差ΔＶに達するので、遠端メモリセルに対応して
設定されたタイミングＴは、近端メモリセル１１₁にと
っては最適ではない。

【０００９】読出し速度を向上させるための技術（第１
従来例）として、ビット線を分割する手法が知られてい
る。図３３はビット線分割手法を説明するための等価回
路図であり、（ａ）はメモリセルブロックに２ｎ個のメ
モリセルを有する構成を示し、（ｂ）は（ａ）の構成を
２分割した構成を示す。図３３（ａ）では、ビット線Ｂ
Ｌ、／ＢＬに２ｎ個のメモリセル１１₁〜１１_2nが接続
されている。図３３（ｂ）では、ビット線を２ルート化
した上で、図３３（ａ）に示した２ｎ個のメモリセルを
各ルートにｎ個ずつ接続して、遠端メモリセル１１_nと
近端メモリセル１１₁の読み出し回路までの情報伝搬時
間を近付けている。

【００１０】

【発明が解決しようとする課題】第１従来例では、ビッ
ト線を２ルート化することによって遠端メモリセル１１
_nと近端メモリセル１１₁とを近接させ、読出し回路まで
の情報伝搬速度差を低減しているが、ルートを分割した
分だけ読出し回路１３を増加しなければならず、増加し
た読出し回路１３分だけのチップ面積が増大する結果を
招く。

【００１１】読出し速度を向上させるための別の技術
（第２従来例）が、特開平10−289585号公報に記載され
ている。図３４はこの公報に記載された技術を示す模式
図である。この技術では、制御回路１５が、アドレス信
号ＡＲ_n、ＡＲ_n-1から、選択すべきメモリセル１１の位
置を判断し、この判断に基づいて選択制御信号を生成す
る。選択回路１６は、制御回路１５で生成された選択制
御信号に応答して、相互にレベルが異なる複数の電圧
（Ｖref０〜３）の内から１つを選択して、メモリセル
アレイ１７に供給している。

【００１２】第２従来例では、近端側のメモリセルと遠
端側のメモリセルとの各選択時の駆動電圧を異ならせる
ことによって読出し速度を向上できるものの、メモリセ
ル１１の位置を判断する制御回路１５や、レベルの異な
る電圧（Ｖref０〜３）を生成する電圧制御回路（図示
せず）などが別途必要になる。このため、新規な回路を
追加した分だけチップ面積が増大するという不都合を招
く。

【００１３】以上のように、第１及び第２従来例では、
配置距離の違いによって生じるメモリセル間での読出し
速度の差の低減と、チップ面積の縮小とを両立させるこ
とは極めて困難であった。

【００１４】本発明は、上記に鑑み、チップ面積の増大
を抑えつつ、遠端側メモリセルと近端側メモリセルとの
間で生じる読出し速度の差を低減することができる半導
体記憶装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る第１視点の半導体記憶装置は、行列方
向に延在する複数のワード線とビット線との各交差部分
に配設された複数のメモリセルと、前記ワード線に接続
され前記メモリセルを選択する選択回路と、前記ビット
線に接続され前記選択されたメモリセルから記憶情報を
読み出す読出し回路とを備えた半導体記憶装置におい
て、同じワード線に接続されるメモリセルのグループ内
では、前記選択回路から遠い位置の遠端側メモリセルの
電流駆動能力が、前記選択回路に近い位置の近端側メモ
リセルの電流駆動能力よりも高く設定されていることを
特徴とする。

【００１６】本明細書で言う「メモリセルの電流駆動能
力」は、メモリセル全体がオフ状態からオン状態に転じ
るまでの動作速度のレベルを意味する。

【００１７】本発明に係る第１視点の半導体記憶装置で
は、選択回路から遠い遠端側メモリセルの電流駆動能力
が、選択回路に近い近端側メモリセルの電流駆動能力よ
りも高く設定されるので、読出し回路に必要なビット線
間の電位差を素早く得る事ができ、読出し回路への情報
伝搬時間が早まる。このため、遠端側メモリセルと近端
側メモリセルとの間で生じる読出し回路までの情報伝搬
速度差が低減できる。

【００１８】また、本発明に係る第２視点の半導体記憶
装置は、行列方向に延在する複数のワード線とビット線
との各交差部分に配設された複数のメモリセルと、前記
ワード線に接続され前記メモリセルを選択する選択回路
と、前記ビット線に接続され前記選択されたメモリセル
から記憶情報を読み出す読出し回路とを備えた半導体記
憶装置において、同じビット線に接続されるメモリセル
のグループ内では、前記読出し回路から遠い位置の遠端
側メモリセルの電流駆動能力が、前記読出し回路に近い
位置の近端側メモリセルの電流駆動能力よりも高く設定
されていることを特徴とする。

【００１９】本発明に係る第２視点の半導体記憶装置で
は、読出し回路から遠い遠端側メモリセルの電流駆動能
力が、読出し回路に近い近端側メモリセルの電流駆動能
力よりも高く設定されるので、遠端側メモリセルが選択
された際にはその高い電流駆動能力により読出し回路へ
の情報伝搬時間が短縮でき、従って、遠端側メモリセル
と近端側メモリセルとで生じる情報伝搬速度差を低減す
ることができる。

【００２０】本発明の好ましい半導体記憶装置では、各
メモリセルがMOSトランジスタを備え、前記遠端側メモ
リセル内のMOSトランジスタにおけるゲート幅（チャネ
ル幅）が、前記近端側メモリセル内のMOSトランジスタ
におけるゲート幅よりも大きく設定される。この場合、
簡単な構成の変更により、遠端側メモリセル内のMOSト
ランジスタの電流駆動能力を高めることができる。

【００２１】本明細書で言う「トランジスタの電流駆動
能力」とは、メモリセル内のMOSトランジスタが完全に
オンとなったときに流れる単位時間あたりの電流量の程
度を意味し、この電流量が多い場合に「電流駆動能力が
高い」と言い、少ない場合に「電流駆動能力が低い」と
言う。

【００２２】或いは、上記に代えて、各メモリセルがMO
Sトランジスタを備え、前記遠端側メモリセル内のMOSト
ランジスタにおけるゲート長（チャネル長）が、前記近
端側メモリセル内のMOSトランジスタにおけるゲート長
よりも小さく設定されることも好ましい態様である。こ
の場合にも、上記と同様の効果を得ることができる。

【００２３】或いは、上記に代えて、各メモリセルがMO
Sトランジスタを備え、前記遠端側メモリセル内のMOSト
ランジスタにおけるチャネル領域のドーピング量と、前
記近端側メモリセル内のMOSトランジスタにおけるチャ
ネル領域のドーピング量とが異なることも好ましい態様
である。この場合、前記チャネル領域にドーピングされ
ている不純物がボロンから成り、前記遠端側メモリセル
内のMOSトランジスタにおけるチャネル領域のドーピン
グ量が、前記近端側メモリセル内のMOSトランジスタに
おけるチャネル領域のドーピング量よりも低いことが好
ましい。或いは、これに代えて、前記チャネル領域にド
ーピングされている不純物がリンから成り、前記遠端側
メモリセル内のMOSトランジスタにおけるチャネル領域
のドーピング量が、前記近端側メモリセル内のMOSトラ
ンジスタにおけるチャネル領域のドーピング量よりも高
いことも好ましい態様である。これらの場合、簡単な構
成の変更によって、読出し回路に必要なビット線間の電
位差を得る状態に素早く転じるように遠端側メモリセル
内のMOSトランジスタの電流駆動能力を高めることがで
きる。更に、遠端側メモリセルのサイズ変更が不要にな
るという効果も得ることができる。

【００２４】更に好ましくは、前記複数のメモリセルを
含むメモリセルアレイ領域を備え、前記メモリセルアレ
イ領域と選択回路との間及び／又は前記メモリセルアレ
イ領域と読出し回路との間に、前記選択回路及び／又は
読出し回路に含まれる配線と、前記メモリセルに含まれ
る配線との位置を調整して接続する接続調整領域が設け
られている。この場合、選択回路及び／又は読出し回路
とメモリセルとを、内部構成が最適な配線位置となるよ
うに夫々に設計することができる。

【００２５】

【発明の実施の形態】以下、図面を参照し、本発明に係
る実施形態例に基づいて本発明を更に詳細に説明する。
図１は、本発明に係る第１実施形態例の半導体記憶装置
のメモリセルアレイ領域及び周辺制御回路の配置を示す
平面図である。本発明は、メモリセルアレイを備える全
ての種類の半導体記憶装置に適用可能であるが、本実施
形態例では、ＳＲＡＭで構成された半導体記憶装置につ
いて説明する。

【００２６】図１に示すように、本実施形態例の半導体
記憶装置は、メモリセルアレイ領域３０と、メモリセル
アレイ領域３０の一辺に隣接して設けられた選択回路領
域３１と、選択回路領域３１に隣接する周辺回路領域３
２と、メモリセルアレイ領域３０の他辺に隣接して設け
られた読出し回路領域３３と、メモリセルアレイ領域３
０を挟む位置に設けられたアドレス部パッド領域３５及
び入出力部パッド領域３６とを備える。

【００２７】メモリセルアレイ領域３０内には、図３０
に示した、一対のビット線ＢＬ、／ＢＬに接続されたメ
モリセル１１が、読出し回路領域３３内に設けられた読
出し回路１３の個数に対応して設けられている。各メモ
リセル１１は、メモリセルアレイ領域３０内で、行方向
に延在するｎ本のワード線ＷＬを介して、対応する選択
回路１２に接続されている。

【００２８】本半導体記憶装置では、アドレス部パッド
領域３５から出力される信号に応答して、選択回路領域
３１内の選択回路１２から選択信号が出力され、この選
択信号で選択されたメモリセルアレイ領域３０内のメモ
リセル１１から記憶情報が読出し回路領域３３内の読出
し回路１３によって読み出され、この記憶情報が入出力
部パッド領域３６に伝達される。

【００２９】図２は、本実施形態例におけるメモリセル
１１の単体構成を示す回路図である。メモリセル１１で
は、相補型のビット線ＢＬ、／ＢＬが夫々、選択用のＮ
型MOSトランジスタ４１ａ、４１ｂを介してフリップフ
ロップ回路に接続され、MOSトランジスタ４１ａ、４１
ｂの各ゲート電極が同じワード線ＷＬに夫々接続されて
いる。ビット線ＢＬ、／ＢＬとMOSトランジスタ４１
ａ、４１ｂとは夫々、コンタクトプラグ４５ａ、４５ｂ
を介して接続される。

【００３０】フリップフロップ回路は、駆動用のＮ型MO
Sトランジスタ４３ａ、４３ｂと、記憶情報を保持する
ために微小な電流を記憶ノードＮ１、Ｎ２に供給する負
荷用のＰ型MOSトランジスタ４２ａ、４２ｂとを備え
る。負荷用のMOSトランジスタ４２ａ、４２ｂは電源電
位線Ｖddに、駆動用のMOSトランジスタ４３ａ、４３ｂ
は接地電位線Ｖssに夫々接続されている。

【００３１】図３は、図３０に示した等価回路図に対応
する、本実施形態例の半導体記憶装置のマスクイメージ
を示す平面図である。図３では、図１に示した周辺回路
領域３２、アドレス部パッド領域３５及び入出力部パッ
ド領域３６を図示省略しているが、図１と共通の領域に
は同じ符号を付している。

【００３２】例えば、メモリセルアレイ領域３０の全て
に、図４に示すメモリセル１１Ａを配置すると、読出し
回路１３に流れる信号波形が図５に示すようになり、読
出し回路１３から遠端側に位置するメモリセル１１Ａ
と、読出し回路１３からの近端側に位置するメモリセル
１１Ａとの間で、情報伝搬遅延時間Δｔが発生すること
になる。

【００３３】後述する図１３からも理解できるように、
本明細書では、選択回路１２に関して「近端メモリセ
ル」と言う際には、選択回路１２に最も近い位置のメモ
リセル１１を意味する。また、「近端側メモリセル」と
言う際には、選択回路１２に近い側で読出し回路特性に
特定の影響を与える領域内のメモリセルを意味する。こ
の領域内のメモリセルとは、例えば、同じワード線ＷＬ
に接続されるメモリセル１１のグループ内での、選択回
路１２に近い側の１／３〜２／３程度の数のメモリセル
１１を示す。更に、選択回路１２に関して「遠端メモリ
セル」と言う際には、選択回路１２から最も遠い位置の
メモリセル１１を意味し、「遠端側メモリセル」と言う
際には、選択回路１２から遠い側で読出し回路特性に特
定の影響を与える領域内のメモリセルを意味する。この
領域内のメモリセルとは、例えば、同じワード線ＷＬに
接続されるメモリセル１１のグループ内での、選択回路
１２から遠い側の２／３〜１／３程度の数のメモリセル
１１を示す。また、読出し回路１３に関して「近端メモ
リセル」、「近端側メモリセル」、「遠端メモリセ
ル」、及び「遠端側メモリセル」と言う場合も、上述と
同様である。

【００３４】図４は、近端メモリセル１１Ａのマスクパ
ターンイメージを示す平面図である。このマスクパター
ンは、図２に示した回路図に対応している。近端メモリ
セル１１Ａは、矩形状領域の四隅に夫々形成されたＮ型
拡散層及びＰ型拡散層を有している。Ｎ型拡散層は、ソ
ース拡散領域４４ａ、４６ａ及び４４ｂ、４６ｂと、ド
レイン拡散領域４７ａ、４７ｂとを有している。Ｐ型拡
散層は、ソース拡散領域４０ａ、４０ｂと、ドレイン拡
散領域４９ａ、４９ｂとを有している。また、ソース拡
散領域４０ａとドレイン拡散領域４９ａの間、ソース拡
散領域４４ａとドレイン拡散領域４７ａの間、ソース拡
散領域４０ｂとドレイン拡散領域４９ｂの間、ソース拡
散領域４４ｂとドレイン拡散領域４７ｂの間、ソース拡
散領域４６ａとドレイン拡散領域４７ａの間、及び、ソ
ース拡散領域４６ｂとドレイン拡散領域４７ｂの間の各
領域には夫々、各ゲート電極に対応するチャネル領域が
形成されている。

【００３５】図４の矢印Ｘａで示す方向にワード線ＷＬ
が延在している。このワード線ＷＬが、ソース拡散領域
４６ａとドレイン拡散領域４７ａとの間のチャネル領域
上、及び、ソース拡散領域４６ｂとドレイン拡散領域４
７ｂとの間のチャネル領域上をゲート電極として交差す
ることによってMOSトランジスタ４１ａ、４１ｂが構成
される。また、矢印Ｙａで示す方向にゲートポリシリコ
ン配線３７ａ、３７ｂが相互に平行に延在している。こ
のゲートポリシリコン配線３７ａが、ソース拡散領域４
４ａとドレイン拡散領域４７ａとの間のチャネル領域
上、及び、ソース拡散領域４０ａとドレイン拡散領域４
９ａとの間のチャネル領域上をゲート電極として交差す
ることによってMOSトランジスタ４３ａ、４２ａが構成
される。

【００３６】ゲートポリシリコン配線３７ｂが、ソース
拡散領域４４ｂとドレイン拡散領域４７ｂとの間のチャ
ネル領域上、及び、ソース拡散領域４０ｂとドレイン拡
散領域４９ｂとの間のチャネル領域上をゲート電極とし
て交差することによってMOSトランジスタ４３ｂ、４２
ｂが構成される。また、ゲートポリシリコン配線３７
ａ、３７ｂと平行にビット線ＢＬ、／ＢＬが延在してい
る。ビット線ＢＬ、／ＢＬには、MOSトランジスタ４１
ａ、４１ｂのソース拡散領域４６ａ、４６ｂがコンタク
トプラグ４５ａ、４５ｂを介して夫々接続される。

【００３７】図５は、読出し回路１３から遠端、近端に
配置された従来技術のメモリセル１１が選択された際の
ビット線ＢＬ、／ＢＬの信号波形を示すグラフ図であ
る。グラフから、読出し回路１３が正常に動作するため
に必要なビット線間の電位差ΔＶは、読出し回路１３か
ら近端の近端メモリセル１１が選択された際の信号波形
に比して情報伝搬遅延時間Δｔだけ遅れることが分か
る。

【００３８】伝搬遅延時間Δｔは、メモリの大容量化と
プロセスの微細化により、ビット線の寄生抵抗が、負荷
素子などの等価抵抗に対して無視できなくなることに起
因して生じる。そこで、読出し回路１３が動作するのに
必要な電位差ΔＶに到達するためのタイミングＴを、近
端メモリセルのタイミングに合わせて設定することによ
って動作速度を向上させる。動作速度を向上させるに
は、読出し回路１３から遠端メモリセルの波形が、タイ
ミングＴの時点で電位差ΔＶに達している必要がある。

【００３９】例えば、図２に示したＳＲＡＭのメモリセ
ル１１では、メモリセル１１を構成する選択用のMOSト
ランジスタ４１ａ、４１ｂ及び駆動用のMOSトランジス
タ４３ａ、４３ｂの電流駆動能力を同じ比率で引き上
げ、メモリセル１１の電流駆動能力を向上させること
で、ビット線抵抗による情報伝搬遅延時間Δｔを低減す
ることができる。ＳＲＡＭで、MOSトランジスタ４１
ａ、４１ｂ及びMOSトランジスタ４３ａ、４３ｂの電流
駆動能力を同じ比率で引き上げる理由は、読出し時のメ
モリセル１１の破壊を防ぐためである。

【００４０】本実施形態例の半導体記憶装置では、図３
に示すように、読出し回路１３の近端側には図４の近端
メモリセル１１Ａを配置し、遠端側には図６に示す遠端
メモリセル１１Ｂを配置している。これにより、読出し
回路１３から遠い遠端側のメモリセル１１Ｂの電流駆動
能力を、読出し回路１３に近い近端側のメモリセル１１
Ａの電流駆動能力よりも高く設定し、同じビット線Ｂ
Ｌ、／ＢＬに接続されるメモリセルのグループ内で情報
伝搬遅延時間Δｔを短縮し、図７に示すような信号波形
を得る。

【００４１】図７は、電流駆動能力を向上させた遠端メ
モリセル１１Ｂによるビット線ＢＬ、／ＢＬの信号波形
を示すグラフ図である。このグラフで、近端メモリセル
１１Ａが選択された際のビット線ＢＬに流れる信号波形
は、図５の近端メモリセル１１Ａからの信号波形と同じ
である。しかし、遠端メモリセル１１Ｂが選択された際
にビット線ＢＬに流れる信号波形は、図５の遠端メモリ
セル１１Ｂが選択された際の信号波形に比してその傾き
が大きいので、近端メモリセル１１Ａからの信号波形と
同等の時間で電位差ΔＶに達する。従って、遠端メモリ
セル１１Ｂと近端メモリセル１１Ａとの間で、電流駆動
能力に差を持たせることにより、半導体記憶装置全体の
動作速度を向上させることができる。

【００４２】図６は、本実施形態例における遠端メモリ
セルのマスクパターンイメージを示す、図２の回路図に
対応する平面図であり、図４と共通の要素には同じ符号
を付している。遠端メモリセル１１Ｂは、図４に示した
MOSトランジスタ４１ａ、４１ｂ及び４３ａ、４３ｂの
電流駆動能力が同じ比率で高くなるように、トランジス
タのゲート幅が近端メモリセル１１Ａに比して大きく設
定されている。

【００４３】つまり、図６の遠端メモリセル１１Ｂにお
けるMOSトランジスタ４１ａ、４１ｂ及び４３ａ、４３
ｂの各ゲート幅ＷＢａ、ＷＢｃは、図４の近端メモリセ
ル１１ＡにおけるMOSトランジスタ４１ａ、４１ｂ及び
４３ａ、４３ｂの各ゲート幅ＷＡａ、ＷＡｃに対し、次
式ＷＢａ＝ＷＡａ＋ΔＷＢａ ……（１）ＷＢｃ＝ＷＡｃ＋ΔＷＢｃ ……（２）の関係を有し、夫々にΔＷＢａ、ΔＷＢｃだけ大きく形
成されている。

【００４４】図６の遠端メモリセル１１Ｂは、図４に示
した近端メモリセル１１Ａに比較した場合に、ゲート幅
の増加分ΔＷＢａに対応して、拡散領域４６ａ、４７ａ
及び４６ｂ、４７ｂのゲート（ワード線ＷＬ）に関係す
る部分のみを増大させ、Ｘ方向長さＸｂが図４のＸ方向
長さＸａと同じになっている。つまり、次式Ｘｂ＝Ｘａ …（３）を満たしている。また、遠端メモリセル１１ＢのＹ方向
長さＹｂは、MOSトランジスタ４３ａ、４３ｂのゲート
幅の増加分ΔＷＢｃだけ、図４の近端メモリセル１１Ａ
のＹ方向長さＹａよりも大きく形成され、次式Ｙｂ＝Ｙａ＋ΔＷＢｃ …（４）を満たしている。

【００４５】ところで、図６に示した遠端メモリセル１
１ＢでＹ方向長さＹｂのみを大きくする理由は、遠端メ
モリセル１１Ｂの電流駆動能力を向上させる際にＸ方向
長さＸｂを大きくすると、近端メモリセル１１Ａとのサ
イズ差によって、マスクパターン上で、図８（ａ）に示
すような段差Ｄ₁が形成されるからである。この場合に
は、無駄領域が形成され、読出し回路１３と遠端メモリ
セル１１Ｂとの接続が困難になる等の問題が生じる。従
って、Ｘ方向長さＸｂを変更せずにＹ方向長さＹｂのみ
を変更することにより、読出し回路１３とメモリセル１
１Ｂとのピッチずれを無くし、従来型のメモリセルピッ
チで設計することを可能にした。

【００４６】メモリセル１１のＹ方向長さＹｂを読出し
回路１３から遠端側と近端側とで変化させた際には、図
８（ｂ）に示すように、プロセス最小で作製されたメモ
リセル１１と同じピッチで配置された選択回路１２との
間で、段差Ｄ₂が生じる。そこで、読出し回路１３から
遠端側に位置する選択回路１２そのもののサイズ及びピ
ッチも、図６に示した遠端メモリセル１１Ｂに対応して
変化させる。これにより、読出し回路１３から近端側の
近端メモリセル１１Ａに対し、遠端側の遠端メモリセル
１１ＢのＹ方向長さＹｂが大きくなることで生じる選択
回路１２との段差Ｄ₂を解消することができる。

【００４７】図９及び図１０は夫々、図３に示した丸領
域Ｐ及びＱを拡大して詳細に示す平面図である。図９に
は、読出し回路１３から近端側にある２つの近端メモリ
セル１１Ａと１つの選択回路１２Ａとの接続時の配線位
置を示している。図１０には、読出し回路１３から遠端
側にある２つの遠端メモリセル１１Ｂと１つの選択回路
１２Ｂとの接続時の配線配置を示している。

【００４８】図１０に示すＹ方向長さＹｂは、図９に示
すＹ方向長さＹａに比して長くなっている。読出し回路
１３から遠端、近端に配置された図１０の遠端選択回路
１２Ｂと図９の近端選択回路１２Aとは、その領域内で
回路機能を有している。図９の５０は近端メモリセル１
１と近端選択回路１２Ａとの接続を調整する接続調整領
域を、図１０の５０は遠端メモリセル１１Ｂと遠端選択
回路１２Ｂとの接続を調整する接続調整領域を夫々示
す。

【００４９】図９は、図４に示したワード線ＷＬとゲー
トポリシリコン配線３７ａ（又は３７ｂ）とを備えると
共に、図４では図示省略した電源電位線Ｖddとなるアル
ミニウム配線５１と、接地電位線Ｖssとなるアルミニウ
ム配線５３とを備える。これらの配線構成は、図１０に
おいても同様である。

【００５０】図１１に示すように、遠端メモリセル１１
Ｂでは、近端メモリセル１１ＡのＹ方向長さＹａに比し
てＹ方向長さＹｂが、Ｙｂ−Ｙaだけ長くされている関
係上、各配線ＷＬ、３７ａ（又は３７ｂ）、５１、５３
の間隔が広くなり、配置位置が異なる。

【００５１】そこで、メモリセルサイズで決定される各
配線ＷＬ、３７ａ（又は３７ｂ）、５１、５３のメモリ
セル内での配置位置と、選択回路１２サイズで決定され
る配線位置とを調整して接続する機能を接続調整領域５
０に持たせる。この接続調整領域５０の存在により、近
端メモリセル１１Ａ、遠端メモリセル１１Ｂ、及び選択
回路１２は、各内部構成を夫々に最適な配線位置で設計
することが可能になる。接続調整領域５０には、選択回
路１２と分離した状態で隣接配置される形態と、選択回
路１２内にその機能を含む形態との何れかを採用するこ
とができる。

【００５２】図１２は、半導体記憶装置における図１１
のビット線分割のレイアウトイメージを示す図であり、
（ａ）は１ビット線に２ｎ個のメモリセルを接続した構
成、（ｂ）は１ビット線上にｎ個のメモリセルを接続し
た構成を夫々示す。図１２（ａ）及び（ｂ）の双方と
も、メモリ容量は同じであるとする。

【００５３】図１２（ａ）に示す半導体記憶装置は、ア
ドレス部パッド領域３５、選択回路領域３１、メモリセ
ルアレイ領域３０、読出し回路領域３３、及び、入出力
部パッド領域３６を備える。

【００５４】図１２（ｂ）に示す半導体記憶装置は、図
１２（ａ）の半導体記憶装置よりも動作速度を向上させ
る構成を備える。つまり、図１２（ｂ）の半導体記憶装
置は、図１２（ａ）におけるメモリセルアレイ領域３０
内のメモリセル数を２分割したメモリセルアレイ領域３
０Ａ及び３０Ｂを備える。これらアレイ領域３０Ａ及び
３０Ｂには、図１２（ａ）における選択回路領域３１を
２分割した選択回路領域３１Ａ及び３１Ｂが夫々接続さ
れると共に、図１２（ａ）における読出し回路領域３３
と同じ構成の読出し回路領域３３Ａ及び３３Ｂが夫々接
続される。

【００５５】このように、図１２（ｂ）に示した半導体
記憶装置では、読出し回路１３が、メモリセルアレイ領
域３０Ａ及び３０Ｂの分割で増加したビット線の数だけ
必要となり、増加した読出し回路領域３３Ａ（又は３３
Ｂ）の分だけ面積が増大する。これら読出し回路領域３
３Ａ、３３Ｂで、例えば、読出し回路領域３３Ａ（又は
３３Ｂ）のＸ方向長さを３７３０μｍ、Ｙ方向長さを１
１３μｍとすると、読出し回路領域３３Ａ、３３Ｂの全
体の面積は、３７３０×１１３×２μｍ²となる。

【００５６】ところで、本実施形態例において電流駆動
能力を向上させる対象がメモリセルアレイ領域３０の全
域ではないことの主な理由として、電流駆動能力の向上で全メモリセルのサイズが拡大す
ると、メモリセルアレイ領域全体が拡大してチップ面積
が増大する、スタンバイ電流が大きくなって消費電流の増加を招
く、遠端側、近端側のメモリセル間で読出し回路の動作タ
イミングが異なるので近端側メモリセルに対し読出し回
路等の動作タイミングが遅くなるように別途設計する必
要があり、周辺コントロール回路に対するメモリセルの
場所依存が最適化できない、等が挙げられる。

【００５７】ここで、上記理由〜を解消しつつメモ
リセルを配置する構成例を図１３に示す。この構成例で
は、メモリセルアレイ領域３０の全体で、１つのビット
線上に１０２４個のメモリセルが接続され、メモリセル
アレイ領域３０の読出し回路１３から遠端側の約３分の
１を占める３４２個のメモリセルを有するメモリセルア
レイ領域３０ａと、近端側の約３分の２を占める６８２
個のプロセス最小基準のメモリセルを有するメモリセル
アレイ領域３０ｂとに分割し、読出し回路１３の動作タ
イミングＴを早くしている。

【００５８】動作速度の向上は、図２に示したＳＲＡＭ
のメモリセル１１を成すMOSトランジスタ４１ａ、４１
ｂ及び４３ａ、４３ｂの各ゲート幅を拡大することで実
現できる。この際、上述したように、図６の遠端メモリ
セル１１ＢのＸ方向長さＸｂは図４のＸ方向長さと同等
であるが、Ｙ方向長さは図４のＹ方向長さより長い。こ
こで、図１２（ｂ）における増加した読出し回路領域３
３Ａ（又は３３Ｂ）のＹ方向長さ（１１３μｍ）を遠端
側メモリセル分である３４２等分すると、１メモリセル
当たり約０．３３μｍとなる。従って、ゲート幅を広く
してメモリセル１１の電流駆動能力を向上させる際に、
０．３３μｍを超える値にΔＷを設定すると、ビット線
分割による対策よりも面積が増大する結果を招く。従っ
て、図１３に示す構成例では、図６に示す１メモリセル
当たりのＹ方向長さＹｂの最大増加サイズは０．３３μ
ｍ以内であることが望ましい。

【００５９】図１４は、メモリセルの能力向上のための
信号波形を示すグラフ図である。このグラフでは、近端
と遠端に夫々配置されプロセス最小基準で作製された従
来型メモリセル１１と、図２に示すMOSトランジスタ４
１ａ、４１ｂ及び４３ａ、４３ｂの各ゲート幅を０．３
３μｍ大きくした遠端メモリセル１１Ｂとが選択された
際にビット線に印加される信号波形を示す。このグラフ
を参照して、メモリ製品の動作速度の向上のため、ビッ
ト線分割を行い、読出し回路１３までの情報伝搬時間を
短縮（情報伝搬速度を向上）させる例を説明する。例え
ば、図３３（ｂ）に示したようにビット線を分割する
と、分割分に対応して読出し回路１３の個数を増加しな
ければならなくなり、読出し回路１３の増加分だけチッ
プ面積が増大する。本例では、読出し回路１３の面積の
増大分を抑えながら、動作速度を向上させる。つまり、
ビット線分割した際の面積増大分は、本発明に適応する
最大の面積増大分でなければならず、従って、回路特性
的に考慮した領域、つまり遠端側のメモリセル領域に面
積増大分を割り当てる。この際に、全体の面積増大分か
ら、１メモリセル毎に許容される増大分を計算し、これ
により最大の許容増大分を得たとき、許容増大分を最大
に活用したビット線の信号波形が得られる。最大の許容
増大分が得られた際の信号波形と、ビット線分割を適用
しない従来例での信号波形との間Ｔｗで、電流駆動能力
を調節する。本例では、ビット線分割した際の最大の面
積増大分を加えた電流駆動能力向上のメモリセル領域と
読出し回路とを加えた面積が、ビット分割した従来のメ
モリセル領域と読出し回路とを加えた面積を超えないよ
うに調節する。

【００６０】グラフから、ビット線の電位差ΔＶが３０
ｍＶになった際におけるΔＷ＝０の遠端メモリセル１１
Ｂと、ΔＷ＝０．３３μｍの遠端メモリセル１１Ｂとの
時間差Ｔｗの間でメモリセルの電流駆動能力をコントロ
ールすることで、従来技術のビット線分割による面積増
加に比べて、面積増加量が抑えられながらも動作速度が
向上していることが分かる。

【００６１】ここで、メモリセルの電流駆動能力のコン
トロール領域は、(1)目的の動作タイミングＴが可能な
メモリセルより、読出し回路領域３３から遠端側のメモ
リセルアレイ領域３０を２つ以上の領域に分割し、その
領域毎に遠端に向かって電流駆動能力を向上させる、
(2)或る特定の読出し回路１３から遠端側のメモリセル
アレイ領域３０の電流駆動能力を向上させ、その境界部
を動作タイミングＴとする、(3)任意の動作タイミング
Ｔで、どの場所のメモリセル１１が選択されても、ビッ
ト線の電位差がΔＶになるように各メモリセル１１毎の
能力を向上させる、など、歩留まり向上、メモリ製品の
仕様や動作環境に対応したタイミングになるような設定
が考えられる。この際に、同じ目的の機能を有するもの
であれば、上記設定(1)〜(3)のパターンに限定されな
い。

【００６２】上記設定(1)〜(3)の全てにおいて選択回路
１２は、接続するメモリセル１１にピッチ及びサイズを
合わせるように設計する。図１５はメモリセルの能力を
コントロールする領域を模式的に示す図であり、（ａ）
は設定(1)のメモリセルアレイ領域のマスクイメージ
を、（ｂ）は設定(2)のメモリセルアレイ領域のマスク
イメージを、（ｃ）は設定(3)のメモリセルアレイ領域
のマスクイメージを夫々示す。

【００６３】図１５（ａ）では、読出し回路領域３３に
連結され、近端側から遠端側にかけて相互に分割したメ
モリセルアレイ領域３０₁〜３０₃を有している。メモリ
セルアレイ領域３０₁〜３０₃には夫々、選択回路領域３
１₁〜３１₃が連絡されている。図１５（ｂ）では、読出
し回路領域３３に連結され、近端側から遠端側にかけて
相互に分割したメモリセルアレイ領域３０₄及び３０₅を
有している。メモリセルアレイ領域３０₄及び３０₅には
夫々、選択回路領域３１₄、３１₅が連絡される。図１５
（ｃ）では、読出し回路領域３３に連結されたメモリセ
ルアレイ領域３０₆を有している。メモリセルアレイ領
域３０₆には、選択回路領域３１₆が連絡されている。

【００６４】図１５（ａ）の構成例に対応する、ビット
線ＢＬ、／ＢＬに印加される信号波形を動作タイミング
最適化波形として図１６に示した。グラフから、各信号
波形においてビット線の電位差ΔＶになる動作タイミン
グＴがほぼ同じになっていることが分かる。例えば、半
導体記憶装置を製造する際には、用いる製造プロセスや
メモリセル構成、回路特性等を考慮し、設定（１）〜
（３）の設定例等から最良の設定を選択する。

【００６５】次に、本発明に係る第２実施形態例につい
て説明する。本実施形態例においても、第１実施形態例
と同様にＳＲＡＭの構成例を挙げ、図１及び図２の構成
例を参照する。本実施形態例では、選択回路１２から遠
い遠端メモリセル１１Ｂを選択した際にワード線ＷＬの
寄生抵抗及び容量に起因して遠端及び近端メモリセルの
相互間で生じる伝搬時間差を低減する。

【００６６】図１７は、本実施形態例の半導体記憶装置
におけるワード線上の電流経路イメージを示す図であ
る。図中のｂは選択回路領域３１の近端にある近端メモ
リセル１１Ａが選択された際の電流経路を、ｃは遠端メ
モリセル１１Ｂが選択された際の電流経路を夫々示す。
本半導体記憶装置で、複数のメモリセル１１と、複数の
選択回路１２を有する選択回路領域３１と、複数の読出
し回路１３を有する読出し回路領域３３との配置は、図
３０に示した等価回路図と同様であり、行方向にｍ個、
列方向にｎ個のメモリセルが配設される。図１７中のＲ
は、各メモリセル間のワード線の寄生抵抗（ワード線抵
抗）を意味する。

【００６７】本実施形態例では、同じワード線ＷＬに接
続されるメモリセルのグループ内で、選択回路領域３１
（選択回路１２）から遠端側のメモリセル１１の電流駆
動速度を近端側メモリセル１１の電流駆動能力より高く
設定し、読出し回路１３に必要なビット線ＢＬ、／ＢＬ
間の電位差に素早く達する事で、遠端側メモリセル１１
と近端側メモリセル１１との間で生じる読出し速度差が
低減できる。選択回路領域３１から遠端側のメモリセル
１１の電流駆動能力を向上させるには、前述したよう
に、図２のMOSトランジスタ４１ａ、４１ｂ及び４３
ａ、４３ｂの電流駆動能力が同じ比率で向上するように
各ゲート幅を大きくする。

【００６８】図１８は、ゲート幅を大きくしたメモリセ
ルのマスクイメージを示す図であり、図４及び図６と共
通の構成及び要素には同じ符号を付している。MOSトラ
ンジスタ４１ａ、４１ｂ及び４３ａ、４３ｂのゲート幅
ＷＣａ、ＷＣｃは、図４に示したトランジスタに対し、
次式ＷＣａ＝ＷＡａ＋ΔＷＣａ ……（６）ＷＣｃ＝ＷＡｃ＋ΔＷＣｃ ……（７）の関係を有する。このように、MOSトランジスタ４１
ａ、４１ｂ及び４３ａ、４３ｂのゲート幅ＷＣａ、ＷＣ
ｃは、図４に示したトランジスタに比してΔＷＣａ、Δ
ＷＣｃだけ大きく形成される。

【００６９】図１８の遠端メモリセル１１Ｂは、図６の
遠端メモリセル１１Ｂとは異なり、製造プロセスの設計
基準を保ちつつ、ワード線ＷＬに接続されるMOSトラン
ジスタ４１ａ、４１ｂの各チャネル領域上のゲート電極
と、MOSトランジスタ４３ａ、４３ｂの各チャネル領域
上のゲートポリシリコン配線３７ａ、３７ｂとを拡散層
上で夫々傾斜させることによって、図４の近端メモリセ
ル１１Ａよりも大きなゲート幅を実現している。このた
め、メモリセルのＹ方向長さＹｃは、次式Ｙｃ＝Ｙａ ……（８）のように、近端メモリセル１１Ａに比して増加していな
い。

【００７０】つまり、本実施形態例の遠端メモリセル１
１Ｂでは、図４に示した近端メモリセル１１Ａのマスク
形状で、Ｙ方向長さＹｃを一定にし、MOSトランジスタ
４１ａ、４１ｂ及び４３ａ、４３ｂ夫々のゲート幅をΔ
Ｗだけ長くしたマスクイメージとなる。この遠端メモリ
セル１１Ｂでは、MOSトランジスタ４１ａ、４１ｂ及び
４３ａ、４３ｂの傾斜した各ゲート電極は、同じ方向に
同じ角度で傾斜する各チャネル領域に対して適正に整合
している。

【００７１】図１９にメモリセルのゲート幅の拡大例を
示す。第１実施形態例では、図１９（ａ）に示すよう
に、拡散層（４４ａ、４７ａ）は設計基準最小値を維持
しながらゲートポリシリコン配線３７ａ（又は３７ｂ）
のゲート幅Ｗを拡大したが、本実施形態例では、図１９
（ｂ）に示すように、ゲートポリシリコン配線３７ａ
（又は３７ｂ）を拡散層（４４ａ、４７ａ）に対し角度
θ（以下、傾斜角θと呼ぶ）傾斜させてゲート幅Ｗを拡
大させる。このため、拡散層（４４ａ、４７ａ）の設計
基準最小値に加えてΔＸが必要になる。

【００７２】つまり、傾斜角θを大きくする際には、設
計基準に適合するように隣接メモリセルとのゲート間隔
を保持するために、ΔＸ分だけ拡散層を拡大させる必要
がある。このΔＸは、設計基準上で問題が生じないプロ
セス最小値で設定する。図１８に示すＸ方向長さＸｃの
サイズは、図４に示したＸ方向長さＸａに対し、Ｘｃ＝Ｘａ＋２ΔＸ ……（９）を満たす値とする。

【００７３】選択回路１２から遠端側のメモリセル１１
Ｂの電流駆動能力を向上させる際に、Ｙ方向長さＹｃを
大きくすると、選択回路１２の近端側のメモリセル１１
Ａ及び選択回路１２とのサイズ差で、マスク上で図８
（ｂ）に示したような段差Ｄ₂が形成される。本実施形
態例では、Ｘ方向長さＸｃのみを大きくすることで、段
差Ｄ₂の存在によりメモリセル１１との接続が困難にな
るという不具合を回避する。

【００７４】ところで、メモリセル１１のＸ方向長さＸ
ｃを遠端側と近端側とで異ならせた場合に、プロセス最
小で作製されたメモリセル１１と、このメモリセル１１
と同じピッチで配置された読出し回路１３との間で段差
が生じる。そこで、選択回路領域３１から遠端側に位置
する読出し回路１３のサイズ及びピッチも、図１８に示
した遠端メモリセル１１Ｂに対応して変更する。これに
より、近端側のメモリセル１１Ａよりも遠端側のメモリ
セル１１ＢのＸ方向長さＸｃが拡大することで引き起こ
される読出し回路１３との段差を解消することができ
る。

【００７５】図２０は、本実施形態例の半導体記憶装置
のメモリセルアレイ領域及び周辺制御回路の配置位置を
マスクイメージで示す図である。図２０では、図３と同
様に、メモリセルアレイ領域３０、選択回路領域３１、
及び読出し回路領域３３を有するが、メモリセルの近端
側、遠端側は選択回路領域３１を基準としている。

【００７６】図２１及び図２２は、図２０に示した丸領
域Ｆ、Ｇで囲まれた部分を夫々拡大した図である。図２
１には、選択回路領域３１から近端側にある２つの近端
メモリセル１１Ａと１つの読出し回路１３の接続時の配
線位置を示している。図２２には、選択回路領域３１か
ら遠端側にある２つの遠端メモリセル１１Ｂと１つの読
出し回路１３との接続時の配線位置を示している。

【００７７】図２１及び図２２に示すように、Ｙ方向長
さは近端側に配置されている図２１のＹａと遠端側に配
置されている図２２のＹｂは同じ長さであるが、Ｘ方向
長さは近端側に配置されている図２１のＸａに比して、
遠端側に配置されている図２２のＸｂが遠端メモリセル
１１Ｂの増加分長くなっている。

【００７８】選択回路領域３１から遠端側、近端側の各
読出し回路１３では、対応するメモリセル１１Ａ、１１
Ｂの各内部のビット線ＢＬ、／ＢＬの配置位置に対し、
接続されるべき各配線の配置位置が最適に接続が出来な
くてはならない。しかし、選択回路１２から遠端側、近
端側で、読出し回路１３のサイズや配線位置が夫々に異
なるので、メモリセル１１Ａ（又は１１Ｂ）と読出し回
路１３との間に接続調整領域６０を配設する。

【００７９】接続調整領域６０は、メモリセル１１Ａ
（又は１１Ｂ）のサイズで決定されるビット線ＢＬ、／
ＢＬの配置位置と、読出し回路１３のサイズで決定され
る配線位置とを調整して接続する機能を有する。接続調
整領域６０を用いた接続により、近端側のメモリセル１
１Ａ（又は遠端側のメモリセル１１Ｂ）と読出し回路１
３とを、最適な配線位置で夫々に設計することができ
る。接続調整領域６０は、読出し回路１３とは別に構成
して隣接配置することも、読出し回路１３内に一体に組
み込むこともできる。

【００８０】選択回路領域３１から遠端側のメモリセル
１１Ｂが選択された際に、読出し回路１３に必要なビッ
ト線ＢＬ、／ＢＬ間の電位差を得る状態に素早く達する
ように電流駆動能力が高められているので、読出し回路
１３への情報伝搬時間が早まる。これにより、選択回路
１２からの距離に起因する情報伝搬時間の差を小さくす
ることができる。

【００８１】ところで、メモリセル能力のコントロール
領域は、下記に示すような、歩留まり向上やメモリ製品
の仕様、動作環境に応じたタイミングになるような設定
が考えられる。例えば、図２３（ａ）に示すように、選
択回路領域３１から順次に配設したメモリセルアレイ領
域３０₇、３０₈、３０₉を配設し、対応するメモリセル
アレイ領域３０₇、３０₈、３０₉の夫々に、読出し回路
領域３３₇、３３₈、３３₉を接続する。メモリセルアレ
イ領域３０₇、３０₈、３０₉は選択回路から遠端側に向
かって、ワード線抵抗による情報伝搬遅延時間を考慮し
て夫々電流駆動能力を向上してある。この構成による
と、選択信号によって選択されるメモリセル１１の位置
に拘わらず、メモリセルアレイ領域３０₇〜３０₉の各対
応する読出し回路領域３３₇〜３３₉への出力タイミング
が同等になる。この構成例では、読出し回路領域３３₇
〜３３₉内の各読出し回路１３は、接続されるメモリセ
ル１１のピッチ及びサイズに合わせて設計される。

【００８２】また、図２３（ｂ）に示すように、図２３
（ａ）と同様に構成した上で、ある選択されたメモリセ
ルの配置位置によって、読出し回路領域３３₇、３３₈、
３３ ₉の何れかより、記憶情報が出力され、入手つ力回
路６４に入力される。この構成では、選択回路領域３１
からの配置位置が異なるメモリセルアレイ領域３０₇〜
３０₉までの、ワード線抵抗の違いによる伝搬遅延時間
の差を低減させ、さらに出力される読出し回路領域３３
₇〜３３₉の場所によって、入出力回路６４までの、配線
抵抗の違いによる記憶情報の伝搬遅延時間の差を低減す
るように、メモリセルアレイ領域３０₇〜３０₉内の各メ
モリセル１１の電流駆動能力を設定している。これによ
り、選択信号によってどのメモリセルアレイ領域３０₇
〜３０₉内のメモリセル１１が選択された場合でも、メ
モリセルアレイ領域３０₇〜３０₉の各対応する読出し回
路領域３３₇〜３３₉を経由して入出力回路６４に記憶情
報が達する際の最終的なタイミングがほぼ同じになって
いる。この構成でも、読出し回路領域３３₇〜３３₉内の
各読出し回路１３は、接続されるメモリセル１１のピッ
チ及びサイズに合わせて設計される。

【００８３】ここで、図２４に、半導体記憶装置が複数
のメモリセルアレイ領域３０₁₁、３０₁₂、３０₁₃を備え
る超大規模ＬＳＩから成り、メモリセルアレイ領域３０
₁₁のメモリセル１１に対して、メモリセルアレイ領域３
０₁₂、３０₁₃のメモリセル１１の電流駆動能力を夫々向
上させる場合に、メモリセル１１のＹ方向サイズを夫々
拡大した構成例を示す。この構成例では、入出力回路６
４までの配線長は比較的短いが、周辺回路領域６６、６
７の配置及び配線が困難であるため、メモリセル１１の
構成上の調整を検討する必要がある。これに対する構成
例を図２５に示す。この半導体記憶装置は、複数のメモ
リセルアレイ領域３０₁₄、３０₁₅、３０ ₁₆を備える超大
規模ＬＳＩから成り、メモリセルアレイ領域３０₁₄のメ
モリセル１１に対して、メモリセルアレイ領域３０₁₅、
３０₁₆のメモリセル１１の電流駆動能力を夫々向上させ
る場合に、Ｘ方向サイズを夫々拡大されている。この構
成例では、入出力回路６４までの配線長が図２４の構成
例に比して長くなるが、Ｙ方向には拡大されないため、
周辺回路６８の配置及び配線が容易になる。

【００８４】図２４及び図２５に示したように、複数の
メモリセルアレイ領域３０₁₁〜３０ ₁₃、３０₁₄〜３０₁₆
が夫々存在する場合に、各メモリセルアレイ領域３０₁₁
〜３０₁₃、又は３０₁₄〜３０₁₆から各入出力回路６４ま
での配線距離が夫々に異なる。その配線距離分の配線長
抵抗及び容量に起因して、入出力回路６４までの信号伝
搬時間に差が生じる。しかし、入出力回路６４から遠端
側のメモリセルアレイ領域３０₁₂、３０₁₃及び３０₁₅、
３０₁₆で、図６や図１８に示した遠端メモリセル１１Ｂ
を採用することにより、必要なメモリセルアレイ領域で
メモリセル１１の電流駆動能力を向上させ、近端側のメ
モリセルアレイ領域３０₁₁及び３０₁₄に情報伝搬速度を
合わせる事が出来る。更に、このように構成したメモリ
セルアレイ領域３０₁₁〜３０₁₃、３０₁₄〜３０₁₆の夫々
に対し、選択回路領域３１及び読出し回路領域３３は、
既に述べたように対策する。

【００８５】次に、本実施形態例の第３実施形態例につ
いて説明する。本実施形態例は、第１及び第２実施形態
例で述べた、ビット線抵抗及びワード線抵抗による情報
信号の伝搬遅延を同時に改善するものである。図２６
は、図３０に示した等価回路図に対応する、本実施形態
例の半導体記憶装置のマスクイメージを示す平面図であ
る。

【００８６】本実施形態例における読出し回路１３及び
選択回路１２のサイズ及びピッチは、第１実施形態例の
図９及び図１０に示した配線配置構成、並びに、第２実
施形態例の図２１及び図２２に示した配線配置構成を組
み合わせている。メモリセルアレイ領域３０の分割は図
２７に示すようになる。

【００８７】本実施形態例の半導体記憶装置では、図２
７に示すように、メモリセルアレイ領域３０が４分割さ
れてメモリセルアレイ領域３０A〜３０Dとなり、これに
合わせて、選択回路領域３１₁、３１₂と、読出し回路領
域３３₁、３３₂が配設されている。メモリセルアレイ領
域３０Aには図４の構成の近端メモリセル１１Ａが、メ
モリセルアレイ領域３０Bには図６の構成の遠端メモリ
セル１１Ｂが、メモリセルアレイ領域３０Cには図１８
の構成の遠端メモリセル１１Ｂが夫々配設される。ま
た、メモリセルアレイ領域３０Dには、メモリセルアレ
イ領域３０Ｂに配設された遠端メモリセル１１ＢのＹ方
向長さＹｂの増加分、及び、メモリセルアレイ領域３０
Cに配設された遠端メモリセル１１ＢのＸ方向長さＸｃ
の増加分だけ拡大した構成のメモリセル１１が配設され
る。

【００８８】本実施形態例では、メモリセルアレイ領域
の全域で、選択されたメモリセル１１の位置に依存する
伝搬遅延時間を短縮することができる。更に、上記構成
の各メモリセルアレイ領域３０A〜３０Dに対して、選択
回路領域３１₁、３１₂及び読出し回路領域３３₁、３３₂
は、第１及び第２実施形態例で既に述べたように対策す
る。

【００８９】以上の第１〜第３実施形態例では、回路特
性を考慮し、信号伝搬遅延の遠近端での差を低減し、従
来技術に比して高速化を図った際にマスクパターンのチ
ップ面積の増大を抑えることができる。例えば、第１実
施形態例の読出し回路領域３３は、チップ全体の約４％
を占めることが予想されるが、動作速度向上の目的から
ビット線を2分割すると、チップ面積の約８％が読出し
回路領域３３となり、チップサイズが４％増加すること
になる。現在、直径１５．２４ｃｍのウエハを用いる場
合、約１４００個のチップが作製できるので、単純計算
すると約５０個程度多く作製することができる。このこ
とから、動作速度向上の面でもコスト低減の面でも夫々
に効果が得られる。

【００９０】第１〜第３実施形態例では、メモリセル１
１に備えたMOSトランジスタ４１ａ、４１ｂ及び４３
ａ、４３ｂの各ゲート幅を大きくして、遠端側のメモリ
セル１１Ｂの電流駆動能力を高めたが、これ以外に、次
のように構成することで、同様の効果を得ることができ
る。つまり、遠端メモリセル１１Ｂ内のMOSトランジス
タ４１ａ、４１ｂ及び４３ａ、４３ｂにおけるゲート長
を、近端メモリセル１１Ａ内のMOSトランジスタ４１
ａ、４１ｂ及び４３ａ、４３ｂにおけるゲート長より小
さく設定する。この場合にも、上記と同様の効果を得る
ことができる。

【００９１】或いは、上記に代えて、遠端メモリセル１
１内のMOSトランジスタ４１ａ、４１ｂ及び４３ａ、４
３ｂにおけるチャネル領域へのイオンのドーピング量
と、近端メモリセル１１内のMOSトランジスタ４１ａ、
４１ｂ及び４３ａ、４３ｂにおけるチャネル領域へのド
ーピング量とを異ならせることができる。この場合に
は、遠端メモリセル１１Ｂのサイズを変更せずに、遠端
メモリセル１１の電流駆動能力を変えることができる。

【００９２】図２８は、イオンのドーピング量としきい
値電圧Ｖｔとの相関関係を示すグラフ図である。このグ
ラフでは、横軸に、各トランジスタのチャネル領域への
ボロンのドーピング量をドーズ量で示し、縦軸に、ドー
ピング量の違いに応じて変化するしきい値電圧Ｖｔ、及
び、トランジスタが確実にオンとなったときに流れる電
流値Ｉｏｎを示した。この電流値Ｉｏｎの高い状態が
「電流駆動能力が高い状態」であり、電流値Ｉｏｎの低
い状態が「電流駆動能力が低い状態」である。(ア)はし
きい値電圧Ｖｔ、(イ)は電流値Ｉｏｎに夫々対応するグ
ラフであり、(ウ)はゲート長の限界、(エ)はアクセス限
界を夫々示す境界である。図中のＡは遠端側、Ｂは近端
側のメモリセルを夫々示す。

【００９３】上記グラフから、チャネル領域へのボロン
のドーピング量を高くする程、しきい値電圧Ｖｔを高い
状態に維持し、且つ電流値Ｉｏｎを低くすることができ
ることが判る。また、ドーピング量を低くする程、しき
い値電圧Ｖｔを低くし、且つ電流値Ｉｏｎを高めること
ができ、遠端メモリセル１１として好適に使用できるこ
とが判る。

【００９４】或いは、上記に代えて、チャネル領域に不
純物としてリンをドーピングすることができる。この場
合、遠端メモリセル１１内のMOSトランジスタにおける
チャネル領域のドーピング量を、近端のメモリセル内の
MOSトランジスタにおけるチャネル領域のドーピング量
よりも高くすれば、遠端のメモリセル１１Ｂ内のMOSト
ランジスタのしきい値電圧Ｖｔを低くし、且つ電流値Ｉ
ｏｎを高めることができる。

【００９５】第１〜第３実施形態例では、ＳＲＡＭを例
に挙げて半導体記憶装置を説明したが、これに限定され
ることなく、本発明の適用が可能な半導体記憶装置に
は、ＤＲＡＭ(Dynamic Random Access Memory)、フラッ
シュ(Flash)メモリ、ＲＯＭ等を挙げることができる。
また、第１〜第３実施形態例では、回路特性向上（高速
化）、チップ面積の縮小、動作電流減少という効果を得
ることができるので、従来に比して高性能、低コスト等
の優れたメモリ製品を市場に投入することができ、大幅
なシェアの獲得が期待できる。

【００９６】なお、メモリセルアレイに接続する回路の
配置位置や構成は、同様の機能を有するものであれば上
記実施形態例に限定されることはない。例えば、図３、
図２０及び図２６に示した構成に代えて、図２９に示す
ようなメモリセルアレイ領域３０を挟むように対向する
選択回路領域３１或いは読出し回路領域３３を備える構
成を採用することができる。この場合にも、同様の効果
を得ることができる。

【００９７】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明に係る半導体記憶装置は、上
記実施形態例の構成にのみ限定されるものではなく、上
記実施形態例の構成から種々の修正及び変更を施した半
導体記憶装置も、本発明に係る範囲に含まれる。

【００９８】

【発明の効果】以上説明したように、本発明に係る半導
体記憶装置によると、チップ面積の増大を抑えつつ、遠
端側メモリセルと近端側メモリセルとの間で生じる読出
し速度の差を低減することができる。

【図面の簡単な説明】

【図１】本発明に係る第１実施形態例の半導体記憶装置
のメモリセルアレイ領域等の配置位置を示す図である。

【図２】第１実施形態例におけるメモリセルの単体構成
を示す回路図である。

【図３】第１実施形態例の半導体記憶装置のマスクイメ
ージを示す平面図である。

【図４】第１実施形態例の近端側メモリセルのマスクパ
ターンイメージを示す平面図である。

【図５】従来技術における遠端側、近端側に配置された
メモリセルが選択された際のビット線の信号波形を示す
図である。

【図６】第１実施形態例の遠端側メモリセルのマスクパ
ターンイメージを示す平面図である。

【図７】電流駆動能力を向上させた遠端側メモリセルか
ら読出し回路に読み出される信号波形を示すグラフ図で
ある。

【図８】近端側メモリセルとのサイズ差によりマスクパ
ターン上で形成される段差を示す図である。

【図９】図３の丸領域Ｐを拡大して詳細に示す平面図で
ある。

【図１０】図３の丸領域Ｑを拡大して詳細に示す平面図
である。

【図１１】読出し回路から遠端側、近端側に夫々配置さ
れたメモリセル内で配置位置が異なる状態を模式的示す
図である。

【図１２】図１１のビット線分割イメージを示す図であ
り、（ａ）は１ビット線に２ｎ個のメモリセルを接続し
た状態、（ｂ）は１ビット線上にｎ個のメモリセルを接
続した状態を夫々示す。

【図１３】メモリセルアレイ領域を２分割した際の構成
を模式的に示す図である。

【図１４】メモリ製品の動作速度を向上させる手法を説
明するためのグラフ図である。

【図１５】メモリセルの能力をコントロールする領域を
模式的に示す図であり、（ａ）は設定(1)のメモリセル
アレイ領域のマスクイメージを、（ｂ）は設定(2)のマ
スクイメージを、（ｃ）は設定(3)のマスクイメージを
夫々示す。

【図１６】ビット線に印加される信号波形を動作タイミ
ング最適化波形として示したグラフ図である。

【図１７】本発明に係る第２実施形態例の半導体記憶装
置におけるワード線上の電流経路イメージを示す図であ
る。

【図１８】第２実施形態例におけるゲート幅を拡大した
メモリセルのマスクイメージを示す図である。

【図１９】第２実施形態例のメモリセルのゲート幅拡大
を示す図である。

【図２０】第２実施形態例の半導体記憶装置のメモリセ
ルアレイ領域及び周辺制御回路の配置位置をマスクイメ
ージで示す図である。

【図２１】図２１に示した丸領域Ｆで囲まれた部分を夫
々拡大した図である。

【図２２】図２１に示した丸領域Ｇで囲まれた部分を夫
々拡大した図である。

【図２３】複数に分割したメモリセルアレイ領域に異な
る読出し回路領域を夫々接続した構成例を模式的に示す
図である。

【図２４】半導体記憶装置が複数のメモリセルアレイ領
域を備える超大規模ＬＳＩから成る場合にＹ方向にサイ
ズを拡大した構成例を模式的に示す図である。

【図２５】半導体記憶装置が複数のメモリセルアレイ領
域を備える超大規模ＬＳＩから成る場合にＸ方向にサイ
ズを拡大した構成例を模式的に示す図である。

【図２６】図３０に示した等価回路図に対応する、本実
施形態例の半導体記憶装置のマスクイメージを示す平面
図である。

【図２７】複数に分割したメモリセルアレイ領域に対し
て複数の選択回路領域及び読出し回路領域を接続した構
成例を模式的に示す図である。

【図２８】イオンのドーピング量としきい値電圧Ｖｔと
の相関関係を示すグラフ図である。

【図２９】メモリセルアレイ領域を挟むように対向する
選択回路領域或いは読出し回路領域を備える構成を模式
的に示す図である。

【図３０】従来の半導体記憶装置の内部構成を示す等価
回路図である。

【図３１】従来のメモリセルブロックの構成を模式的に
示す図である。

【図３２】読出し回路からの距離の違いによる信号伝達
の遅延を示し、（ａ）はメモリセルブロックの各電流経
路を示す図、（ｂ）は近端側メモリセルが選択された際
のビット線の電位波形を示す図、（ｃ）は遠端側メモリ
セルが選択された際のビット線の電位波形を示す図であ
る。

【図３３】ビット線分割手法による等価回路を示し、
（ａ）はメモリセルブロックに２ｎ個のメモリセルを有
する構成を模式的に示す図、（ｂ）は（ａ）の構成を２
分割した構成を模式的に示す図である。

【図３４】公開特許公報に記載された半導体記憶装置を
模式的に示す図である。

【符号の説明】

１１：メモリセル１１Ａ：近端メモリセル１１Ｂ：遠端メモリセル１２：選択回路１３：読出し回路３０、３０₁〜３０₉、３０₁₁〜３０₁₆：メモリセルアレ
イ領域３０A〜３０D、３０ａ、３０ｂ：メモリセルアレイ領域３１：選択回路領域３１₁〜３１₆、３１Ａ、３１Ｂ：選択回路領域３２：周辺回路領域３３、３３₁、３３₂、３３₇〜３３₉、３３Ａ、３３Ｂ：
読出し回路領域３５：アドレス部パッド領域３６：入出力部パッド領域３７ａ、３７ｂ：ゲートポリシリコン配線４０ａ、４０ｂ：ソース拡散領域４１ａ、４１ｂ：選択用のMOSトランジスタ４２ａ、４２ｂ：負荷用のMOSトランジスタ４３ａ、４３ｂ：駆動用のMOSトランジスタ４４ａ、４６ａ、４４ｂ、４６ｂ：ソース拡散領域４５ａ、４５ｂ：コンタクトプラグ４７ａ、４７ｂ、４９ａ、４９ｂ：ドレイン拡散領域５０、６０：接続調整領域６１、６２：配線６４：入出力回路６６、６７：周辺回路領域６８：周辺回路ＢＬ、／ＢＬ：ビット線ｂ、ｃ：電流経路Ｄ₁、Ｄ₂：段差Ｎ１、Ｎ２：記憶ノードＴ：タイミングＶdd：電源電位線Ｖss：接地電位線Ｖｔ：しきい値電圧（電圧）Ｗ：ゲート幅ＷＬ：ワード線 θ：傾斜角 Δｔ：伝搬遅延時間 ΔＶ：電位差

───────────────────────────────────────────────────── フロントページの続き (72)発明者中山晶智神奈川県川崎市中原区小杉町一丁目403番 53 エヌイーシーマイクロシステム株式会社内Ｆターム(参考） 5B015 JJ21 JJ22 JJ31 KA13 KA28 KA38 PP02 QQ03 5F083 BS27 GA01 GA09 LA01 LA12 LA16

Claims

【特許請求の範囲】

【請求項１】行列方向に延在する複数のワード線とビ
ット線との各交差部分に配設された複数のメモリセル
と、前記ワード線に接続され前記メモリセルを選択する
選択回路と、前記ビット線に接続され前記選択されたメ
モリセルから記憶情報を読み出す読出し回路とを備えた
半導体記憶装置において、同じワード線に接続されるメモリセルのグループ内で
は、前記選択回路から遠い位置の遠端側メモリセルの電
流駆動能力が、前記選択回路に近い位置の近端側メモリ
セルの電流駆動能力よりも高く設定されていることを特
徴とする半導体記憶装置。
【請求項２】行列方向に延在する複数のワード線とビ
ット線との各交差部分に配設された複数のメモリセル
と、前記ワード線に接続され前記メモリセルを選択する
選択回路と、前記ビット線に接続され前記選択されたメ
モリセルから記憶情報を読み出す読出し回路とを備えた
半導体記憶装置において、同じビット線に接続されるメモリセルのグループ内で
は、前記読出し回路から遠い位置の遠端側メモリセルの
電流駆動能力が、前記読出し回路に近い位置の近端側メ
モリセルの電流駆動能力よりも高く設定されていること
を特徴とする半導体記憶装置。
【請求項３】各メモリセルがMOSトランジスタを備
え、前記遠端側メモリセル内のMOSトランジスタにおけ
るゲート幅が、前記近端側メモリセル内のMOSトランジ
スタにおけるゲート幅よりも大きく設定されることを特
徴とする、請求項１又は２に記載の半導体記憶装置。
【請求項４】各メモリセルがMOSトランジスタを備
え、前記遠端側メモリセル内のMOSトランジスタにおけ
るゲート長が、前記近端側メモリセル内のMOSトランジ
スタにおけるゲート長よりも小さく設定されることを特
徴とする、請求項１又は２に記載の半導体記憶装置。
【請求項５】各メモリセルがMOSトランジスタを備
え、前記遠端側メモリセル内のMOSトランジスタにおけ
るチャネル領域のドーピング量と、前記近端側メモリセ
ル内のMOSトランジスタにおけるチャネル領域のドーピ
ング量とが異なることを特徴とする、請求項１又は２に
記載の半導体記憶装置。
【請求項６】前記チャネル領域にドーピングされてい
る不純物がボロンから成り、前記遠端側メモリセル内の
MOSトランジスタにおけるチャネル領域のドーピング量
が、前記近端側メモリセル内のMOSトランジスタにおけ
るチャネル領域のドーピング量よりも低いことを特徴と
する、請求項５に記載の半導体記憶装置。
【請求項７】前記チャネル領域にドーピングされてい
る不純物がリンから成り、前記遠端側メモリセル内のMO
Sトランジスタにおけるチャネル領域のドーピング量
が、前記近端側メモリセル内のMOSトランジスタにおけ
るチャネル領域のドーピング量よりも高いことを特徴と
する、請求項５に記載の半導体記憶装置。
【請求項８】前記複数のメモリセルを含むメモリセル
アレイ領域を備え、前記メモリセルアレイ領域と選択回
路との間及び／又は前記メモリセルアレイ領域と読出し
回路との間に、前記選択回路及び／又は読出し回路に含
まれる配線と、前記メモリセルに含まれる配線との位置
を調整して接続する接続調整領域が設けられることを特
徴とする、請求項１〜７の内の何れか１項に記載の半導
体記憶装置。