TW574694B - Semiconductor memory device - Google Patents

Description

574694 五、發明說明（1) 【發明背景】 1 ·發明領域 本發明一般係關於一種半導 SRAM(靜態隨機存取記憶器），尤其關思、，例如 單元區域中之所有記憶單 ς關^ 一種能降低在記憶 憶裝置。 的傳运時間差異之半導體記 2 ·相關技藝之說明 中，如，靜態隨機存取記憶器） :此C 、南速操作、低製造成本、與諸 此類之特徵。為了提供此等特徵， 小化迅速地進展。 卞守脰衣直構仵之楗 圖，：二顯示習知的半導體記憶裝置之電路示意 sUJ 號10標示。習知的半導體記憶裝置10係 SRAM且包括延伸於列方向上的字元線（wu至fLn)與延伸於 ^方向上的位元線（BL1至BLm與/BL1至/BLm)。複數之記憶 單元11設置於字元線WL與位元線（BL與/儿）之交又處以1形 成矩陣圖案。習知的半導體記憶裝置丨〇包括複數之選擇電 路12與複數之讀出電路丨3。每一選擇電路12連接至一關聯 的字元線WL。每一讀出電路13連接至一關聯的位元線對. (BL與/BL)。位元線（bli至BLm與/BL1至/BLm)形成位元線 對’其中在位元線對中BL表示真實位元線且/BL表示互補 位元線（ff /ff表示反相信號）。 在半導體δ己憶裳置1〇中，選擇電路12提供一選擇信號

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於一字元線WL以選擇一記憶單元11。藉由連接至一位元線 對（BL與/BL)的一讀出電路丨3從選擇的記憶單元η讀出資 料（δ己憶資訊）。從記憶單元1 1至選擇的電路1 2及/或讀出 電路1 3的距離隨著所選擇的記憶單元丨丨之位置而變動。因 此’當選擇信號輸送至一群連接至相同字元線的W [記憶單 元11時，記憶單元11提供資料（反應速度）至位元線對（bl 與/BL)的時序對於遠離選擇電路12的記憶單元丨1(下文稱 為遠端）與靠近選擇電路12的記憶單元n(下文稱為近端） 而言並不相同。反應速度之差異係對應於因寄生值（電阻 ，與電容值）或字元線WL所造成的延遲時間。結果，記憶 單元11間之讀出速度存在著變化。 類似地，在連接至相同位元線對（BL與/BL)的記憶單 元11群中’讀出速度亦因對應的讀出電路1 3之遠端記憶單 疋11與近端記憶單元11間的位元線寄生值（電阻值與電容 值）而變動。據此，半導體記憶裝置丨0乃基於遠端記憶單 之資料傳送時間而設計，以便不管選擇記憶單元為遠 端記憶單元11或近端記憶單元丨丨時皆可避免失能。 < 茲將使用在SRAM中之讀出電路作為例子更詳細說 知的半導體記憶裝置之問題。 ” 炫參照圖31，顯示習知的記憶單元區塊之電路示意 圖。習知的記憶單元區塊具有n個記憶單元丨丨，經由一〜位 疋線對（BL與/BL)而連接至相同讀出電路13。對每一記單 兀11而言，其與讀出電路13之距離皆不同。位元線對（BL 與/BL)之寄生電阻值與寄生電容值造成資料之傳送時間在

574694 五、發明說明（3) 各個§己憶單元11間變動。用於讀出電路1 3的啟動信號之時 序T係就最糟情況記憶單元i j加以設定，以提供讀出電路 13之正常操作所必需的電位差△ V於位元線對（BL與/BL)。 在此情況中，最糟情況記憶單元n可為讀出電路13之遠端 記憶單元11。 兹將參照圖3 2 (a)至3 2 ( C)說明資料信號傳輸因相距習 知的δ己憶單元區塊中讀出電路丨3之距離差異所造的延 遲、。圖32(a)係習知的記憶單元區塊之電路示意圖，顯示 電流路徑。圖3 2 (b)顯示當選擇近端記憶單元時位元線之 電位波形之波形圖。圖32(c)顯示當選擇遠端記憶單元時 位元線之電位波形之波形圖。 口如圖32(a)所示，讀出電路13之近端記憶單元Πι藉由 箭號b所指不的電流路徑而設定位元線對（BL與“。間之電 位差為Δν。在近端記憶單元Ui中，如圖32(b)所示，因 為從記憶單元至讀出電路13的位元線礼之電阻值小， 所以電位差△ V較早達成。 时一另一方面，如圖32(b)所示，讀出電路13之遠端記憶 單元1 In藉由箭號c所指示的電流路徑而設 & 與間間之電位差為Μ。在遠端記憶單元Πη中，如 32(c)所不，因為從記憶單元Un至讀出電路i3的位元線虬 之電阻值大’所以電位差△ v在較晚的時間τ才達成。以此 知記憶近端記憶單元Uif要更多的時 間來权疋位元線對（BL與/BL)間之電位差為△ v。 如圖32(c)所示，讀出電路13由時序τ所控制，該時序 1^^ 574694 五、發明說明（4) SI用Λ讀出相記憶單元1 ln的位元線對(BL與爪） Γ二bf:v。”τ係設定成可容納最糟情況。因而， • 斤不，當選擇近端記憶單元11丨時，位元線# (BL與/BL)間之電位差於時間匕于^立兀線對 △ V+ α。拖〜一± 時（動sw出電路13時）為 換s之，設定時序τ以容納遠 勹 =時序T更早即達成電位差Δν的近端記:單= 圖33(a)與33(b)顯示習知用以分割位元線之方 33⑷係習知的具#2n個記憶單元之記憶單元區塊之大電路圖 不意圖。相較於圖33(a)2習知的記憶單元區塊，圖33 係错由分割連接至位元線對（BL與/BL)之多數的記憶單元 為兩半所獲得的習知的記憶單元區塊之電路示意圖。 在圖33(a)中，211個記憶單元（11ι至ll2j連^妾至位 線對（BL與/BL)。在圖33(b)中，（圖33 (a)之）每一位元 對被为割’使得2 n個記憶單元中僅η個記憶單元連接至^ 一分割的位元線對（BL與/BL)，使得從遠端記憶單元Un# 送資料至讀出電路i 3的時間變得較靠近於從近寻 ^傳送資料至讀出電路13的時間。 心…元 曰曰 在圖33(b)所示的例子中，每一位元線被分割使得遠 端記憶單元1 ln較靠近近端記憶單元丨I以降低對於讀出電 路1 3之資料傳送時間差異。然而，所需要的讀出電路工3 數目必須依據位元線之分割倍數而增加（在此情況中，钱之 出電路13之數目必需倍增）。讀出電路13之數目增加導^ 曰片尺寸增加，因此，增加製造成本。 574694 五、發明說明（5) ---一一 另一改良讀出速度之技術揭露於JP 1〇 —289 585 A中 圖34係揭露於JP 1 0-289 585 A中之習知的半導體記憶。 之電路示意圖。茲參照圖34，控制電路15基於位址置 (ARn與ARn」）而存取將選擇的記憶單元u之位置且基二= 取而產生一選擇控制信號。回應於控制電路丨5所生的選"^ 控制信號，選擇電路1 6選擇複數之不同電壓位準之電壓 (VrefO至Vref3)中之一個且供應該選擇的電壓至呓 ^ 一 陣列1 7。 。心平το 在圖34之習知的半導體記憶裝置中，可藉由依據選擇 近端記憶單元11或選擇遠端記憶單元u而設定不同驅動電 壓來改良讀出速度。然而，圖34之習知的半導體記憶裝置 需要額外的電路。亦即，用以存取選擇的記憶單元^ ^位 置的控制電路15與用以產生具有不同電壓位準之複數之電 壓（VrefO至Vref3)的電壓控制電路（未圖示於圖34中）。額 外的電路增加晶片尺寸，因而增加製造成本。 如前所述，圖33 (a)與3 3(b)及34之習知的半導體記憶 裝置=降低因記憶單元與讀出電路間之距離差異所造成^ 記憶早tl間之讀出速度差異。然而，使用圖33(&)與”“） 及34之習知的方式可能增加晶片尺寸，因而增加製造成 本。 有鑒於前述討論，期望 得降低遠端記憶單元與近端 同時降低晶片尺寸之增加。 能提供一種半導體記憶裝置， 記憶單元間之讀出速度差異，

第10頁 574694 五、發明說明（6) 【發明概述] 依據本實施例 憶裝置得包括一選 記憶單元陣列區域 電路區域或讀出電 遠端記憶單元。遠 記憶單元之電流驅 少因寄生值所造成 依據實施例之 數之字元線，配置 置於一行方向上。 線與該複數條位元 接至該複數條字元 條。複數之選擇電 之記憶單元。複數 從該選擇的複數之 字元線中之相同一 擇電路之複數之遠 於靠近該複數之選 能0 ，揭露一種半導體 擇電路區域、一讀 。記憶單元陣列區 路區域之複數之近 端記憶單元之電流 動特徵。以此方式 的資料傳送延遲差 一態樣，一種半導 於一列方向上；以 複數之記憶單元得 線之複數之交叉處 線中之一條與該複 路得耦合至該複數 之讀出電路得連接 記憶單元讀出資料 條的一群記憶單元 端記憶單元之電流 擇電路之近端記憶 f憶裝置。半導體記 、電路區域、以及一 域得包括相對於選擇 端記憶單元與複數之 驅動特徵得大於近端 ’得提供補償且得減 異。 體記憶裝置得包括複 及複數之位元線，配 設置於該複數條字元 。每一記憶單元得連 數條位元線中之一 條字元線以選擇複數 至该複數條位元線以 。在連接至該複數條 中，遠離該複數之選 驅動性能係設定成高 單元之電流驅動性 、卜依，貫施例之另一態樣，一種半導體記憶裝置得包括 複數之字兀線’配置於一列方向上；以及複數之位元線， 配置於一行方向上。複數之記憶單元得設置於該複數條字 凡線與該複數條位元線之複數之交叉處。每一記憶單元得

/4()94 五、發明說明（7) =接至該複數條字元線中之— 條。複數之選擇雷路撂鋰人ε條與3亥複數條位疋線中之一 之記憶單元該複數條字元線以選擇複數 從該選擇％、t #項出電路得連接至該複數條位元線以 位元3=之記憶單元讀出資料。在連接至該複數條 出電路之+齡5 a，的一 ΐ記憶單元中，遠離該複數之讀 於靠近兮=奴之τ端記憶單元之電流驅動性能係設定成高 驅動性i複數之讀出電路之該複數之近端記憶單元之電流 數t = ϊ貫施例之另一態樣，每一遠端記憶單元得包括複 t緣閘極場效電晶體（IGFET)，其閘極寬度比在該複 之近端記憶單元中之對應的複數之IGFET更大。 依據實施例之另一態樣，每一遠端記憶單元得包括複 數之絕緣閘極場效電晶體（IGFET)，其閘極長度比在該複 數之近端記憶單元中之對應的複數2IGFET更短。 依據實施例之另一態樣，每一遠端記憶單元得包括複 數$絕緣閘極場效電晶體（IGFET)，其通道區域所植入的 雜質之雜質濃度不同於在該複數之近端記憶單元中之對應 的複數之IGFET。 依據實施例之另一態樣，該雜質包括硼且在該複數之 遠端記憶單元中之該複數之IGFET中之該雜質濃度比在該 複數之近端記憶單元中之對應的複數之IGFET更低。 依據實施例之另一態樣，該雜質包括磷且在該複數之 遠端記憶單元中之該複數之IGFET之該雜質濃度比在該複 數之近端記憶單元中之該對應的複數之IGFET更高。 第12頁 574694 五、發明說明（8) 依據實施例之另一態樣，該複數之記憶單元得包括於 一記憶單元陣列區域中。一連接調整區域得設於該記憶單 元陣列區域與該複數之選擇電路間。該連接調整區域得使 在每一選擇電路中之複數條配線連接於在該記憶單元陣列 區域中之複數條配線，在依據該複數之記憶單元之一間距 而調整該複數條配線之位置之後。

依據實施例之另一態樣，該複數之記憶單元得包括於 一記憶單元陣列區域中。一連接調整區域得設於該記憶單 元陣列區域與該複數之讀出電路間。該連接調整區域得使 在每一讀出電路中之複數條配線連接於在該記憶單元陣列 區域中之複數條配線，在依據該複數之記憶單元之一間距 而調整該複數條配線之位置之後。

依據實施例之另一態樣，一種半導體記憶裝置得包括 一輸出電路，耦合以從複數之記憶單元陣列區域接收資 料。該複數之記憶單元陣列區域得包括相對於該輸出電路 之一近端記憶單元陣列區域與一遠端記憶單元陣列區域。 該近端記憶單元陣列區域得包括複數之近端記憶單元且該 遠端記憶單元陣列區域得包括複數之遠端記憶單元。該複 數之遠端記憶單元之電流驅動性能得設定成高於該複數之 近端記憶單元之電流驅動性能。 依據實施例之另一態樣，該複數之遠端記憶單元中之 每一個中在一位元線方向上的一間距係大於該複數之近端 記憶單元中之每一個中在一位元線方向上的該間距。 依據實施例之另一態樣，該複數之遠端記憶單元中之

第13頁 574694 五、發明說明（9) 每一個中在一字元線方向上的一間距係大於該複數之近端 記憶單元中之每一個中在一字元線方向上的該間距。 依據實施例之另一態樣，每一遠端記憶單元得包括複 數之絕緣閘極場效電晶體（I GFET )，其閘極寬度比在該複 數之近端記憶單元中之每一個之對應的複數之IGFET更 大。 依據實施例之另一態樣，該半導體記憶裝置得為一靜 態隨機存取記憶器（SRAM)。 依據實施例之另一態樣，每一遠端記憶單元得包括複 數之IGFET，其通道區域所植入的雜質之雜質濃度不同於 在該複數之近端記憶單元中之每一個之對應的複數之 IGFET 。 【較佳實施例之詳細說明】 茲將參照眾多附圖詳細說明本發明之各種實施例。 茲參照圖1，顯示依據實施例之半導體記憶裝置之平 面圖，以廣義參考符號1 0 0標示。本發明得應用至所有類 型的半導體記憶裝置，包括記憶單元陣列。 半導體記憶裝置1 0 0得包括一記憶單元陣列區域3 0、 一選擇電路區域31、一週邊電路區域32、一讀出電路區域 33、一位址部墊區域35、以及一輸入/輸出部墊區域36。 選擇電路區域31得相鄰於記憶單元陣列區域3 〇之一側。週 邊電路區域32得相鄰於選擇電路區域31。讀出電路區域33 得相鄰於記憶單元陣列區域3 〇之另一側。輸入/輪出部藝

第14頁 574694 五、發明說明（ίο) 區域36得相鄰於讀出電路區域33。位址部墊區域35得位於 記憶單元陣列區域30中相反於輸入/輪出部墊區域3 6之 側0 a己憶早元區域3 0之構成得類似於圖3 〇之記憶單元區域 記憶單元11得連接至一位元線對（B L與/ B L )。連接至 10 一位元線對（BL與/BL)的記憶單元11之數目得依據設於讀 出電路區域33中的讀出電路13之數目而決定。記憶單元u 得經由在記憶單元陣列區域3 〇中延伸於列方向上的^條字 元線（WL1至WLn)而連接至其各自的選擇電路12。 在半導體記憶裝置100中，選擇信號得從選擇電路區 域31中的選擇電路12提供至字元線WL，回應於從位址部墊 區域35提供的信號。在記憶單元陣列區域3〇中的記憶單元 11被選擇以回應於選擇信號。以此方式，得藉由在讀出電 路區域33中的讀出電路13而從選擇記憶單元n讀出資料。 此資料得輸送至輸入/輸出部墊區域36。 絲參照圖2，顯示依據實施例之記憶單元之電路示意 f二以f義參考符號11標示。記憶單元11得為儲存一位元 憶單元。記憶單元U得包括_絕緣閘極場 / : w ET)(41a與4113)，用以連接位元線對（BL與 ..N正反器。N型1GFET(41a與41b)得用於選擇記情單元 K；5 f一：連:妾至位元線BL、-閘極，連接至字元線WL、以 〜if 一源極/汲極，連接至記憶節點Ν1型IGFET 41b 付/、 一第一源極/汲極，經由接觸插塞451)而連接至互補 第15頁 574694

以及一第二源極/ 位元線/BL、一閘極，連接至字元線WL 汲極，連接至記憶節點N2。 正反器電路得包括N型IGFET(43a與43b)與P型 IGFET(42a與42b) 型IGFET 43a得具有一源極，連接至 地面電位線Vss、一汲極，連接至記憶節點N1、以及一閘 極，連接至記憶節點N2。N sIGFET 43b得具有一源極，連 接至地面電位線VS s、一汲極，連接至記憶節點N2，以及 一閘極，連接至記憶節點N1。p型IGFET 42a得具有一源 極，連接至電源供應電位線Vdd、一汲極，連接至記憶節 點N1、以及一閘極，連接至記憶節點N2。p型IGFET 42b 得具有一源極，連接至電源供應電位線Vdd、一汲極，連 接至§己憶節點N 2、以及一閘極，連接至記憶節點n 1。 ?型10[£丁（423與4 21))得作為用於記憶單元11的負載裝 置。N型IGFET(43a與43b)得作為用於記憶單元η的驅動裝 置。P型IGFET(42a與42b)得分別提供微量電流至記憶節點 (N1與N2)，以保持資料在記憶單元丨丨。當選擇記憶單元j j 時，N型IGFET(4 3a與4 3b)得經由N型IGFET(4 5a與45b)提供 驅動電流至驅動位元線對（BL與/ BL)。 N 型 IGFET(41a、41b、43a、與 43b)得為 N 型 MOSFET 型 IGFET(42a，與 42b)得為 P 型 MOSFET。 茲參照圖3，顯示依據實施例之半導體記憶裝置丨0 〇之 光罩影像之平面圖。圖3之光罩影像得基本上對應於圖30 所示的等效電路圖。圖1所示的週邊電路區域32、位址部 墊區域35、與輸入/輸出部墊區域36從圖3中省略以避免使

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圖混亂。圖3之承；向 .ΠΛ ^ 十面圖得具有類似於圖1之半導體記憶裝置 100之構件且此等構件得以相同參考符號標示。 兮ft付顯不讀出電路區域33之近端記憶單元11Α與遠端 1 ^之配置。近端記憶單元1 1 Α得比遠端記憶單元 近讀出電路區域33 °選擇電路區域31得包括近端 =、$埋，1/A與遠端選擇電路12B。近端選擇電路i2A得提 i t ^彳1唬至近端記憶單元11A且遠端選擇電路12B得提供 &擇k號至遠端記憶單元丨丨b。

…主從圖3可明白，關於選擇電路1 2的「近端記憶單元」 t表不f靠近選擇電路12的記憶單元11。另一方面，「近 端記憶單元」得意味在靠近選擇電路12的區域中且對讀出 電路特，有特定影響的記憶單元。舉例而言，在此區域中 1 =憶單兀1 1得表示一群連接至相同字元線礼的記憶單元 =最靠近選擇電路12之1/3至2/3的記憶單元n。關於選 二的「遠端記憶單元」得表示最遠離選擇電路12的

選另一方面，「遠端記憶單元」得意味在遠離 =擇電路12的區域中且對讀出電路特徵有特定影響的記憶 :兀。舉例而言，在此區域中的記憶單元丨丨得表示在一群 連接至相同字元線WL的記憶單元η中最遠離選擇電路12之 1 / 3至2 / 3的記憶單元11。 圖4係圖3之近端記憶單元11 a之光罩圖案影像之平面 圖。圖4之光罩圖案得對應於如圖2所示的記憶單元之電路 圖圖6係圖3之遠端記憶單元11B之光罩圖案影像之平面 圖。圖6之光罩圖案得對應至如圖2所示的記憶單元之電路

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圖。近端記憶單元11 A與遠端記憶單元丨丨b得包括藉由相同 ，考符號所標示之共通的部分。近端記憶單元丨丨A與遠端 ，憶單元11B得具有N型擴散層與p型擴散層，形成於矩形 區域之四角落。N型擴散層得具有源極擴散區域（44&、 46a、4 4b、與46b)與汲極擴散區域U7a與47b)。P型擴散 層得具有源極擴散區域（4〇a與4〇b)與汲極擴散區域（49a與 4 9b)。通道區域（在閘極電極下方）得形成於源極擴散區域 4 0a與汲極擴散區域49a間、源極擴散區域44a與汲極擴散 區域47a間、源極擴散區域4 〇b與汲極擴散區域4 9b間、源 極擴散區域44b與汲極擴散區域47b間、源極擴散區域46a 與汲極擴散區域47a間、以及源極擴散區域46b與汲極擴散 區域47b間。 ' 字元線WL得延伸於由圖4之箭號xa與圖6之箭號Xb所指 示的方向上。字元線WL得交叉於源極擴散區域4 6a與汲極 擴散區域47a間以及源極擴散區域46b與汲極擴散區域47b 間之通道區域上方成為閘極電極，以形成N型iGj?ET(41a與 41b)。閘極多晶矽配線（37a與37b)得彼此平行地延伸於由 圖4之箭號Y a與圖6之箭號Y b所指示的方向上。閘極多晶石夕 配線3 7 a得父叉於源極擴散區域4 4 a與汲極擴散區域4 7 a間 以及源極擴散區域4 0 a與及極擴散區域4 9 a間之通道區域上 方成為閘極電極，以分別形成N通道IGFET與P通道 IGFET(43a與42a)。 閘極多晶石夕配線3 7 b得交叉於源極擴散區域& 4 b與沒極 擴散區域4 7 b間以及源極擴散區域4 〇 b與汲極擴散區域4 9 b

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間之通道區域上方成為閘極電極，以分別形成N通道 IGFET(43b與42b)。位元線（以與/儿）得平行於閘極多晶矽 配線（37a與37b)地延伸。位元線“[與“。得經由接觸插 塞（45a與45b)分別連接至N型“邝了㈠“與“㈨之源極 區域（46a與46b)。 圖5顯示當習知的記憶單元1 1設在記憶單元陣列區域 3 0中之遠端與近端記憶單元時，當電位差△ v設於位元線 對（BL與/BL)上時操作時序差異^七之時序圖。從圖表可明 白對於遠端圮憶單元1 1而言，獲得讀出電路丨3之正常操作 所必要的位元線對（BL與/BL)間之電位差Δν係比靠近選擇 的讀出電路之近端記憶單元丨丨之信號波形更具有資料傳 時間之延遲△ t。 傳送延遲時間△ t係由位元線之寄生電阻值所造成， 由於記憶容量之擴大與製程之微小化，故寄生電阻值相較 於負載元件或類似者之等效電阻值而言係不可忽略的。當 電位差Δν設於位元線對上時，藉由提供讀出^ 路13之操作時序於時間τ，可提供最大理論操作速度予近 端記憶單元。因而，為了改良半導體記憶裝置之整體操作 速度，遠離讀出電路13的遠端記憶單元之波形必須於時間 Τ達到電位差△ V，故要求△ t的時間改良。 ⑽為此，在圖2所示的半導體記憶裝置（例如s RAM )之記 憶單元11中，得提升用於遠端記憶單元之N sIGFET(4ia與 與N型IGFET(43a與43b)的電流驅動性能，以改良記;^隐 單元驅動特徵。以此方式，資料傳送延遲時間△ t得降〜

第19頁 574694 五、發明說明（15) 低。然而，N型IGFET(41a與41b)與N型IGFET(43a與43b)之 電流驅動性能必須維持與原始設計相同的比例，以防止在 遠端記憶單元11之讀出中資料毀損。 參照圖3，圖4之近端記憶單元1丨a得設置於讀出電路 I 3之近端且圖6所示的遠端記憶單元丨丨b得設置於讀出電路 13之遠端。藉此，可設定遠離讀出電路13之遠端記憶單元 II B的電流驅動性能咼於靠近讀出電路1 3之近端記憶單元 11 A的電流驅動性能。以此方式，在一群連接至相同位元 線對（BL與/BL)的記憶單元中之資料傳送延遲時間差異△ t 得降低。因此，如圖7所示的信號波形得降低。 茲參照圖7，顯示當記憶單元（丨丨A與丨丨B)分別設在記 憶單元陣列區域30之近端與遠端記憶單元時，當電位差△ V没於位元線對（B L與/ B L )上時操作時序之時序圖。如圖7 所不’當選擇近端記憶單元11 A時，位元線bl之信號波形 得等同於在圖5中當選擇近端記憶單元時位元線BL之信號 波形。另一方面，當選擇达端記憶單元1 1 β時位元線之 仏號波形付比在圖5中當選擇遠端記憶單元時位元線β ^之 信號波形更加傾斜。以此方式，依據圖7，當選擇遠端記 憶單元11 Β時位元線BL之信號波形與當選擇近端記憶單元 11Α時位元線BL之信號波形得於基本上相同時間達^電位 差△ V。據此，藉由e又疋退纟而記憶單元1 1 β與近端記憶單元 11 Α間之電流驅動性能差異得改良半導體記憶裝置丨〇 〇之整 體操作速度。 再次參照關聯於圖4的圖6，在遠端記憶單元丨丨B中，

574694 五、發明說明（16) -- IGFET之閘極寬度得設定為大於近端記憶單元nA。以此方 式，驅動電流性能得增加。請注意為了維持資料整全性， 以基本上相同比例增加N型IGFET (4 la與4 lb)與?^型 IGFET(4 3a與43b)之驅動電流性能。 在圖5之遠端記憶單元！ 1B中，n sIGFET(41a與41b)之 閘極寬度WBa與N型IGFET (43a與4 3b)之閘極寬度WBc和在圖 4之近端記憶單元11 A中N型IGFET (41 a與4 lb)之閘極寬度 WAa與N型IGFET(43a與43b)之閘極寬度WAc得具有下列關 係。 WBa = WAa + AWBa (ι) WBc = WAc + AWBc (2) WBa得比WAa大AWBa且WBc得比WAc大AWBc。 相較於圖4所示的近端記憶單元丨丨a，在圖6之遠端記 憶單元11B中只有擴散區域（46a、47a、46b、與47b)中關 係於其閘極（字元線WL)之部份依據閘極寬度中之增加量△ WBa而增加。列方向X上的長度“形成為等於圖4之列方向X 上的長度Xa，以滿足下式。

Xb = Xa (3) 遠端記憶單元1 1 B之行方向Y上的長度Yb得形成為比圖 4之近端記憶單元1 1A之行方向γ上的長度Ya更增長了在N型 IGFET(43a與43b)之閘極寬度中之增加量AWBc，以滿足下 式：

Yb = Ya + AWBc (4) 在圖6所示的遠端記憶單元ι ι b中，只有在行方向γ上

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五、發明說明（17) 的長度Yb得增加。倘若當改良遠端記憶單元丨丨b電流驅動 性能時增加列方向X上的長度Xb，則遠端記憶單元丨丨b與近 端記憶單元1 1 A間之尺寸差異得造成階梯差異。茲參照圖 8(a)，其為半導體記憶裝置之平面圖，顯示因記憶單元在 列方向上的尺寸不匹配所造成的階梯差異。如圖8 ( a)所 示，倘若當改良遠端記憶單元11 B之電流驅動性能時增加 列方向X上的長度Xb，則在遠端記憶單元11B與近端記憶單 元11A間之尺寸差異得造成階梯差異D1於光罩圖案上。在 此情況中，可能發生不匹配而產生問題，例如難以連接遠 端記憶單元1 1B至讀出電路13。據此，單獨改變行方向γ上 的長度Yb而不改變列方向X上的長度Xb。以此方式，得防 止讀出電路1 3與遠端記憶單元11 B間之間距不匹配。因 此，可設計出依據實施例之使用習知的記憶單元間距之記 憶單元。 當記憶單元在行方向Y上的長度Yb對於讀出電路13之 遠端與近端變動時，在行方向Y上得發生階梯差異。兹參 照圖8 ( b )’其為半導體記憶裝置之平面圖，顯示因記憶單 元在行方向上的尺寸不匹配所造成的階梯差異。如圖8 (b) 所示，倘若當改良遠端記憶單元11 B之電流驅動性能時增 加行方向Y上的長度Yb，則遠端記憶單元1 1 B與近端記憶單 元11A間之尺寸差異得造成階梯差異D2於光罩圖案上。倘 若記憶單元1 1係由最小製程製造且選擇電路1 2之間距設定 成行方向Y上之最小尺寸的記憶單元，則階梯差異D2得發 生。

第22頁 574694 五、發明說明（18) 然而’為了消除間距不匹配’在讀出電路丨3之 選擇電路12之尺寸與間距亦得依據遠端記憶單元uB而的 變’如圖6所示。以此方式’可消除遠端記憶單元" 擇電路12間之階梯差異D2 ’該階梯差異D2係因遠 ^ 在行方向Υ上長度Yb比讀以路13之近端的 = 单元11A之長度Y a更長所造成。 圖9顯示依據實施例之圖3中放大的圓圈區域p之 平面圖。圖9顯示當讀出電路13之近端的二近端記憶單元 iU連接至一選擇電路12A時之配線位置。圖1〇顯示&依 施例之圖3中放大的圓圈區域Q之詳細平面圖。圖1〇顯 讀出電路13之遠端的二遠端記憶單元UB連接至一 ® 路12B時之配線位置。 k擇Ί 圖10所示的行方向Y上之長度几比圖9所示的行方向Y 上之長度Ya更長。在圖10中遠離讀出電路13的遠端選擇電 路12B與在圖9中靠近讀出電路13的近端選擇電路丨以得且 有類似功能（亦即，藉由提供信號至字元線WL而選擇記憶 單元之列）。在圖9中，得包括有連接調整區域5〇，用以調 整近端記憶單元11A與近端選擇電路12A間之連接。在圖1〇 中，得包括有連接調整區域50，用以調整遠端記 11B與遠端選擇電路12B間之連接。 在圖9中，亦付出現也顯示於圖4中的字元線Μ與問極 夕晶矽配線3 7a(或37b)以及從圖4中省略的鋁配線（51與 53)。銘配線（51與53)得分別作為電源供應電位線vdd與地 面電位線Vss。此配線構造亦得應用於圖丨〇。

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茲參照圖11，其為比較依據實施例之近端記憶單元 11A與遠端記憶單元11B之平面圖。如圖n所示，遠端記憶 單元11B在行方向Y上的長度Yb比近端記憶單元丨丨A在行方 向Y上的長度更長了Yb-Ya。目而，在遠端記憶單元nB中 之配線WL、37a(或37b)、51、與53間之空間得較寬，以補 償長度差異。

據此，連接調整區域5 〇得在調整配線WL、3 7a (或 37b): 51與53在記憶單元中之由記憶單元尺寸所決定的 位置後用以連接配線且位於由選擇電路丨2之尺寸（間距）所 決定f位ί。藉由使用連接調整區域50，可分離地設計出 近端記憶單元1 1 A、遠端記憶單元丨i Β、與選擇電路丨2之内 部構造，以具有最佳配線位置。連接調整區域5〇得分離於 選擇電路12且設置成與其相鄰，或者得包括於選擇電路12 之功能中。 圖1 2 (a)與1 2 ( b)顯示得發生在依據實施例之半導體記 憶裝置的位元線分割之平面圖。圖12(a)顯示連接至一位 元線的2 η個圮憶單元之構造。圖工2 ( b )顯示連接至一位元 線的η個記憶單元之構造。圖12(a)與12(1))得為具有相同 記憶容量之半導體記憶裝置。

、圖1 2 ( a )所示的半導體記憶裝置得具有一位址部墊區 域35、一選擇電路區域31、一記憶單元陣列區域3〇、一讀 出電路區域33、以及一輸入/輸出部墊區域36。 、相較於圖12(a)之半導體記憶裝置，圖12(b)所示的半 導體兄憶裝置得具有用以改良操作速度之構造。具體言

574694 、發明說明（20) 之’圖1 2(b)之半導體記憶裝置得具有記憶單元陣列區域 (30A與30B)，其得藉由分割在圖12(a)之記憶單元陣列區 域3 0中的多數記憶單元成兩半而獲得。每一記憶單元陣列 區域（30A或30B)得分別相鄰於一選擇電路區域（31人或 31B) ’其得藉由分割圖12(3)之選擇電路區域31成兩半而 獲得。每一記憶單元陣列區域（3 0A或3 0B)亦得分別相鄰於 一讀出電路區域（33A或33B)，其得具有基本上相同於圖 12(a)之讀出電路區域33的構造。 因此圖1 2 (b )所示的半導體記憶裝置所要求的讀出電 路13之數目必須配合藉由用以獲得記憶單元陣列區域（3〇a 與30B)之分割所添加的位元線之數目。額外的讀出電路區 域（30A或30B)得增加晶片尺寸。舉例而言，倘若讀出電路 區域33 A(或3 3B)在列方向X上的長度與其在行方向γ上的長 度分別設定成37 30 //1!1與113 ，則讀出電路區域33A與 33B之整個面積得為3730 X ι13 x 2 。 卞κ鉍例中並非改良所有在記憶單元陣列區域3 〇中的 ό己憶早元之電流驅動性能之理由搭白姓· ⑴：若所有記憶單元之良電流驅動性能而 增加’則整個記憶單元陣列區域得擴大且晶片尺寸得增 加0 (2)待命電流得升高且電流消耗得增加。 一 2 )⑽因^ :買出電路之操作時序得對遠端記憶單元與近 = 近端記憶單元必須具體設計成使得 °貝 ’、u之操作時序得延遲且記憶單元關於週邊

574694 五、發明說明（21) 控制電路的位置依存性得不被最佳化。 茲參照圖1 3，顯示依據實施例之記憶單元陣列之構造 之區塊示意圖。 在圖1 3之構造例子中，對於記憶單元陣列區域3 0中之 每一位元線而言，每一位元線得連接有1 024個記憶單元。 記憶單元陣列區域3 0得分割成一遠端記憶單元陣列區域 3〇a，具有34 2 (約為1/3)個連接至一字元線的記憶單元與 一近端記憶單元陣列區域30b，具有682 (約為2/3)個連接 至一字元線的記憶單元。近端記憶單元陣列區域3 〇 b得僅 包括依據關於製程的最小尺寸所設計的記憶單元。遠端記 憶單元陣列區域3 0 b得包括在近端記憶單元陣列區域3 0 b中 具有增加驅動強度的記憶單元。近端記憶單元陣列區域 3〇b得比遠端記憶單元陣列區域3 〇a更靠近讀出電路區域 33 〇 藉由提供近端記憶單元陣列區域3〇b與遠端記憶單元 陣列區域’得較早提供讀出電路丨3之操作時序T。 半導體e己憶裝置之操作速度得藉由增加在遠端記憶陣 列區域30a中之SRAM記憶單元ιι(圖2)之N型IGFET(41a、 41b、、4 3a、與43b)之閘極寬度而改良。在此情況中，如前 所述’遠端記憶單元11B在列方向X上的長度“（圖6)得等 =近端記，單元11A在列方W上的長度以（圖4)。然而， 退，a己憶單tlIIB在行方向γ上的長度几（圖6)得比近端記 憶單=11A>在行方向γ上的長度以（圖4)更長。 热將。f ’藉由依據實施例包括遠端記憶單元而增加尺

第26頁 574694 五、發明說明（22) --- 寸以及藉由如習知的方式分割位元線成兩半而增加尺寸。 倘若長度（113 //m)藉由提供圖12(b)之額外的讀出電路區 域3 3A (或33B)於行方向γ上而等分割成342(圖13之半導體 記憶裝置中在行方向上之遠端記憶單元丨丨B之數目），則每 記憶單兀之長度約為〇 · 3 3 # m。據此倘若遠端記憶單元母 11 B之增加寬度大於〇 · 33 # ^，則在圖1 3之半導體記憶 裝置中的面積增加量得大於當採用習知的位元線分割方f 時之面積增加量。因而，期望在圖1 3所示的結構例子中二 圖6之每遠端記憶單元11β在行方向上的長度Yb之最大增加 為〇·33 //ni或更少。 ，1 4顯示相較於習知的方式，當選擇具有增加驅動強 度的遠端記憶單元時位元線之信號波形。圖1 4顯示在習知 的^式中使用依據最小製程能力所設計的記憶單元，當選 擇遠端$憶單元或選擇近端記憶單元時之位元線電壓（虛、 線）°實線係當選擇依據實施例之遠端記憶單元丨1β時之"位 兀線電壓，其中相較於近端記憶單元11A，在行方向γ上的 增加寬度為0 · 3 3 // m。此得藉由使圖2所示的N型 IGFET(41a、41b、43a、與 43b)之閘極寬度增加 0.33 而完成。 口 ☆如圖14所示，當遠端記憶單元丨1β之尺寸增加至最大 可^ §午值以維持相同於位元線分割成二（圖12(b))之方式 的曰曰片尺寸時’資料從遠端記憶單元11B來的資料傳送時 間減少了時間Tw。時序T w大於在習知的方式中遠端記憶單 兀存取與近端記憶單元存取間之時序差異。因此，可^相

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車父於習知的方式，當遠 口口 許遠端記憶單元丨丨β所用5.思單元11B之尺寸係設計成允 11A所用的存取時間 Of取時間匹配於近端記憶單元 得減少，相較於習知的吃曰曰片„面積在依據實施例之方式中 之增加得少於〇.33 。隐早元11在遠端記憶單元11B中 圖1 4顯示相較於習左 體記憶裝置操作速度位元線分割之方式，半導 之降低的存取時間（在石= '机驅動性能以提供少於時間Tw 到30 mV之最大降低日士 加晶片尺寸下位元線電位差達 存取時間得基本上匹U，使得遠端記憶單元1 1B所用的 成。相較於習知的方式：記憶單元11A之存取時間而完 低晶片尺寸之掸加/方式得改良整體存取時間且降 電流驅動增加的記憶單元。以此 依據所期望的結果，記憶裝置得 記憶單元區域得包括 方式，操作時序得改良。 依據下列情況而建構： 該多=(乂 )中之記:一單「元陣列區域3 〇得分割成多重區域。 區域33之、f域得包括具有依據相對於讀出電鞋 〇〇 "而決定的驅動強度之記憶單元。以此方式，

得朝‘=改良每一區域中之記憶單元之電流驅動二 月/ )·在特定的讀出電路1 3之遠端上的記情、簟开 陣列區域30之電流驅動性能得 且讀出電 域; 作時序τ得依據最糟情況記憶單元而設定。 域33之私 情況（3):每一記憶單元11之性能得改良，使得無論

574694 五、發明說明（24) 選擇記憶單元1 1之位置如何，位元線對之電位差得於所期 望的操作時序T達到△V。 s己憶裝置得採用不同於前述情況（1 )至（3 )的組態。 在前述情況（1)至（3)中，選擇電路12得設計成具有基 本上匹配於連接至其上的記憶單元丨丨（在相同列上）之間距 與尺寸。 圖1 5 (a )至1 5 ( c )顯示記憶單元陣列區域之示意圖，其 中記憶單元性能依據實施例來控制。圖丨5 (a)顯示依據實 &例之前述情況（1 )的例子之示意圖。圖1 5 ( b)顯示依據實 施例之前述情況（2 )的例子之示意圖。圖1 5 ( c )顯示依據實 施例之前述情況（3 )的例子之示意圖。 茲參照圖1 5 (a )，記憶單元陣列區域（3 至3 03 )得連接 至一讀出電路區域3 3。記憶單元陣列區域（3 至3 03 )得配 置成使得記憶單元陣列區域3 得最靠近讀出電路區域3 3 之近端。記憶單元陣列區域3 〇3得最靠近讀出電路區域3 3 之遠端。記憶單元陣列區域3 02得位於記憶單元陣列區域 (3(^與3 〇3)間。選擇電路區域（3 h至313)得分別連接至記憶 單元陣列區域（3 至3 〇3)。對於每一記憶單元陣列區域 (3心至3 〇3)而言，記憶單元陣列區域3 〇ι得具有較弱驅動強 度的記憶單元，記憶單元陣列區域3 〇3得具有較強驅動強 度的記憶單元，且記憶單元陣列區域3 〇2得具有中間驅動 強度的記憶單元。 兹參照圖1 5 (b )，記憶單元陣列區域（3 04與3 05 )得連接 至一讀出電路區域33。記憶單元陣列區域（3 04與3〇5)得配

第29頁 574694 五、發明說明（25) 置成使得記憶單元陣列區域3〇4得最靠近讀出電路區域3 3 之近端。記憶單元陣列區域3 〇5得最靠近讀出電路區域3 3 之遠端。選擇電路區域（3 I4與3 I5)得分別連接至記°憶單元 陣列區域（3 〇4與3 〇5 )。對於每一記憶單元陣列區域（3 I與 3 〇5)而言’記憶單元陣列區域3 Ο*得具有較弱驅動強度的記 憶單元且記憶單元陣列區域3 〇5得具有較強驅動強度二記° 憶单元。 ^ 茲參照圖1 5 ( c )，記憶單元陣列區域3 〇6得連接至一讀 出電路區域3 3。記憶單元陣列區域3 〇6得具有驅動強度依 據讀出電路區域3 3之遠近而調整的記憶單元，使得無論選 擇記憶單元之位置如何，位元線對之電位差得於所期的 操作時序T達到Δν。選擇電路區域31β得連接至記憶/單元 陣列區域3 06。選擇電路區域3 %得包括具有調整的間距之 選擇電路，以基本上匹配於連接至其上的記憶單元（ 同列上）之間距。 茲參照圖1 6，顯示依據實施例當從如圖丨5 ( a)所示的 2憶單元陣列區域選擇記憶單元時位元線之信號波形。如 圖16所示，無論選擇記憶單元位於記憶單元陣列區域 〇 ’ to 3〇3)中何處，位元線對之電位差得於 的時間達到△V。 4工相| j 當設計半導體記憶裝置時，得藉由考慮所採 記憶單元構造、電路特徵、產品規格、肖諸如L 者而選擇前述情況⑴至（3)之最佳者。 ^ 鉍將說明本發明之另一實施例。類似於先前實施例， 574694 五、發明說明（26) 此實施例得為圖1中之SRAM，使用圖2中之記憶單元。當選 擇遠離選擇電路12的遠端記憶單元1 1B時，此實施例得$降、 低遠端記憶單元與近端記憶單元間之由字元線WL之寄生電 阻值及/或電容值所造成的傳送時間差異。 〜 一 兹參照圖〗7，其為半導體記憶裝置之區塊示意圖，顯 示用以選擇關於選擇電路區域31之近端記憶單元U A與遠… 端記憶單元1 1B的電流路徑。電流路徑b得為當選擇近端記 ，單元11A時之電流路徑。電流路徑c得為當選擇遠端記憶 單7C11B時之電流路徑。選擇電路區域31得包括複數之選、 擇電路12且頃出電路區域33得包括複數之讀出電路丨3，以 基本上相同於圖3 0之方式配置。因此，m個記憶單元得在 列方向上連接至一選擇電路12且11個記憶單元得在行方向 &上連接至-讀出電路13。圖17顯示字元線孔之寄生電阻值

在=1 7 ^貫施例中，在一群連接至相同字元線wl的記 返離選擇電路區域31的遠端記憶單元11B之電 電〔酿问於罪近選擇電路區域31的近端記憶單元11A之 圮：.:二此方式，無論選擇近端記憶單元11A或遠端 血^ i /於類似的時序提供所期望的位元線對（BL :之！出速度差異。為了改良遠端記憶單元 N型IGFE^S 得增加圖2之\型IGFET(41a與❻）與 γ a ^ )之閘極寬度。為了維持資料整全性， 侍維持電流驅動比例。 了只丨丁 I王r王 第31頁 574694 五、發明說明（27) 兹參照圖1 8，其為圖1 7之遠端記憶單元1 1 B之光罩圖 案衫像之平面圖。圖1 8之光罩圖案得對應至如圖2所示的 記憶單元之電路圖。圖1 8得包括類似於圖4與6的構件。此 等構件得藉由相同參考符號標示。 N 型 IGFET(41a 與41b)與N 型 IGFET(43a 與 43b)之閘極寬 度（WCa 與WCc)和N 型IGFET(41a 與41b)與N 型IGFET(43a 與 4 3 b)之閘極寬度間（近端記憶單元）得具有下列關係。 WCa = WAa + AWCa (6) WCc = WAc + AWCc (7)

如式子（6)與（7)所示，用於圖18之遠端記憶單元i IB 的N型IGFET(41a與41b)與N型IGFET(43a與43b)之閘極寬度 (W C a與W C c)付分別比用於圖4之近端記憶單元11 a之對應的 閘極寬度更大了 AWCa與AWCc 。 不像圖6之遠端記憶單元11B，遠端記憶單元11β得藉 由使N型IGFET(41a與41b)之通道區域上方的閘極電極連接 至字元線WL且使N型IGFET(43a與43b)之通道區域上方的閘 極多晶石夕配線（3 7a與37b)傾斜（不垂直於擴散區域）而獲得 大於圖4之近端§己憶單元的閘極寬度，同時維持製程設計

規則。據此，遠端記憶單元1丨8在行方向γ上的長度。得不 比近端記憶單元11 A更長。 &

Yc = Ya (8) 圖1 7與1 8之依據實施例的遠端記憶單元丨丨b之形成得 藉由修改圖4所示的近端記憶單元丨丨A之光罩圖案，以使在 行方向Y上的長度固定同時使N型IGFET(41a與41b)與N型

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與:3ί;之間極寬度増加在圖18之遠端記憶 二兀、 i GFET(41a 與411))與/'N 型 IGFET(43a 與 43b)" 得包括以基本上相同角度傾斜的閘極電極。 圖19(a)與M(b)係光罩圖案影像之平面圖， 實施例之IGFET之閘極寬度之增加方法。 依據 ，圖6之實施例中，多晶石夕配線37a(或37b)之閘極寬 度得错由使擴散區域更寬而增加。在如圖19(3)與19<^)所 不的此實施例中’閘極寬度w得藉由使多晶矽配線3?a(或 37b)傾斜角度θ (下文稱為傾斜角θ )而增加。為了維持製 程最小设計規則，擴散層（4 4a與4 7a )得增長△ X。 當增加傾斜角Θ時’擴散層（44a與47a)得增加Δχ， 以維持適當之閘極至鄰近閘極的距 計規則（設計參考最小值）。圖18所示的在;;方K上最之J長又 度Xc與圖4所不的在列方向上之長度Xa得滿足下列關係 式。

Xc = Xa + 2 ΔΧ (9) $若在行方向γ上的長度¥(：增加以改良遠離選擇電路 1 2之遠端記憶單元丨丨Β之電流驅動性能，則因為關於選擇 電路12之遠端記憶單元1 1Β與近端記憶單元11Α間的尺寸差 異’圖8(b)所示的階梯差異!)2(間距不匹配）得產生於佈局 (光罩）中。圖1 7與1 8所示的實施例得避免由於階梯差異D2 所造成的問題。此等問題得包括由增加列方向X上的長度 X c所造成的相鄰的記憶單元11間之交叉不匹配。 倘若記憶單元11在列方向X上的長度以對於選擇電路

第33頁 574694 五、發明說明（29) 1 2之遠端與近端變動，則階梯差異D 2得形成於使用最小製 程设计規則所製造的記憶單元1 1與以相同於最小尺寸的記 憶單元1 1之間距配置的讀出電路丨3之間。因而，在選擇電 路區域31之遠端上的讀出電路丨3之尺寸與間距亦得依據圖 1 8所示的遠端記憶單元1 1 B而改變。以此方式，可消除記 憶單兀之行與讀出電路13間由遠端記憶單元iiB在列方向X 上的長度Xc增加得比近端記憶單元丨丨a在列方向X上的長度 X a更長所造成的階梯差異（間距差異）。 /欲參照圖2 0 ’顯示依據實施例之半導體記憶裝置的光 罩影像之平面圖。圖20之半導體記憶裝置得對應於圖丨7之 包括有圖18之遠端記憶單元丨丨B構造的半導體記憶裝置。 圖2 0之半導體記憶裝置得包括一記憶單元陣列區域⑽、一 選擇電路區域31、與一讀出電路區域33，類似於圖3。然 而 在ΐ 2_〇中之近端記憶單元得代表靠近選擇電路區域3 1 ，，隐單το且在圖20中之遠端記憶單元得代表遠離選擇電 路區域3 1的記憶單元。 =2 1顯tf依據貫施例之在圖2 〇中放大的圓圈區域f之 ί 1;Α :車面一圖：顯*當靠近選擇電 杏施例在ϋ?ίΓφ讀出電路13時之配線位置。圖22顯示依據 二- a 土雜 之放大的圓圈區域G之詳細平面圖。圖22 遠端記憶單元11 B連接至一讀 顯不當遠離選擇電路12的二a Τ Μ _ 出電路1 3時之配線位置。 如圖21與22所示，圖μ F^雄 圓21之近、記憶單元11Α在行方向Υ 上的長度Yc得等於遠端記愔留—υ η上 疋挪义隐早tlIIB在行方向上的長度

第34頁 574694 五、發明說明（30)

Yb。然而，圖22之遠端記憶單元11B在列方向X上的長度^ 得大於近端記憶單元1 1 A在列方向上的長度Xa。 在遠離與靠近選擇電路區域31之讀出電路13中之配線 得設置成確保能最佳連接於位於關聯的遠端與近端記憶單 兀（11A與11B)中的位元線（儿與/以）。因為讀出電路“之 配線之尺寸與位置得對於選擇電路丨2之遠端與近端變化， 所以連接調整區域60得設於記憶單元（11A或11B)盥 路13間。 ”視山电 藉由依據讀出電路1 3尺寸而提供位置調整至位元線 (BL與/BL)，連接調整區域6〇得提供位元線（儿與/^)盥配 線在讀出電路13間之連接。藉由使用連接調整區域6〇;、可 分離地設計近端記憶單元11A、遠端記憶單元UB、與讀出 電路1 3之内部構造，以具有最佳配線位置。連接調整區域 60得分離於讀出電路13且設置於與其相鄰 在讀出電路13中。 u # 遠端記憶單元11Β(選擇電路區域31之遠端）之電流驅 動11月b得i曰強’使得當選擇遠端記憶單元^ ^ B時得獲得讀 出電路13之適當操作所必需的位元線對（虬與几。間之電 位差。因而’得縮短讀出電路13之資料傳送時間。以此方 式可降低由選擇吕己憶單元j j與選擇電路i 2間之距離差異 所造成的資料傳送時間差異。 性能控制區域之可瞭解的組態得包括下列例 产护：：L: ΐ Γ及/或使時序符合所期望的規格及/或記 憶裝置之改良的操作。冑例而言，圖23(a)顯示包括記憶

574694 五、發明說明（31) 早兀陣列區域（3 Ο?至3 〇9)之記憶裝置，包括驅動強度依據 記憶單元陣列區域（30?至3〇9)與選擇電路區域31間之距離 而J曰加的§己憶單元。在圖2 3 ( a )中，每一記憶單元陣列區 域（3 0?至3 〇9 )得分別連接至一讀出電路區域（3 &至3 & )。 γ己隐單元陣列區域（3 ο?至3 〇9)之電流驅動性能得朝向選擇 電路區域31之遠端改良。記憶單元陣列區域3〇9得包括驅 動強度比纪憶單元陣列區域3 〇8更強的記憶單元。記憶單 疋陣列區域3 〇8得包括驅動強度比記憶單元陣列區域3 〇7更 強的記憶單元。記憶單元之電流驅動得改良成因字元線電 阻值所造成的補償延遲時間差異。依據圖23(&)之實施 例，無論由選擇信號所選擇的記憶單元丨丨之位置如何，從 記憶單元陣列區域（3〇7至3〇9)輸出資料至各讀出電路區域 (3 3?至3 3g)之時序得基本上相同。在圖23(a)中，在讀出電 路區域（33?至33g)中之讀出電路13得依據連接至其上的記 憶單元11之行的間距而設計。 圖2 3 (b )顯示包括記憶單元陣列區域（3 ο?至3 〇9 )的半導 體記憶裝置，包括驅動強度依據記憶單元陣列區域（3〇7至 3 〇9)與選擇電路區域3 1間之距離而増加的記憶單元。每一 記憶單元陣列區域（3〇7至3〇9)得分別連接至二讀出電路區 域（33?至33g)。在圖23(b)中得包括有一輸入/輸出電路 64。輸入/輸出電路64得從讀出電路區域（337至Μ。接收 資料。每一讀出電路區域（33?至3 39 )對於輸入/輸出電路64 之距離得不同。因此，從每一讀出電路區域（33?至⑸。來 的資料之資料傳送延遲得因不同的配線路徑長度而不同。

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實施例中，圯憶單元之電流驅動得改良成補 饧因項出電路區域（33?至3 39 )與輸入/輸出電路64間之字元 線電阻值與配線電阻值所造成的延遲時間差異。以此方 式，無論由選擇信號所選擇的記憶單元"之位置及/或提 供資料的讀出電路13之位置如何，提供至輸入/輸出電路 的資料之最後時序得基本上相同。亦且，在圖23(1))之 貫施例中，在讀出電路區域（33?至3D中之讀出電路13得 依據將連接至其上的記憶單元丨丨之行之間距而設計。

圖2 4係依據實施例由超大型積體電路所組成的半導體 記憶裝置之平面圖。圖2 4之半導體記憶裝置包括記憶單元 陣列區域（30n至3013)，其中在記憶單元陣列區域（3〇12與 30^)中之記憶單元11的電流驅動得藉由增加記憶單元u'在 行方向Y上的尺寸而增加。在圖2 4中，相較於記憶單元工i 之電流驅動藉由增加記憶單元丨丨在行方向上的尺寸而增加 之情況（舉例而言，圖2 5 )，在最糟情況中，從記憶單元陣 列區域（30n至3013)至輸入/輸出電路64之資料承載配線的 長度得縮短。然而，在圖24之例子中，為了有效率地使用 晶片面積，週邊電路（66與67)之配置使得交互連接有問 題。 "

圖2 5係依據實施例由超大型積體電路所組成的半導體 記憶裝置之平面圖。圖24之半導體記憶裝置包括記憶單元 陣列區域（30u至30!6)，其中在記憶單元陣列區域（3〇15與 3〇ie)中之記憶單元11的電流驅動得藉由增加記憶單元丨丨在 列方向X上的尺寸而增加。在圖2 5之實施例中，在最糟情

第37頁 574694 五、發明說明（33) 況中，從記憶單元陣列區域（3〇14至3〇16)至輸入/輸出電路 64之資料承載配線的長度得比圖24之實施例更長。然而， 週邊電路區域之得配置成使得交互連接因記憶單元陣列區 域（3 Ou至3 θα)在行方向γ上具有基本上相同尺寸而更有效 率。

當設有複數之記憶單元陣列區域（3〇ιι至3〇13或3〇“至 3 〇le)時，如圖2 4與2 5所示，從記憶單元陣列區域（3 〇ιι至 30i3或3 0u至3〇le)至輸入/輸出電路64的各配線距離得變 化“電阻值與電谷值依據配線長度之變動得對於輸入/輸 ^電路64產生資料信號傳送時間差異。然而，藉由在記憶 早疋陣列區域（3(^與3 0。以及3〇15與3〇16)中之遠離輸入/輸 出電路64處採用如圖6及/或is所示的遠端記憶單元11B， 在冗憶單元陣列區域（3〇12與3〇i3以及3〇i5與3〇i6)中的記憶單 =1之電流驅動性能得改良。以此方式，得依據對於具有 ^擇的記憶單元之記憶單元陣列區域（30u至3013或3014至 傳16^ ^距離提供補償予對於輸入/輸出電路6 4之資料信號 送日τ間差異。選擇電路區域31得包括依據在連接至盆 读屮^的記憶單元之間距而設計的選擇電路1 2。同樣地， 二-電路區域3 3得包括依據在連接至其上之行上的記憶 早7^之間距而設計的讀出電路1 3。 面圖兹參照圖2 6，顯示依據實施例之半導體記憶裝置之平 元。圖26之實施例得同時補償如先前實施例所述的因位 凡、’、$阻值與字元線電阻值所造成的資料信號傳送延遲。

第38頁 1 買出電路13與選擇電路12之尺寸與間距得為圖9與1〇 574694 五、發明說明（34) 所示的貫施例之配線配置以及圖2 1與2 2所示的實施例之配 線配置構造之組合。 圖2 7顯示如何分割圖2 6之記憶單元陣列區域3 0、選擇 電路區域31、與讀出電路區域3 3之平面圖。 圖2 6所示的半導體記憶裝置得包括一記憶單元陣列區 域3 0，分割成如圖2 7所示的記憶單元陣列區域（3 〇 A至 30D)。選擇電路區域31得分割成選擇電路區域（31與 312)。讀出電路區域33得分割成讀出電路區域（33i與 3 32 )。記憶單元陣列區域30A得具有構造如圖4所示的一近 端記憶單元1 1A。記憶單元陣列區域3〇b得具有構造如圖6 所示的一遠端記憶單元1 1B。記憶單元陣列區域3 〇 C得具有 構造如圖1 8所示的一遠端記憶單元丨丨b。記憶單元陣列區 域30D得具有一記憶單元1丨，該記憶單元丨丨係設計成在行 方向Y上的長度基本上匹配於設在記憶單元陣列區域3 〇 B中 之遠端記憶單元1 1B之長度Yb且在列方向X上的長度基本上 匹配於設在記憶單元陣列區域3〇C中之遠端記憶單元丨丨b之 長度Xc。以此方式，在記憶單元陣列區域3〇D中之記憶單 元11之驅動強度得增加。 在圖2 6與2 7之實施例中，對於所有記憶單元陣列區域 而έ ’取決於選擇的記憶單元丨丨之位置的傳送延遲時間得 降低。藉著前述組態的記憶單元陣列區域（3〇Α至3〇1))，選 ，電路區域（31!與3 Id得包括依據在連接至其上之列上的 :己憶單το之間距而設計的選擇電路丨2。同樣地，讀出電路 區域（3與33d得包括依據在連接至其上之行上的記憶單

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元之間距而設計的讀出電路1 3。 依據前述實施例，考慮電路特徵，得降低遠端 =信號傳送延遲差異。以此方<，整體速度得較習= 式更加改良同時降低晶片面積與製造成本之增加。、 而言，依據圖3的實施例之讀出電路區域33得佔據整個曰4 片之大約4%。然而，倘若在習知的方式中位元線分割為曰曰二 以改良速度，則讀出電路區域33得佔據晶片尺寸之大約— 8%。此係晶片尺寸之增加約為4%。在電流技術中，倘若使 用直徑為1 5 · 2 4 cm的晶圓，則得製造大約丨4 〇 〇個晶片。因 此，得多製造出大約50個晶片。因此，在改良操作速度與 降低製造成本上皆獲得所期望的效果。 在實施例中，遠端記憶單元丨丨B之電流驅動性能得藉 由增加每一遠端記憶單元UB之N型IGFET(41a、41b、 4 3 a、與4 3 b)之閘極寬度而增強。否則，得藉由另一種構 造而獲得類似的效果。每一遠端記憶單元丨丨B 型 ^以1'(418、411)、438、與4313)之閘極長度得設定成短於 每一近端記憶單元11 A之N型IGFET(41a、41b、43a、與 4 3b)之閘極長度。藉此，得獲得類似的效果。 另外，在遠端記憶單元11中之N型lGFET(41a、41b、 43a、與43b)之通道區域中的雜質植入量得設定成不同於 在近端記憶單元11中之N型IGF ET (41a、41b、43a、與43b) 之通道區域中的雜質植入量。以此方式，在不改變遠端記 憶單元11之尺寸下得改變遠端記憶單元1 1之電流驅動性 能0

第40頁 574694 五、發明說明（36) /圖28顯不依據實施例之雜質植入量與閥值電壓 。在圖28中，橫軸顯示NSIGFET之通道區域中 ^ 乃且縱軸顯示依據植入量而改變的閥值電壓以：植入 IGFET電晶體導通時流動的雷、、六 田N坦 灿处及「一命士 的電流值I〇n。電流值Ion為高之 :‘t係南電&驅動性能狀態」且電流值Ion為低之狀能 電流驅動性能狀態」。在圖中，“寻代表用4: =早：之雜質！入量且B得代表用於近端記憶單元之； 二才入里。可知退端記憶單元得比近端記憶較 的閥值電壓vt與較高的電流值1〇11。 有軼低 ^圖表可明白隨著在通道區域中之硼植入量增加，閥 值電=得變高且電流值I〇n得變低，較適合近端記憶/ =圖亦顯示出隨著在通道區域中之 電壓Vt得變低且電流值Ion得變高，較適合遠端 《值 兀° 通道區域得摻雜磷作為雜f。在此情況中，倘 =，端記憶|元中之N型！ Gm之通道區域植人量設定成 在近ί記憶單元中之IGFET之通道區域植入量，在 达端》己It單元中之N型IGFET之閥值電壓vt得降低且電流值 Ion得升高。 、舉例而έ ，依據實施例之半導體記憶裝置得為SRAM。 ;ί 1 —本發明不限於此且本發明得應用至包括DRAM(動態 ，機存取記憶器）、快閃記憶器、_(唯讀記憶器）、 F:RAM(鐵電隨機存取記憶器）、MRAM(磁阻隨機存取記憶 器與諸如此類者之半導體記憶裝置。依據實施例，電

574694 五、發明說明（37) " 〜'〜- 路特徵得改良、晶片尺寸得降低、且操作電流得降低。以 此方式’依據實施例之半導體記憶裝置得比習知的記憶裝 置具有較低的成本與較高的性能。 & ^ 連接至記憶單元陣列的電路之位置與組態不限於前述 焉施例中所述者。舉例而言，除了如圖3、2〇、與2 6所示' ，、、且態之外’在半導體記憶裝置中得使用包括彼此相斜的 複數之選擇電路區域31，或複數之讀出電路區域33，以爽 住一記憶單元區域之組態。 Λ 圖29係依據實施例之半導體記憶裝置之平面圖。右 =中’選擇電路區域31配置於記憶單元區域30之相對側且 讀出電路區域33配置於記憶單元區域30之相對側。在此情 況中’得獲得類似於前述實施例之效果。 @ 相較於習知的方式，依據此實施例，遠端記憶單元與 近端記憶單元間之讀出速度差異得降低同時降低晶片尺^ 之增加。 — 寸 請瞭解前述實施例僅為例示且本發明不限於此蓉眘A Λτϊ 、寸耳施 例。具體的構造不限於所述的實施例。 因此，雖然此處已經詳細說明各種特別的實施例，# 本發明可在不偏離本發明之精神與範圍下受到各種改變: 替換、與修改。據此，本發明僅由申請專利範圍之記載所

574694 圖式簡單說明 圖1係依據實施例之半導體記憶裝置之平面圖。 圖2係依據實施例之記憶單元之電路示意圖。 圖3顯示依據實施例之半導體記憶裝置之光罩影像之 平面圖。 圖4係依據實施例之圖3之近端記憶單元之光罩圖案影 像平面圖。 圖5顯示當習知的記憶單元設在記憶單元陣列區域中 之遠端與近端記憶單元時，當電位差△ V設於位元線對上 時操作時序差異△ t之時序圖。

圖6係依據實施例之圖3之遠端記憶單元之光罩圖案影 像之平面圖。 圖7顯示當依據實施例之記憶單元設在記憶單元陣列 區域中之近端與遠端記憶單元時，當電位差△ V設於位元 線對上時操作時序之時序圖。 圖8 (a)係半導體記憶裝置之平面圖，顯示因記憶單元 在列方向上的尺寸不匹配所造成的階梯差異。 圖8 (b)係半導體記憶裝置之平面圖，顯示因記憶單元 在行方向上的尺寸不匹配所造成的階梯差異。

圖9顯示依據實施例之圖3中放大的圓圈區域P之詳細 平面圖。 圖1 0顯示依據實施例之圖3中放大的圓圈區域Q之詳細 平面圖。 圖11係用以比較依據實施例之近端記憶單元與遠端記 憶單元之平面圖。

第43頁 574694 圖式簡單說明 圖12(a)與1 2(b)顯示依據實施例發生於體記憶裝 置中之位元線分割之平面圖。 、 圖1 3顯不依據實施例之記憶單元陣列之造之區塊示 意圖。 圖1 4顯不相較於習知的方式，當選擇具曾加驅動強 度之遠端記憶單元時位元線之信號波形。 。圖1 5 (a )至1 5 ( c )顯示依據實施例控制憶單元性能之記 憶單元陣列區域之示意圖。 圖1 6顯示依據實施例當從如圖1 5(a)所示的記憶單元 陣列區域選擇記憶單元時位元線之信號波形。 圖1 7係依據實施例之半導體記憶裝置之區塊示意圖， 顯示用以選擇關於選擇電路區域之近端記憶單元與遠端記 憶單元之電流路徑。 圖1 8係圖1 7之遠端記憶單元丨丨b之光罩圖案影像之平 面圖。 圖1 9 (a)與1 9 ( b)係依據實施例之光罩圖案影像之平面 圖，顯示IGFET之閘極寬度之增加方法。 圖2 0顯示依據實施例之半導體記憶裝置之光罩影像之 平面圖。 圖2 1顯示依據實施例之圖2 〇中放大的圓圈區域f之平 面圖。 圖22顯示依據實施例之圖2〇中放大的圓圈區域g之平 面圖 。 圖2 3 (a)係依據實施例之包括記憶單元陣列區域的記

574694 圖式簡單說明 憶裝置，包括具有依據記憶單兀陣列區域與選擇電路區域 間之距離而增加驅動強度的記憶單元。 圖2 3 ( b )係依據實施例之包括記憶單元陣列區域的半 導體記憶裝置，包括具有依據記憶單元陣列區域與選擇電 路區域間之距離而增加驅動強度的記憶單元。 圖24係依據實施例由超大型積體電路所組成的半導體 記憶裝置之平面圖。 圖2 5係依據實施例由超大型積體電路所組成的半導體 記憶裝置之平面圖。 圖26係依據實施例之半導體記憶裝置之平面圖。 圖2 7顯示依據實施例如何分割圖2 6之記憶單元陣列區 域、選擇電路區域、與讀出電路區域之平面圖。 圖2 8顯示依據實施例之雜質植入量與閥值電壓間之關 聯。 圖2 9係依據實施例之半導體記憶裝置之平面圖。 圖3 0係習知的半導體記憶裝置之電路示意圖。 圖3 1係習知的記憶單元區塊之電路示意圖。 圖32 (a)係習知的記憶單元區塊之電路示意圖，顯示 電流路徑。 圖3 2 (b )顯不當選擇近端記憶單元時位元線之電位波 形之波形圖。 圖32(c)顯示當選擇遠端記憶單元時位元線之電位波 形之波形圖。 圖3 3 ( a )與3 3 ( b )顯示用以分割位元線之習知方式之電

574694 圖式簡單說明 路不意圖。 圖34係習知的半導體記憶裝置之電路示意圖。 【符號說明】 11 記憶單元 11A 近端記憶單元 11 B 遠端記憶單元 12 選擇電路 12A 近端選擇電路 12B 遠端選擇電路 13 讀出電路 3 0，3 Oj〜3 09， 3 On〜3 016 記憶單元陣列區域 30A〜30D， 30a， 30b 記憶單元陣列區域 31 選擇電路區域 3^ - 316, 31A, 31B 選擇電路區域 32 週邊電路區域 33， 3315 3 32， 3 37 〜3 39， 33A， 33B 讀出電路區域 35 位址部墊區域 36 輸入/輸出部墊區域 3 7a, 37b 閘極多晶石夕配線 40a, 40b 源極擴散區域 41a, 41b 選擇用M0S電晶體 42a, 42b 負載用M0S電晶體 43a, 43b 驅動用MOS電晶體

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圖式簡單說明 44a， 46a, 44b, 46b 源極擴散區域 45a， 45b 接觸插塞 47a， 47b, 49a, 49b 汲極擴散區域 50， 60 連接調整區域 61， 6 2 配線 64 輸出/輸入電路 66， 67 週邊電路區域 68 週邊電路 BL, /BL 位元線 b，c 電流路徑 Dl, D2 階梯差異 Nl， N 2 記憶節點 第47頁

Claims (1)

1. 574694 六、申請專利範圍 1 · 一種半導體記憶裝置，包含： 複數之子元線’配置於一列方向上； 複數之位元線，配置於一行方向上； 〜複數之記憶單疋，設置於該複數條位元線與該複數條 =元線之複數之父又處，每一記憶單元係連接至該複數條 字元線中之一條與該複數條位元線中之一條； 複數之選擇電路，耦合至該複數條字元線以選擇該複 數之記憶單元；以及 複數之讀出電路，連接至該複數條位元線以從該選擇 的複數之記憶單元讀出資料，其中 在連接至該複數條字元線中之相同一條的一群記憶單 元中’遠離該複數之選擇電路之複數之遠端記憶單元之電 流驅動性能係設定成高於靠近該複數之選擇電路之近端記 憶早元之電流驅動性能。 2 ·如申請專利範圍第1項之半導體記憶裝置，其中·· 每一遠端記憶單元包括複數之絕緣閘極場效電晶體 (IG F Ε Τ )’其閘極寬度比在該複數之近端記憶單元中之對 應的複數之IGFET更大。 〜 3·如申請專利範圍第1項之半導體記憶裝置，其中： 每一遠端記憶單元包括複數之絕緣閘極場效電晶體 (IG F Ε Τ )’其閘極長度比在該複數之近端記憶單元中之對 應的複數之I GFET更短。

   第48頁 574694 六、申請專利範圍 4·如申請專利範圍第1項之半導體記憶裝置，其中： 每一遠端記憶單元包括複數之絕緣閘極場效電晶體 UGFET)，其通道區域所植入的雜質之雜質濃度不同於在 該複數之近端記憶單元中之對應的複數之IGFET。 5·如申請專利範圍第4項之半導體記憶裝置，其中： 該雜質包括硼，且在該複數之遠端記憶單元中之該複 數之IGFET中之該雜質濃度比在該複數之近端記憶單元中 之對應的複數之IGFET更低。 6 ·如申請專利範圍第4項之半導體記憶裝置，其中： 該雜質包括磷，且在該複數之遠端記憶單元中之該複 數之IGFET之該雜質濃度比在該複數之近端記憶單元中/之 該對應的複數之IGFET更高。 7·如申請專利範圍第1項之半導體記憶裝置，更包括： 一記憶單元陣列區域，其中包括有該複數之記憶單 元；以及 & 一連接調整區域，設於該記憶單元陣列區域與該複 之選擇電路間，該連接調整區域係使在每一選擇ϋ中 複數條配線連接於在該記憶單元陣列區域中之複數條配之 線’在依據該複數之記憶單元之一間距而調整該複數$配

   574694 六、申請專利範圍 8. 一種半導體記憶裝置，包含·· 複數之字元線，配置於一列方向上； 複數之位元線，配置於一行方向上； 複數之記憶單元，設置於該複數條位元線與該複數條 =疋線之複數之交叉處，每一記憶單元係連接至該複數條 子元線中之一條與該複數條位元線中之一條； 複數之選擇電路，耦合至該複數條字元線以選擇該複 數之記憶單元；以及

   夕“ I ί電路，連接至該複數條位元線以從該選擇的複數 之冗憶單元讀出資料，其中 在$接至該複數條位元線中之相同一條的一群記憶單 2動= 讀出！路之複數之遠端記憶單元之電 之近浐^ 叹疋成兩於靠近該複數之讀出電路之該複數 之近编圮憶單元之電流驅動性能。 9·如申請專利範圍第8頊夕主道μ j & —^ 间禾0項之丰導體記憶裝置，其中： 母返纟而5己憶單元包括複數之絕绫門托丨曰钎雷曰舻 (IGFET)，其閘極寬度士之、邑緣閘極场效電日日體

   匕在该複數之近端記情單元中之3 應的複數之IGFET更大。 早兀 1〇· = ”第8項之半導體記憶襄置，其中： (I GFeI )，退二°己:集單：包括複數之絕緣閘極場效電晶體 ^長又比在該複數之近端記憶單元中之對

   574694 六、申請專利範圍 應的複數之IGFET更短。 11·如申請專利範圍第8項之半導體記憶裝置，其中： 每一遠端記憶單元包括複數之絕緣閘極場效電晶體 (IGF ET )，其通道區域所植入的雜質之雜質濃度不同於在 該複數之近端記憶單元中之對應的複數之〗gfet。 12. 如申請專利範圍第1 1項之半導體記憶裝置，其中： 該雜質包括硼，且在該複數之遠端記憶單元中之該複 數之IGFET中之該雜質濃度比在該複數之近端記憶單元中 之對應的複數之IGFET更低。 13. 如申請專利範圍第1 1項之半導體記憶裝置，其中： 該雜質包括填，且在該複數之遠端記憶單元中之該複 數之IG F E T之该雜質濃度比在該複數之近端記憶單元中之 該對應的複數之IGFET更高。 14·如申請專利範圍第8項之半導體記憶裝置，更包括： 一連接調整區域，設於該記憶單元陣列區域與該複數 之讀出電路間，該連接調整區域係使在每一讀出電路中之 複數條配線連接於在該記憶單元陣列區域中之複數條配 線’在依據該複數之記憶單元之一間距而調整該複數條配 線之位置之後。 '

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   15. 種半導體記憶裝置，包含： 資料 輪出電路，耦合以從複數之記愔 ―^ 1思早陣 列區域接收 近：ΐίΓΉ?!?區域包括相對於該輸出電路的 /近：隐早兀陣列區域與一遠端記憶單元陣列區域； 丄：憶單元陣列區域包括複數之近端記憶單元且 該遠細s己憶單元陣列區域包括複數之遠端記惊單元，其中 該複數之遠端記憶單元之電流驅動性能^設定成高於 該複數之近端記憶單元之電流驅動性能。 16·如申請專利範圍第1 5項之半導體記憶裝置，其中： 該複數之运立而§己憶早元中之每一個中在一位元線方向 上的一間距係大於該複數之近端記憶單元中之每一個中在 一位元線方向上的該間距。 17. 如申請專利範圍第1 5項之半導體記憶裝置，其中： 該複數之遠端記憶單元中之每一個中在一字元線方向 上的一間距係大於該複數之近端記憶單元中之每一個中在 一字元線方向上的該間距。 18. 如申請專利範圍第1 5項之半導體記憶裝置，其中： 該複數之遠端記憶單元中之每一個包括複數之絕緣閘 極場效電晶體（IGFΕΤ)，其閘極寬度比在該複數之近端記 憶單元中之每一個之對應的複數之I GFET更大。

   574694 六、申請專利範圍 19. 如申請專利範圍第1 5項之半導體記憶裝置，其中： 該半導體記憶裝置係一靜態隨機存取記憶器。 20. 如申請專利範圍第1 5項之半導體記憶裝置，其中： · 該複數之遠端記憶單元中之每一個包括複數之絕緣閘 極場效電晶體（IGFET)，其通道區域所植入的雜質之雜質 濃度不同於在該複數之近端記憶單元中之每一個之對應的 複數之IGFET。

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