JP2010192052A - 半導体装置 - Google Patents

Abstract

【課題】メモリブロックを含んだ半導体装置において、高速化を実現する。
【解決手段】例えば、メモリブロックＭＢ１内に複数のメモリアレイＡＲＹ［０］〜ＡＲＹ［３］が備わった構成において、ＡＲＹ［０］〜ＡＲＹ［３］のサイズＡ［０］〜Ａ［３］が段階的に異なるように形成される。具体的には、ＭＢ１への内部制御信号（例えばクロック信号ＣＬＫ）の入力パッドＰＤ＿ＣＬＫや、ＭＢ１からのデータ信号の出力パッドＰＤ＿ＤＯからの距離が、ＡＲＹ［０］＜ＡＲＹ［１］＜ＡＲＹ［２］＜ＡＲＹ［３］の場合、例えば、Ａ［０］＞Ａ［１］＞Ａ［２］＞Ａ［３］となるように形成される。これによって、このパッドからの距離の違いに伴う伝送遅延時間の差分を各メモリアレイの動作遅延時間の差分で相殺することができ、ＭＢ１全体として高速化が図れる。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、高速なメモリブロックを含んだ半導体装置に適用して有効な技術に関する。

例えば、非特許文献１には、データ線とワード線をそれぞれ複数のサブアレイに多分割したＤＲＡＭメモリアレイの構成が示されている。通常、ＤＲＡＭに関わらず、比較的大容量を備えた各種メモリアレイは、高速化等の観点から、このように多分割された複数のサブアレイで構成される。また、通常、各サブアレイに含まれるワード線数は、同数となっており、同様に、データ線数も同数となっている。

伊藤清男著、"超ＬＳＩメモリ"、培風館、１９９４年１１月、ｐ．１２９−１４１

例えば、半導体メモリを設計する上での特に重要な要素として、高速化や小面積化が挙げられる。前述したような多分割の技術を用いると、ある程度の高速化は実現できるが、動作周波数が数百ＭＨｚや、更にはＧＨｚのオーダーになると、信号の入力元端子あるいは出力先端子との距離に応じて遅延時間が異なるという、所謂、遠近差の問題が更に無視できないものとなってくる。

図１５は、本発明の前提として検討した従来技術の半導体装置において、そのメモリブロックの構成例を示す模式図である。図１５のメモリブロックＭＢ＿Ｃは、例えば、一方向に順次配列された４個のメモリアレイＡＲＹ［０ｃ］〜ＡＲＹ［３ｃ］によって構成される。ここで、各メモリアレイは、例えば、２５６本のワード線ＷＬを含み、ＡＲＹ［０ｃ］側に信号入力端子（例えばクロック入力パッドＰＤ＿ＣＬＫ）と信号出力端子（例えばデータ出力パッドＰＤ＿ＤＯ）があった場合を想定する。ＡＲＹ［０ｃ］〜ＡＲＹ［３ｃ］は、それぞれ、ＰＤ＿ＣＬＫから配線を介して伝送されたクロック信号を受けて読み出し動作等を行い、その読み出したデータ信号を配線を介してＰＤ＿ＤＯに向けて伝送する。この場合、この配線に伴う伝送遅延時間は、ＡＲＹ［０ｃ］に比べてＡＲＹ［３ｃ］の方が非常に大きくなる。したがって、このＡＲＹ［３ｃ］へのアクセス性能に起因して、ＭＢ＿Ｃの高速化が阻害されることになる。

このような遠近差の問題を解決するため、例えば、信号入力端子や信号出力端子の配置を見直すことも考えられる。一例として、ＡＲＹ［０ｃ］側にＰＤ＿ＣＬＫを配置し、ＡＲＹ［３ｃ］側にＰＤ＿ＤＯを配置すれば、伝送遅延時間が平均化され、全体として高速化を図ることが可能となる。しかしながら、信号入力端子や信号出力端子の種類が多岐にわたるような場合には、それらが各自平均化するようにレイアウトすることは実際上容易ではない。また、例えばＳｏＣ（System On a Chip）等に組み込まれたメモリブロックのような場合には、信号入力端子や信号出力端子の配置が他の回路ブロックとの関係で制限される場合もある。

本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、メモリブロックを含んだ半導体装置において、高速化を図ることにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

本実施の形態による半導体装置は、メモリブロックを含む一つの半導体チップによって構成され、このメモリブロックが、多分割して配置された複数のメモリアレイを含み、この複数のメモリアレイの面積がそれぞれ異なるものとなっている。具体的には、このメモリブロックは、メモリブロック外部からのアクセス命令を受けて、これに応じた内部制御信号を出力するインタフェース部と、この内部制御信号を各メモリアレイに伝送する内部配線を備え、この内部配線において、インタフェース部との距離が遠いメモリアレイが、近いメモリアレイよりも小面積となっている。このような構成を用いると、内部配線による伝送遅延時間の差分を、各メモリアレイの動作遅延時間の差分で相殺することができ、メモリブロック全体として高速化を図ることが可能となる。

本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、メモリブロックを含んだ半導体装置の高速化が実現可能になる。

本発明の実施の形態１による半導体装置において、その構成の一例を示す模式図である。 図１の半導体装置において、その効果の一例を示す説明図である。 図１の半導体装置において、その詳細な構成例を示す模式図である。 図３のメモリブロックの詳細な配置構成例を示すブロック図である。 図４のメモリブロックにおいて、外部からのメモリアクセス動作の概要を示す説明図である。 図４のメモリブロックにおいて、そのメモリセルの詳細な構成例を示す回路図である。 図４のメモリブロックにおいて、そのセレクタ部の詳細な構成例を示す回路図である。 図４のメモリブロックにおいて、そのリード・ライト部の詳細な構成例を示す回路図である。 図４のメモリブロックにおいて、そのインタフェース部の一部の詳細な構成例を示す回路図である。 図４のメモリブロックにおいて、そのインタフェース部に含まれるアドレスプリデコーダ回路の詳細な構成例を示す回路図である。 図１０のアドレスプリデコーダ回路において、その動作を説明するための補足図である。 図４のメモリブロックにおいて、そのアレイ制御部の詳細な構成例を示す回路図である。 本発明の実施の形態２による半導体装置において、それに含まれるメモリブロックの主要部の構成例を示す概略図である。 本発明の実施の形態３による半導体装置において、それに含まれるメモリブロックの構成例を示す模式図である。 本発明の前提として検討した従来技術の半導体装置において、そのメモリブロックの構成例を示す模式図である。 図１の構成例を応用した半導体装置の構成例を示すブロック図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１による半導体装置において、その構成の一例を示す模式図である。本実施の形態１による半導体装置は、一つの半導体チップ上に公知のＣＭＯＳプロセス技術等を用いて形成され、メモリブロックや、それに加えてメモリブロックに対してアクセスを行うロジックブロック（例えばＭＰＵ（Micro Processing Unit））等を含んで構成される。図１は、このような半導体装置に含まれるメモリブロックＭＢ１のレイアウト構成例を示している。

ＭＢ１は、一方向に向けて順次配置された複数（ここでは４個）のメモリアレイＡＲＹ［０］〜ＡＲＹ［３］を備えている。また、ＭＢ１では、ＡＲＹ［３］側でなくＡＲＹ［０］側に近接するように、制御信号の外部入力端子となる例えばクロック入力パッドＰＤ＿ＣＬＫや、データ信号の外部出力端子となるデータ出力パッドＰＤ＿ＤＯが配置されている。すなわち、ＰＤ＿ＣＬＫやＰＤ＿ＤＯと各メモリアレイとの距離は、ＡＲＹ［０］＜ＡＲＹ［１］＜ＡＲＹ［２］＜ＡＲＹ［３］となっている。

このような構成において、ＭＢ１の主要な特徴は、メモリアレイＡＲＹ［０］〜ＡＲＹ［３］のそれぞれのサイズＡ［０］〜Ａ［３］が、Ａ［０］＞Ａ［３］かつＡ［０］≧Ａ［１］≧Ａ［２］≧Ａ［３］となっていることである。その一例として、図１では、Ａ［０］＞Ａ［１］＞Ａ［２］＞Ａ［３］の状態を示している。各メモリアレイは、複数のワード線ＷＬと、複数のビット線ＢＬと、それらの交点に配置される複数のメモリセルＭＣＬを含んでいる。メモリアレイのサイズとは、面積または一辺の長さを意味するが、言い換えれば、各メモリアレイ内に含まれるメモリセルＭＣＬの数や、またはワード線ＷＬの数や、あるいはビット線ＢＬの数と言うこともできる。

図２は、図１の半導体装置において、その効果の一例を示す説明図である。図２では、図１のメモリブロックＭＢ１を用いた場合と、その比較対象として前述した図１５のメモリブロックＭＢ＿Ｃを用いた場合とで、それぞれのアクセス時間Ｔａｃの配分が模式的に示されている。図２において、Ｔｉｏは、外部入力端子および外部出力端子周りのインタフェース回路に伴う遅延時間であり、Ｔｌｄは、このインタフェース回路と各メモリアレイとの間の配線長に伴う遅延時間であり、Ｔａｒｙは、各メモリアレイ内での動作に伴う遅延時間である。

前述した図１５のＭＢ＿Ｃでは、ＴｉｏおよびＴａｒｙはＡＲＹ［３ｃ］＝ＡＲＹ［０ｃ］であるが、ＴｌｄがＡＲＹ［３ｃ］＞ＡＲＹ［０ｃ］であるためアクセス時間もＡＲＹ［３ｃ］＞ＡＲＹ［０ｃ］となり、ＭＢ＿Ｃのアクセス時間は、このＡＲＹ［３ｃ］のアクセス時間に制限されていた。一方、図１のＭＢ１では、ＭＢ＿Ｃと同様に、ＴｉｏはＡＲＹ［３］＝ＡＲＹ［０］であり、ＴｌｄはＡＲＹ［３］＞ＡＲＹ［０］であるが、このＴｌｄの差分を相殺するように、Ｔａｒｙが、ＡＲＹ［３］＜ＡＲＹ［０］となっている。これは、メモリアレイのサイズがＡＲＹ［３］＜ＡＲＹ［０］であるため、各メモリアレイ内でのアクセス配線経路に伴う遅延成分（負荷容量および負荷抵抗）もＡＲＹ［３］＜ＡＲＹ［０］となるためである。なお、図示はしないが、ＡＲＹ［１］やＡＲＹ［２］に関しても同様に、ＴａｒｙはＴｌｄの差分を相殺するような値となる。

したがって、図１のメモリブロックＭＢ１を用いることで、図２から判るように、そのアクセス時間を、ＭＢ＿Ｃに比べてΔＴだけ速くすることができる。また、回路面積に関しては、ＭＢ１のＡＲＹ［０］〜ＡＲＹ［３］の合計面積と、ＭＢ＿ＣのＡＲＹ［０ｃ］〜ＡＲＹ［３ｃ］の合計面積は同じであり、共に４個のメモリアレイに伴い各メモリアレイ間に配置される所謂直接周辺回路（センスアンプ等）の合計面積も同じであるため、ＭＢ＿Ｃからの面積オーバーヘッドも特に生じない。

図３は、図１の半導体装置において、その詳細な構成例を示す模式図である。図３に示すメモリブロックＭＢ１ａは、合計１０２４本のワード線ＷＬを備え、４個のメモリアレイＡＲＹ［０］、ＡＲＹ［１］、ＡＲＹ［２］、ＡＲＹ［３］が、それぞれ３２０本、２７２本、２４０本、１９２本のワード線ＷＬを含んでいる。これによって、各メモリアレイ毎に、ビット線ＢＬの長さや、それに接続されるメモリセルＭＣＬの数が異なることになるため、それらの遅延成分を勘案することで、各メモリアレイ毎に、それぞれ異なるビット線ＢＬの伝送遅延時間を設定することができる。その結果、各メモリアレイ内の動作遅延時間Ｔａｒｙを、ＡＲＹ［３］＜ＡＲＹ［２］＜ＡＲＹ［１］＜ＡＲＹ［０］に設定することが可能になる。

さらに、各メモリアレイのＷＬの本数は、アドレスのデコードを容易にするため、通常、２^ｎの値に設定されるのが一般的であるが、ここでは２^ｎの値になっていないことも特徴となっている。仮に、ＷＬの合計を９６０本として、４個のメモリアレイを５１２（＝２^９）本、２５６（＝２^８）本、１２８（＝２^７）本、６４（＝２^６）本などに構成することも可能であるが、この場合、各メモリアレイ間のＷＬ本数（サイズ）の差が過大となり、図２のように各メモリアレイのアクセス時間が同一となるように調整することが困難となる恐れがある。そのため、図３では、必ずしも２^ｎとはならない値を用い、ＡＲＹ［ｍ］（ｍ＝０〜２）のＷＬ本数をＷｍ、ＡＲＹ［ｍ＋１］のＷＬ本数を（Ｗｍ＋１）とした場合、Ｗｍ＜２×（Ｗｍ＋１）となるように設定し、ＷＬ本数の差を抑制している。

図４は、図３のメモリブロックの詳細な配置構成例を示すブロック図である。本実施の形態の半導体装置に含まれるメモリブロックは、ＤＲＡＭ（Dynamic Random Access Memory）およびＳＲＡＭ（Static Random Access Memory）を代表とする揮発性メモリであっても、ＦＬＡＳＨメモリを代表とする不揮発性メモリであってもよいが、ここでは、ＳＲＡＭを例として説明を行う。例えば、ＭＰＵのキャッシュメモリとして用いられるＳＲＡＭでは、特に高速化が要求される。

図４のメモリブロックＭＢ１ａは、４個のメモリアレイＡＲＹ［０］〜ＡＲＹ［３］と、各メモリアレイに対応してそれぞれ設けられた、４個のワードドライバ部ＷＤＢ［０］〜ＷＤＢ［３］、セレクタ部ＳＥＬ［０］〜ＳＥＬ［３］、リード・ライト部ＲＷＢ［０］〜ＲＷＢ［３］、ならびにアレイ制御部ＡＲＹＣＴＬ［０］〜ＡＲＹＣＴＬ［３］を備えている。また、加えて、ＡＲＹ［０］側に近接して、外部からの制御信号が入力されるインタフェース部ＩＦ＿ＣＭＤと、外部との間でデータ信号の入出力を行うインタフェース部ＩＦ＿ＩＯを備えている。

ＡＲＹ［ｍ］（ｍ＝０〜３）は、Ｘ方向に延伸する複数のワード線ＷＬと、Ｙ方向に延伸する複数の相補ビット線（ビット線対）ＢＬと、これらの交点に配置される複数のメモリセルＭＣＬを含み、その上層（Ｚ方向）には、グローバルリード線ＧＲおよびグローバルライト線ＧＷがＹ方向に延伸している。ＷＬは、ＢＬ、ＧＲおよびＧＷは、特に限定はされないが、それぞれ、例えばメタル第３層、メタル第２層、メタル第４層で形成される。また、ＡＲＹ［０］〜ＡＲＹ［３］は、それぞれＹ方向に向けて順次配置される。

ＳＥＬ［ｍ］およびＲＷＢ［ｍ］（ｍ＝０〜３）は、例えば、ＳＥＬ［３］およびＲＷＢ［３］がＡＲＹ［３］とＡＲＹ［２］の間に配置されるというように、ＡＲＹ［ｍ］とＡＲＹ［ｍ−１］の間にそれぞれ配置される。ＲＷＢ［ｍ］は、詳細は後述するが、グローバルリード線ＧＲとコモンリード線ＣＲの接続を担うリード回路ＲＴＣ［ｍ］と、グローバルライト線ＧＷとコモンライト線ＣＷの接続を担うライト回路ＷＴＣ［ｍ］と、ＧＲおよびＧＷを再駆動してＹ方向に伝送するリピータ回路ＲＰＴＲｂおよびＲＰＴＲａを備えている。ＳＥＬ［ｍ］は、詳細は後述するが、ＡＲＹＣＴＬ［ｍ］からの制御信号に応じてＣＲまたはＣＷを、対応するＡＲＹ［ｍ］のビット線ＢＬに接続する。

ＩＦ＿ＣＭＤは、詳細は後述するが、外部からの制御入力信号（クロック信号ＣＬＫ、アドレス信号Ａ＜１２：０＞、ライトイネーブル信号ＷＥ、およびセルイネーブル信号ＣＥ）を受け、ＣＬＫやＷＥの伝送や、アドレス信号のプリデコードなどを行う。その内部には、クロックバッファ回路ＢＵＦ＿ＣＫ、アドレスラッチ回路ＬＴ＿Ａ、ライトイネーブルラッチ回路ＬＴ＿ＷＥ、セルイネーブルラッチ回路ＬＴ＿ＣＥ、およびアドレスプリデコーダ回路ＤＥＣ＿Ａを備えている。

ＤＥＣ＿Ａは、アドレス信号をデコードして、メモリアレイ選択信号ＭＡ＜３：０＞、ビット線選択信号ＹＤ＜７：０＞、ならびにプリデコード信号（Ｘ０３＜７：０＞，Ｘ０２＜７：０＞，Ｘ０１＜１５：０＞）を生成する。ＭＡはメモリアレイＡＲＹ［ｍ］の選択に用いられ、ＹＤはビット線ＢＬの選択に用いられ、Ｘ０１〜Ｘ０３はワード線ＷＬの選択に用いられる。ＩＦ＿ＩＯは、詳細は後述するが、出力データラッチ回路ＬＴ＿ＤＯと入力データラッチ回路ＬＴ＿ＤＩを備える。ＬＴ＿ＤＯは、グローバルリード線ＧＲのデータをラッチした後、外部データ出力信号ＤＯ＜ｎ＞として出力し、ＬＴ＿ＤＩは、外部データ入力信号ＤＩ＜ｎ＞をラッチした後、グローバルライト線ＧＷに出力する。

ＡＲＹＣＴＬ［ｍ］（ｍ＝０〜３）は、ＳＥＬ［ｍ］およびＲＷＢ［ｍ］の一辺に対してＸ方向に隣接して配置される。その内部には、詳細は後述するが、ＳＥＬ［ｍ］を制御するセレクタ制御デコーダ回路ＤＥＣ＿ＳＬ［ｍ］と、ＲＷＢ［ｍ］を制御するライト制御回路ＷＣＴＬ［ｍ］、リード制御回路ＲＣＴＬ［ｍ］、センスアンプ制御回路ＳＡＣＴＬ［ｍ］、およびプリチャージ制御回路ＰＲＥＣＴＬ［ｍ］を備えている。また、加えて、ＩＦ＿ＣＭＤからのプリデコード信号や、ライトイネーブル信号ＷＥ（その反転信号ＷＥＢ）を再駆動してＹ方向に伝送するリピータ回路ＲＰＴＲａも備えている。

ワードドライバ部ＷＤＢ［ｍ］（ｍ＝０〜３）は、複数のワード線ＷＬにそれぞれ接続された複数のワードドライバ回路ＷＤを含み、対応するＡＲＹ［ｍ］の一辺に対してＸ方向に隣接して配置される。各ＷＤは、ＡＲＹＣＴＬ［ｍ］を介して伝送されたプリデコード信号をデコードし、そのデコード結果に基づいて、ＡＲＹ［ｍ］内の対応する１本のワード線ＷＬを活性化する。

図５は、図４のメモリブロックにおいて、外部からのメモリアクセス動作の概要を示す説明図である。図５に示すように、図４のメモリブロックＭＢ１ａは、クロック信号ＣＬＫに同期して動作を行い、セルイネーブル信号ＣＥが‘Ｌ’レベルの場合には、アクセス動作を行わずにスタンバイ状態となる。一方、ＣＥが‘Ｈ’レベルの場合には、ＣＬＫの立ち上がりエッジの際に、ライトイネーブル信号ＷＥが‘Ｌ’レベルだと読み出し動作（リード動作）を行い、ＷＥが‘Ｈ’レベルだと書き込み動作（ライト動作）を行う。

図６は、図４のメモリブロックにおいて、そのメモリセルＭＣＬの詳細な構成例を示す回路図である。図６に示すメモリセルＭＣＬは、ＰＭＯＳトランジスタＭＰ１，ＭＰ２およびＮＭＯＳトランジスタＭＮ１〜ＭＮ４から構成される。ＭＰ１，ＭＮ１からなるＣＭＯＳインバータ回路と、ＭＰ２，ＭＮ２からなるＣＭＯＳインバータ回路は、互いに入出力が接続されることでラッチ回路となっている。ＭＮ３は、ＷＬの活性化に応じてラッチ回路の出力をビット線対（ＢＬ）の一方に接続し、ＭＮ４は、ＷＬの活性化に応じてラッチ回路の反転出力をビット線対（ＢＬ）の他方に接続する。

図７は、図４のメモリブロックにおいて、そのセレクタ部ＳＥＬの詳細な構成例を示す回路図である。図７に示すセレクタ部ＳＥＬ［ｍ］（ｍ＝０〜３）は、複数のＰＭＯＳトランジスタと複数のＮＭＯＳトランジスタによって構成される。複数のＰＭＯＳトランジスタは、リード元選択信号ＲＳＥＬＥＮ［ｍ］に応じて相補となるコモンリード線ＣＲを複数のビット線対（ＢＬ）の中のいずれか一対に接続する。複数のＮＭＯＳトランジスタは、ライト先選択信号ＷＳＥＬＥＮ［ｍ］に応じて相補となるコモンライト線ＣＷを複数のビット線対（ＢＬ）の中のいずれか一対に接続する。

図８は、図４のメモリブロックにおいて、そのリード・ライト部ＲＷＢの詳細な構成例を示す回路図である。図８に示すリード・ライト部ＲＷＢ［ｍ］（ｍ＝０〜３）は、リード回路ＲＴＣ［ｍ］と、ライト回路ＷＴＣ［ｍ］を備えている。ＲＴＣ［ｍ］は、相補となるコモンリード線ＣＲの電位差を増幅するセンスアンプ回路と、ＣＲのプリチャージを行うプリチャージ回路によって構成される。センスアンプ回路は、ＰＭＯＳトランジスタＭＰ１０，ＭＰ１１およびＮＭＯＳトランジスタＭＮ１０，ＭＮ１１からなる所謂ＣＭＯＳクロスカップル型の構成を備え、その活性化・不活性化がＮＭＯＳトランジスタＭＮ１２のオン・オフによって制御される。このＭＮ１２のオン・オフは、センスアンプ活性化信号ＳＡＥＮ［ｍ］によって制御される。

プリチャージ回路は、オンに駆動された際にＣＲを所定のプリチャージ電圧に接続するＰＭＯＳトランジスタＭＰ１４，ＭＰ１５と、オンに駆動された際に相補となるＣＲを互いにショートするＰＭＯＳトランジスタＭＰ１３によって構成される。このＭＰ１３〜ＭＰ１５のオン・オフは、プリチャージイネーブル信号ＰＲＥＥＮ［ｍ］によって制御される。また、ＣＲに読み出された相補のデータ信号は、それぞれ、リピータ回路ＲＰＴＲｂによって相補となるグローバルリード線ＧＲとの間でアンド演算され、その結果によってＲＰＴＲｂの出力に接続されたＧＲが駆動される。ＧＲは、通常、‘Ｈ’レベルに駆動されており、相補となるＣＲの一方がセンスアンプ回路によって‘Ｌ’レベルに駆動された際に、これに応じて、相補となるＧＲの一方も‘Ｌ’レベルに駆動される。

ライト回路ＷＴＣ［ｍ］は、ライト回路イネーブル信号ＷＴＥＮ［ｍ］が活性化された際に、相補となるグローバルライト線ＧＷのデータをオア演算を介してコモンライト線ＣＷに反映される。ここでは、ＷＴＥＮ［ｍ］が‘Ｌ’レベルになった際に、ＧＷのデータが反映される構成となっている。

図９は、図４のメモリブロックにおいて、そのインタフェース部ＩＦ＿ＣＭＤ，ＩＦ＿ＩＯの一部の詳細な構成例を示す回路図である。図９に示す制御信号用のインタフェース部ＩＦ＿ＣＭＤにおいて、クロックバッファ回路ＢＵＦ＿ＣＫは、外部からのクロック信号ＣＬＫを受け内部クロック信号ＣＬＫ１を含む相補クロック信号を生成する。アドレスラッチ回路ＬＴ＿Ａは、外部からのアドレス信号Ａ＜ｉ＞（ｉ＝０〜１２）をＢＵＦ＿ＣＫからの相補クロック信号によってラッチし、相補の内部アドレス信号ＡＴ＜ｉ＞，ＡＢ＜ｉ＞を生成する。ライトイネーブルラッチ回路ＬＴ＿ＷＥは、外部からのライトイネーブル信号ＷＥをＢＵＦ＿ＣＫからの相補クロック信号によってラッチし、相補の内部ライトイネーブル信号ＷＥ０，ＷＥＢ０を生成する。セルイネーブルラッチ回路ＬＴ＿ＣＥは、外部からのセルイネーブル信号ＣＥをＢＵＦ＿ＣＫからの相補クロック信号によってラッチし、内部セルイネーブル信号ＣＥ１を生成する。

また、図９に示すデータ信号用のインタフェース部ＩＦ＿ＩＯにおいて、入力データラッチ回路ＬＴ＿ＤＩは、外部からのデータ入力信号ＤＩ＜ｎ＞をＢＵＦ＿ＣＫからの相補クロック信号によってラッチし、相補の内部データ入力信号を生成してグローバルライト線ＧＷ（ＷＴ０＜ｎ＞，ＷＢ０＜ｎ＞）に伝送する。出力データラッチ回路ＬＴ＿ＤＯは、グローバルリード線ＧＲ（ＲＴ０＜ｎ＞，ＲＢ０＜ｎ＞）からの相補の内部データ出力信号をラッチし、外部に向けたデータ出力信号ＤＯ＜ｎ＞を生成する。

図１０は、図４のメモリブロックにおいて、そのインタフェース部ＩＦ＿ＣＭＤに含まれるアドレスプリデコーダ回路ＤＥＣ＿Ａの詳細な構成例を示す回路図である。図１１は、図１０のアドレスプリデコーダ回路において、その動作を説明するための補足図である。図４のメモリブロックＭＢ１ａでは、図１１に示すように、外部アドレス信号Ａ＜２：０＞が、メモリアレイＡＲＹ内のビット線対ＢＬを選択するために用いられ、外部アドレス信号Ａ＜１２：３＞がＡＲＹ内のワード線ＷＬを選択するために用いられている。ＷＬのアドレス割付は、ＡＲＹ［０］側を下位、ＡＲＹ［３］側を上位とする順番で行われている。但し、各メモリアレイＡＲＹ［０］〜ＡＲＹ［３］のワード線本数は、２^ｎとはなっていないため、メモリアレイの境目を認識するのに工夫が必要となる。

そこで、図１０のアドレスプリデコーダ回路ＤＥＣ＿Ａは、ＡＲＹ［０］〜ＡＲＹ［３］にそれぞれ対応して、メモリアレイ選択信号ＭＡ＜０＞〜ＭＡ＜３＞を生成している。各メモリアレイ選択信号ＭＡ＜ｍ＞は、対応するメモリアレイＡＲＹ［ｍ］に含まれるワード線ＷＬが選択された際に活性化される。図１１から判るように、ＡＲＹ［０］に対応するＭＡ＜０＞は、Ａ＜１２，１１＞＝＜０，０＞の場合か、またはＡ＜１２，１１，１０，９＞＝＜０，１，０，０＞の場合に活性化されればよい。ＡＲＹ［１］に対応するＭＡ＜１＞は、Ａ＜１２，１１，１０，９＞＝＜０，１，０，１＞、または＜０，１，１，０＞、または＜１，０，０，０＞の場合か、あるいはＡ＜１２，１１，１０，９，８，７＞＝＜１，０，０，１，０，０＞の場合に活性化されればよい。

また、ＡＲＹ［２］に対応するＭＡ＜２＞は、Ａ＜１２，１１，１０，９，８，７＞＝＜１，０，０，１，０，１＞、または＜１，０，０，１，１，０＞、または＜１，０，０，１，１，１＞の場合か、あるいはＡ＜１２，１１，１０＞＝＜１，０，１＞の場合か、もしくはＡ＜１２，１１，１０，９＞＝＜１，１，０，０＞の場合に活性化されればよい。ＡＲＹ［３］に対応するＭＡ＜３＞は、Ａ＜１２，１１，１０，９＞＝＜１，１，０，１＞、または＜１，１，１，０＞、または＜１，１，０，０＞の場合に活性化されればよい。

図１０のＤＥＣ＿Ａでは、このような論理関係を整理した上で、インタフェース回路ＩＦ＿ＣＭＤから出力された相補の内部アドレス信号ＡＴ＜ｉ＞，ＡＢ＜ｉ＞（ｉ＝７〜１２）を用いてＭＡ＜０＞〜ＭＡ＜３＞を生成している。また、内部アドレス信号ＡＴ＜ｊ＞，ＡＢ＜ｊ＞（ｊ＝０〜２）と内部クロック信号ＣＬＫ１を用いて、ビット線選択信号ＹＤ＜０＞〜ＹＤ＜７＞を生成し、ＡＴ＜ｋ＞，ＡＢ＜ｋ＞（ｋ＝３〜６）とＣＬＫ１を用いて、プリデコード信号Ｘ０１＜０＞〜Ｘ０１＜１５＞を生成している。さらに、ＡＴ＜ｌ＞，ＡＢ＜ｌ＞（ｌ＝７〜９）とＣＬＫ１と内部セルイネーブル信号ＣＥ１を用いて、プリデコード信号Ｘ０２＜０＞〜Ｘ０２＜７＞を生成し、ＡＴ＜ｐ＞，ＡＢ＜ｐ＞（ｐ＝１０〜１２）とＣＬＫ１とＣＥ１を用いて、プリデコード信号Ｘ０３＜０＞〜Ｘ０３＜７＞を生成している。図４のワードドライバ部ＷＤＢ［０］〜ＷＤＢ［３］では、このプリデコード信号Ｘ０１，Ｘ０２，Ｘ０３がデコードされ、所定のワード線ＷＬが立ち上げられる。

図１２は、図４のメモリブロックにおいて、そのアレイ制御部ＡＲＹＣＴＬの詳細な構成例を示す回路図である。図１２に示すアレイ制御部ＡＲＹＣＴＬ［ｍ］（ｍ＝０〜３）において、セレクタ制御デコーダ回路ＤＥＣ＿ＳＬ［ｍ］は、ＩＦ＿ＣＭＤからのビット線選択信号ＹＤ＜７：０＞、メモリアレイ選択信号ＭＡ＜ｍ＞、および内部ライトイネーブル信号ＷＥ０を受け、これらのアンド演算によってライト先選択信号ＷＳＥＬＥＮ［ｍ］を活性化する。また、ＹＤ＜７：０＞、ＭＡ＜ｍ＞、およびＷＥ０の反転信号となるＷＥＢ０を受け、これらのアンド演算によってリード元選択信号ＲＳＥＬＥＮ［ｍ］を活性化する。このＷＳＥＬＥＮ［ｍ］，ＲＳＥＬＥＮ［ｍ］は、図７に示したセレクタ部ＳＥＬ［ｍ］による選択動作で用いられる。

また、図１２のＡＲＹＣＴＬ［ｍ］において、ライト制御回路ＷＣＴＬ［ｍ］は、ＷＥ０とＭＡ＜ｍ＞を受け、そのアンド演算によってライト回路イネーブル信号ＷＴＥＮ［ｍ］を活性化する。センスアンプ制御回路ＳＡＣＴＬ［ｍ］は、ＷＥＢ０とＭＡ＜ｍ＞を受けてアンド演算を行い、所定の遅延時間を介してセンスアンプイネーブル信号ＳＡＥＮ［ｍ］を活性化する。プリチャージ制御回路ＰＲＥＣＴＬ［ｍ］は、ＭＡ＜ｍ＞を受けてプリチャージイネーブル信号ＰＲＥＥＮ［ｍ］を活性化する。ＷＴＥＮ［ｍ］は図８に示したライト回路ＷＴＣ［ｍ］で用いられ、ＳＡＥＮ［ｍ］およびＰＲＥＥＮ［ｍ］は図８に示したリード回路ＲＴＣ［ｍ］で用いられる。

次に、図４〜図１２に示したメモリブロックＭＢ１ａの主な動作概要について説明する。まず、外部から書き込み命令または読み出し命令と共にアドレス信号Ａ＜１２：０＞が入力されると、図１０に示したＩＦ＿ＣＭＤ内のＤＥＣ＿Ａによって、メモリアレイ選択信号ＭＡ＜３：０＞、ビット線選択信号ＹＤ＜７：０＞、およびプリデコード信号Ｘ０１＜１５：０＞，Ｘ０２＜７：０＞，Ｘ０３＜７：０＞が生成される。ワードドライバ部ＷＤＢ［０］〜ＷＤＢ［３］は、このプリデコード信号をデコードし、その結果、ＷＤＢ［０］〜ＷＤＢ［３］内に含まれる複数（ここでは１０２４個）のワードドライバ回路ＷＤの内の一つが選択され、それに対応する１本のワード線ＷＬが活性化される。

一方、ＭＡ＜３：０＞に応じて、図４および図１２のアレイ制御部ＡＲＹＣＴＬ［０］〜ＡＲＹＣＴＬ［３］の内のいずれか一つにおいて、プリチャージイネーブル信号ＰＲＥＥＮや、書き込み系の制御信号（ライト先選択信号ＷＳＥＬＥＮ、ライト回路イネーブル信号ＷＴＥＮ）または読み出し系の制御信号（リード元選択信号ＲＳＥＬＥＮ、センスアンプイネーブル信号ＳＡＥＮ）が出力される。これに伴い、当該アレイ制御部に対応する一つのリード・ライト部ＲＷＢにおいて、図８に示すように、その内部のライト回路ＷＴＣ、またはリード回路ＲＴＣが、コモンライト線ＣＷとグローバルライト線ＧＷの接続、またはコモンリード線ＣＲとグローバルリード線ＧＲの接続を行う。また、ＷＳＥＬＥＮやＲＳＥＬＥＮには、図１２に示したようにＹＤ＜７：０＞の情報が反映されており、これに伴い、図７に示すように、当該アレイ制御部に対応する一つのセレクタ部ＳＥＬにおいて、ＣＲまたはＣＷと一対のビット線ＢＬとの接続が行われる。その結果、この一対のビット線ＢＬと前述した１本のワード線の交点に位置する一つのメモリセルＭＣＬがアクセスされる。

このように、メモリアレイ選択信号ＭＡを用いて、４個のビット線系の選択回路（セレクタ部ＳＥＬおよびリード・ライト部ＲＷＢ）の内のいずれか１個を選択して動作させることで、無駄な消費電力の浪費やマルチ選択等の誤動作もなく、所定のメモリセルにアクセスを行うことが可能となる。また、メモリアレイ選択信号ＭＡの生成に伴い図１０に示したように若干複雑な回路を設ける必要はあるが、本実施の形態１の半導体装置は、ワード線やビット線の選択・駆動等を行う公知の回路（デコード回路やドライバ回路やセンスアンプ回路等）に、このＭＡの生成回路を加えることで容易に実現できる。さらに、その回路面積のオーバーヘッドもさほど問題とはならない。

以上、本実施の形態１の半導体装置を用いることで、代表的には、メモリブロックを含む半導体装置の高速化を図ることが可能となる。また、さほど面積の増大もなく、半導体装置の高速化を図ることが可能となる。

（実施の形態２）
前述した実施の形態１の図３等では、各メモリアレイ毎にワード線の本数が異なる例を示したが、本実施の形態２では、図１の概念を用いて、各メモリアレイ毎にビット線の本数が異なる例を示す。図１３は、本発明の実施の形態２による半導体装置において、それに含まれるメモリブロックの主要部の構成例を示す概略図である。

図１３には、メインワードドライバ部ＭＷＤＢと、複数のサブワードドライバ部ＳＷＤＢ［０］，ＳＷＤＢ［１］と、複数のメモリアレイＭＡＲＹ［０］，ＭＡＲＹ［１］が示されている。ＭＷＤＢは、アドレス信号のデコード結果を受けて、メインワードドライバ回路ＭＷＤを介してメインワード線ＭＷＬを活性化する。ＳＷＤＢ［０］，ＳＷＤＢ［１］のそれぞれは、サブワード線ＳＷＬを駆動するサブワードドライバ回路ＳＷＤを含み、ＳＷＤは、ＭＷＬが活性化された際に活性化される。ＭＡＲＹ［０］，ＭＡＲＹ［１］のそれぞれは、ＳＷＬと、これに接続される複数のメモリセルＭＣを含んでいる。ＳＷＤＢ［０］は、ＭＡＲＹ［０］内のＳＷＬを駆動し、ＳＷＤＢ［１］は、ＭＡＲＹ［１］内のＳＷＬを駆動する。

これらの回路ブロックは、一方向に向けて、ＭＷＤＢ、ＳＷＤＢ［０］、ＭＡＲＹ［０］、ＳＷＤＢ［１］、ＭＡＲＹ［１］の順番で配置されている。したがって、ＭＷＤＢ内のＭＷＤが活性化された時点を起点とすると、ＭＷＬの配線長の違いにより、ＳＷＤＢ［１］内のＳＷＤが活性化されるまでの時間が、ＳＷＤＢ［０］内のＳＷＤが活性化されるまでの時間よりも長くなる。そこで、この差分を相殺するように、図１３の構成例では、ＭＡＲＹ［１］に含まれるＳＷＬの長さを、ＭＡＲＹ［０］に含まれるＳＷＬの長さよりも短くしている。言い換えれば、ＭＡＲＹ［１］のＳＷＬにｊ個のメモリセルＭＣが接続され、ＭＡＲＹ［０］のＳＷＬにｋ個のメモリセルＭＣが接続されるとすると、ｊ＜ｋに設計され、これに伴い、図示はしないが、各メモリアレイに含まれるビット線の本数も異なるように設計される。

以上、本実施の形態２の半導体装置を用いると、実施の形態１の場合と同様に、外部命令を受けた時点（ＭＷＤの活性化時点）から、その返答を外部に通知するまでの時間（例えば各メモリアレイが自身の外にリードデータを出力するまでの時間）を各メモリアレイ間で平均化することができる。その結果、メモリブロック全体として見た場合のアクセス時間を高速化することでき、当該メモリブロックを含む半導体装置の高速化が実現可能になる。

なお、ここでは、ワードドライバを例に説明を行ったが、図１２の概念は、ワードドライバに限らず、メインドライバとサブドライバからなり、サブドライバによってメモリアレイが駆動される所謂階層構造のメモリアレイ構成において広く適用可能である。すなわち、メインドライバからの距離が遠いメモリアレイはサイズが小さく設計され、これに比べてメインドライバからの距離が近いメモリアレイはサイズが大きく設計される。

（実施の形態３）
前述した実施の形態１の図３では、各メモリアレイ毎にワード線の本数が全て異なる例を示したが、本実施の形態３では、図３の変形例として、ワード線の本数が一部同じ場合を含む例を示す。図１４は、本発明の実施の形態３による半導体装置において、それに含まれるメモリブロックの構成例を示す模式図である。図１４に示すメモリブロックＭＢ１ｂは、合計１０２４本のワード線ＷＬを備え、４個のメモリアレイＡＲＹ［０ｂ］、ＡＲＹ［１ｂ］、ＡＲＹ［２ｂ］、ＡＲＹ［３ｂ］が、それぞれ５１２本、２５６本、１２８本、１２８本のワード線ＷＬを含んでいる。これによって、各メモリアレイ内の動作遅延時間Ｔａｒｙは、ＡＲＹ［３ｂ］＝ＡＲＹ［２ｂ］＜ＡＲＹ［１ｂ］＜ＡＲＹ［０ｂ］となる。

このような構成例を用いると、図３や図１５の場合と比較して、各メモリアレイに対するアクセス時間の平均化（これに伴うメモリブロックの高速化）に関しては、図３の場合ほど効果はないものの、図１５の場合よりは優れていると考えられる。また、半導体装置を実現する上での容易性や回路面積に関しては、各メモリアレイＡＲＹ［０ｂ］〜ＡＲＹ［３ｂ］のＷＬの本数が２^ｎで構成されているため、そのデコード回路の構成も容易となり、図１５の場合とほぼ優位差がなく、図３の場合よりは優れている。

以上、本実施の形態３の半導体装置を用いることで、代表的には、メモリブロックを含む半導体装置の高速化を図ることが可能となる。また、面積の増大もなく、半導体装置の高速化を図ることが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、図１の構成例は、それぞれ独立動作可能である複数のメモリブロックと、これらに対してアクセス命令を行うメモリ制御ブロックとを備えた構成等にも応用することができる。図１６は、図１の構成例を応用した半導体装置の構成例を示すブロック図である。図１６においては、制御信号バスＢＳ＿ＣＭＤおよびデータ信号バスＢＳ＿ＩＯによってそれぞれ接続された複数のメモリブロックＭＢ［０］〜ＭＢ［ｎ］ならびにメモリ制御ブロックＭＣＴＬが示されている。これらは、一方向に向けて、ＭＣＴＬ、ＭＢ［０］、…、ＭＢ［ｎ−１］、ＭＢ［ｎ］の順で配置されている。

ＭＣＴＬは、ＢＳ＿ＣＭＤに対してメモリアクセスに伴う制御信号を出力し、また、ＢＳ＿ＩＯに対してライトアクセスに伴うデータ信号を出力すると共に、ＢＳ＿ＩＯからリードアクセスに伴うデータ信号が入力される。各メモリブロックＭＢは、制御信号用インタフェース部ＩＦ＿ＣＭＤａと、データ信号用インタフェース部ＩＦ＿ＩＯａと、ワード線制御部ＸＣＴＬと、ビット線制御部ＹＣＴＬと、メモリアレイＡＲＹａを備えている。ＡＲＹａは、複数のワード線ＷＬと複数のビット線ＢＬと複数のメモリセルＭＣから構成される。ＩＦ＿ＣＭＤａは、ＢＳ＿ＣＭＤからの制御信号に基づいて内部制御信号を生成する。ＸＣＴＬやＹＣＴＬは、この内部制御信号に基づいてＡＲＹａ内の所定のメモリセルＭＣを選択する。ＩＦ＿ＩＯａは、ＹＣＴＬを介して、選択したＭＣとＢＳ＿ＩＯとを結合する。

このような構成において、各メモリブロックに対するアクセス時間Ｔａｃが、Ｔａｃ（ＭＢ［ｎ］）＜Ｔａｃ（ＭＢ［ｎ−１］）＜‥‥＜Ｔａｃ（ＭＢ［０］）となるようなメモリブロックを用いれば、これまでの実施の形態で述べた効果と同様の効果を得ることができる。ただし、この場合、仮に、各メモリブロックが同一種類のメモリブロックであり、そのメモリ容量も同一であるとすると、通常、アクセス時間も同じになるため、ＭＢ［ｎ］のアクセス時間を基準としてＭＢ［０］に向けて段階的にアクセス時間が遅くなるように調整する必要がある。そうすると、全体として見た場合に高速化を図ることができない。

そこで、図１６の場合においても、図１等と同様に、各メモリアレイＡＲＹａの容量を本来よりも意図的に小さくしたり（例えばＭＢ［ｎ］内のＡＲＹａ）、意図的に大きくする（例えばＭＢ［０］内のＡＲＹａ）ことで、全体のメモリ容量を確保したまま高速化を図ることが有益となる。ここで、高速化をより図るためには、前述したように、各メモリブロックの容量を２^ｎの値に限定しないことが望ましいが、図１６のように独立動作可能なメモリブロックをこのような容量に設定することは、回路の容易性や面積オーバーヘッドの点でさほど有益とは言えない。この観点では、図４等のように、１つのメモリブロック内に多分割のメモリアレイを備えた構成に対して本実施の形態を適用することが望ましい。

本実施の形態による半導体装置は、ＳＲＡＭやＤＲＡＭといった高速な揮発性メモリブロックを含む半導体装置に適用して特に有益な技術であり、これに限らず、ＦＬＡＳＨメモリ等の不揮発性メモリブロックを含んだ半導体装置も含めて広く適用可能である。

ＡＲＹ，ＭＡＲＹ メモリアレイ
ＡＲＹＣＴＬ アレイ制御部
ＢＬ ビット線
ＢＳ バス
ＢＵＦ バッファ回路
ＣＲ コモンリード線
ＣＷ コモンライト線
ＤＥＣ＿Ａ アドレスプリデコーダ回路
ＤＥＣ＿ＳＬ セレクタ制御デコーダ回路
ＧＲ グローバルリード線
ＧＷ グローバルライト線
ＩＦ＿ＣＭＤ，ＩＦ＿ＩＯ インタフェース部
ＬＴ ラッチ回路
ＭＣＬ，ＭＣ メモリセル
ＭＢ メモリブロック
ＭＮ ＮＭＯＳトランジスタ
ＭＰ ＰＭＯＳトランジスタ
ＭＷＤ メインワードドライバ回路
ＭＷＤＢ メインワードドライバ部
ＰＤ パッド
ＰＲＥＣＴＬ プリチャージ制御回路
ＲＣＴＬ リード制御回路
ＲＰＴＲ リピータ回路
ＲＴＣ リード回路
ＲＷＢ リード・ライト部
ＳＡＣＴＬ センスアンプ制御回路
ＳＥＬ セレクタ部
ＳＷＤ サブワードドライバ回路
ＳＷＤＢ サブワードドライバ部
ＷＣＴＬ ライト制御回路
ＷＤ ワードドライバ回路
ＷＤＢ ワードドライバ部
ＷＬ ワード線
ＷＴＣ ライト回路
ＸＣＴＬ ワード線制御部
ＹＣＴＬ ビット線制御部

Claims (17)

1. 一つの半導体チップ上に形成され、
   それぞれが、複数のワード線、複数のビット線、および前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセルを含み、第１方向に向けて順次並んで配置された第１、第２、第３メモリアレイと、
   前記第１〜第３メモリアレイの内の前記第１メモリアレイに最も近接して配置され、外部からのメモリアクセス命令に伴う制御信号が入力され、これに応じた内部制御信号を出力する第１インタフェース部と、
   前記第１方向に向けて延伸し、前記第１インタフェース部からの前記内部制御信号を伝送する第１配線と、
   前記第１メモリアレイに隣接して配置され、前記第１配線を介して入力された前記内部制御信号に応じて前記第１メモリアレイを制御する第１制御部と、
   前記第２メモリアレイに隣接して配置され、前記第１配線を介して入力された前記内部制御信号に応じて前記第２メモリアレイを制御する第２制御部と、
   前記第３メモリアレイに隣接して配置され、前記第１配線を介して入力された前記内部制御信号に応じて前記第３メモリアレイを制御する第３制御部とを備え、
   前記第１〜第３メモリアレイに含まれる前記複数のメモリセルは、同一種類のメモリセルからなり、
   前記第１、第２、第３メモリアレイの面積を、それぞれ、Ａ１、Ａ２、Ａ３とした場合、Ａ１＞Ａ２＞Ａ３となっていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１、第２、第３メモリアレイに含まれる前記複数のワード線の本数を、それぞれ、Ｗ１、Ｗ２、Ｗ３とした場合、Ｗ１＞Ｗ２＞Ｗ３となっていることを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記Ｗ１、Ｗ２、Ｗ３の内の少なくとも一つは、２のｎ乗（ｎは自然数）の値でないことを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記第１インタフェース部は、前記制御信号の一部となるアドレス信号に基づいて、前記内部制御信号の一部となる第１、第２、第３メモリアレイ選択信号を出力するデコーダ回路を備え、
   前記第１メモリアレイ選択信号は、前記第１メモリアレイに含まれる前記複数のワード線が選択された際に活性化され、前記第１メモリアレイに含まれる前記複数のビット線を選択または駆動する際に用いられ、
   前記第２メモリアレイ選択信号は、前記第２メモリアレイに含まれる前記複数のワード線が選択された際に活性化され、前記第２メモリアレイに含まれる前記複数のビット線を選択または駆動する際に用いられ、
   前記第３メモリアレイ選択信号は、前記第３メモリアレイに含まれる前記複数のワード線が選択された際に活性化され、前記第３メモリアレイに含まれる前記複数のビット線を選択または駆動する際に用いられることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記複数のメモリセルは、ＳＲＡＭメモリセルであることを特徴とする半導体装置。
6. 請求項２記載の半導体装置において、さらに、
   前記第１〜第３メモリアレイの内の前記第１メモリアレイに最も近接して配置され、前記第１〜第３メモリアレイのいずれかから読み出したリードデータを外部に向けて出力する第２インタフェース部と、
   前記第１方向の反対方向となる第２方向に向けて延伸し、前記リードデータを前記第２インタフェース部に伝送する第２配線とを有することを特徴とする半導体装置。
7. 一つの半導体チップ上に形成され、
   第１メモリアレイおよび第２メモリアレイを含む複数のメモリアレイと、
   前記複数のメモリアレイに向けて制御信号を伝送する第１配線と、
   前記制御信号の出力元となる制御信号出力ノードとを備え、
   前記複数のメモリアレイのそれぞれは、
   複数のワード線と、
   複数のビット線と、
   前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセルとを含み、
   前記複数のメモリアレイに含まれる前記複数のメモリセルは、同一種類のメモリセルからなり、
   前記第１配線における前記制御信号出力ノードと前記第１メモリアレイとの間の配線長は、前記第１配線における前記制御信号出力ノードと前記第２メモリアレイとの間の配線長よりも短く、
   前記第１メモリアレイの面積は、前記第２メモリアレイの面積よりも大きいことを特徴とする半導体装置。
8. 請求項７記載の半導体装置において、
   前記第１メモリアレイに含まれる前記複数のワード線の本数は、前記第２メモリアレイに含まれる前記複数のワード線の本数よりも多いことを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、
   前記第１メモリアレイに含まれる前記複数のワード線の本数と、前記第２メモリアレイに含まれる前記複数のワード線の本数のいずれか一方または両方は、２のｎ乗（ｎは自然数）の値でないことを特徴とする半導体装置。
10. 請求項７記載の半導体装置において、
    前記第１メモリアレイに含まれる前記複数のビット線の本数は、前記第２メモリアレイに含まれる前記複数のビット線の本数よりも多いことを特徴とする半導体装置。
11. 請求項７記載の半導体装置において、さらに、
    前記複数のメモリアレイからの読み出しデータを伝送する第２配線と、
    前記読み出しデータの伝送先となるデータ出力ノードとを備え、
    前記第２配線における前記データ出力ノードと前記第１メモリアレイとの間の配線長は、前記第２配線における前記データ出力ノードと前記第２メモリアレイとの間の配線長よりも短いことを特徴とする半導体装置。
12. 請求項７記載の半導体装置において、
    前記複数のメモリアレイは、第３メモリアレイを含み、
    前記第１配線における前記制御信号出力ノードと前記第３メモリアレイとの間の配線長は、前記第１配線における前記制御信号出力ノードと前記第１メモリアレイとの間の配線長よりも長く、なおかつ前記第１配線における前記制御信号出力ノードと前記第２メモリアレイとの間の配線長よりも短く、
    前記第２メモリアレイの面積は、前記第１メモリアレイの面積以下で、なおかつ前記第２メモリアレイの面積以上の大きさであることを特徴とする半導体装置。
13. 請求項１２記載の半導体装置において、
    前記第２メモリアレイの面積は、前記第１メモリアレイの面積よりも小さく、なおかつ前記第２メモリアレイの面積よりも大きいことを特徴とする半導体装置。
14. 一つの半導体チップ上に形成され、
    それぞれが、サブ駆動線と、前記サブ駆動線に接続される複数のメモリセルを含んだ第１および第２メモリアレイと、
    前記第１メモリアレイに隣接して配置され、前記第１メモリアレイに含まれる前記サブ駆動線を駆動する第１サブドライバ回路と、
    前記第２メモリアレイに隣接して配置され、前記第２メモリアレイに含まれる前記サブ駆動線を駆動する第２サブドライバ回路と、
    前記第１サブドライバ回路および前記第２サブドライバ回路の活性化・非活性化を制御するメインドライバ回路とを備え、
    前記メインドライバ回路と前記第１サブドライバ回路との距離は、前記メインドライバ回路と前記第２サブドライバ回路との距離よりも短く、
    前記第１メモリアレイ内の前記サブ駆動線の長さは、前記第２メモリアレイ内の前記サブ駆動線の長さよりも長いことを特徴とする半導体装置。
15. 請求項１４記載の半導体装置において、さらに、
    サブ駆動線と、前記サブ駆動線に接続される複数のメモリセルを含んだ第３メモリアレイと、
    前記第３メモリアレイに隣接して配置され、前記第３メモリアレイに含まれる前記サブ駆動線を駆動する第３サブドライバ回路とを備え、
    前記メインドライバ回路と前記第３サブドライバ回路との距離は、前記メインドライバ回路と前記第２サブドライバ回路との距離よりも長く、
    前記第３メモリアレイ内の前記サブ駆動線の長さは、前記第２メモリアレイ内の前記サブ駆動線の長さ以下であることを特徴とする半導体装置。
16. 請求項１５記載の半導体装置において、
    前記第３メモリアレイ内の前記サブ駆動線の長さは、前記第２メモリアレイ内の前記サブ駆動線の長さよりも短いことを特徴とする半導体装置。
17. 請求項１４記載の半導体装置において、
    前記サブ駆動線は、ワード線であることを特徴とする半導体装置。

Images