CN113113060B - 存储装置中的阵列边缘中继器 - Google Patents

存储装置中的阵列边缘中继器 Download PDF

Info

Publication number
CN113113060B
CN113113060B CN202110017613.6A CN202110017613A CN113113060B CN 113113060 B CN113113060 B CN 113113060B CN 202110017613 A CN202110017613 A CN 202110017613A CN 113113060 B CN113113060 B CN 113113060B
Authority
CN
China
Prior art keywords
signal
repeater
logic
memory device
delay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110017613.6A
Other languages
English (en)
Other versions
CN113113060A (zh
Inventor
朴山河
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Publication of CN113113060A publication Critical patent/CN113113060A/zh
Application granted granted Critical
Publication of CN113113060B publication Critical patent/CN113113060B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明提供一种存储装置中的阵列边缘中继器。存储装置包括多个子阵列、行控件、列控件、多个感测放大器、多个子字驱动器以及中继器。子阵列中的每一个彼此电性耦接。行控件控制子阵列中的至少一行。列控件控制子阵列中的至少一列。感测放大器适用于子阵列中的每一个，感测放大器在数据存取操作期间周期性地启用。子字驱动器邻近于子阵列中的每一个进行布置且提供对应于子阵列的驱动信号。中继器布置在子阵列的边缘上。

Description

存储装置中的阵列边缘中继器
技术领域
本发明涉及一种存储装置，尤其涉及一种存储装置中的阵列边缘中继器。
背景技术
当今，存储装置广泛用于人工智能AI、机器学习应用领域。对于那些应用来说，存储装置的阵列大小较大，其通过使用较长的列选择器线和行选择器线致使阵列访问速度下降。随着处理技术的发展，存储装置的总面积减小，使得存储密度增加。增加的存储密度通过采用较长的寄生电容和寄生电阻而致使阵列访问速度下降。
现有技术已提出若干架构来克服在数据存取操作期间的阵列访问速度下降，例如将存储装置中的存储单元中的每一个拆分成多个库(bank)。在另一实例中，在存储单元的中间部(中心)中添加中继器(repeater)来减小负载应力。通过在存储装置中采用中继器来减小从列译码器发射到存储库(memory bank)的列选择器线和从行译码器发射到存储库的行选择器线的负载。然而，阵列访问速度下降虽已通过以上架构解决，但却通过在存储装置中使用额外虚设框(dummy block)来增大总面积。
举例来说，参看图1，其示出传统存储装置的框图。传统存储装置100包括多个存储单元110。存储单元110中的每一个拆分成多个存储库A到存储库H和对应多个列译码器120、多个行译码器130、多个感测放大器(sense amplifier)140。
内存阵列100还包括中继器150，所述中继器150布置于内存阵列的中心中。详细地说，中继器150布置于存储库A到存储库D与存储库E到存储库H之间。
存储库A到存储库H中的每一个包括至少一个列译码器120、至少一个行译码器130以及至少一个感测放大器140以在存储库A到存储库H中执行数据存取操作。
如上所述的存储装置100的布局结构在所属领域中是众所周知的，因此本文中省略了对结构和操作的详细描述。
基于以上布局布置，存储单元110中的每一个需要拆分成多个库A到库H，使得能够增加数据线(即，位线和字线)、列译码器120以及行译码器130以存取存储单元110中的每个存储库A到存储库H。此外，在存储单元110中针对额外电路(例如外围电路)需要额外虚设框以用于存取每个存储库A到存储库H，从而使得存储装置100的芯片大小增加。
除了需要克服阵列访问速度下降且无额外虚设框之外，可能需要研发一种无需将存储单元拆分成多个库并提高此技术领域中的某些应用的存储单元中的阵列访问速度的存储装置。
发明内容
有鉴于此，本发明提供一种存储装置，其可提高阵列访问速度，而无需将存储单元拆分成多个库且无需额外虚设框。
在本发明的一实施例中，提供一种存储装置。存储装置包括多个子阵列、行控件、列控件、多个感测放大器、多个子字驱动器以及中继器。子阵列中的每一个彼此电性耦接。行控件配置为控制子阵列中的至少一行。列控件配置为控制子阵列中的至少一列。感测放大器适用于子阵列中的每一个，感测放大器在数据存取操作期间周期性地启用。子字驱动器邻近于子阵列中的每一个进行布置且提供对应于子阵列的驱动信号。中继器配置为布置在子阵列的边缘上。
基于上述，在本公开的实施例中，改善了从列译码器发射的列选择器线和从行译码器发射的行选择器线的负载，这使得能够在无需将存储单元中的每一个拆分成多个库的情况下提高行访问速度和列访问速度。此外，通过在子阵列的边缘处采用中继器来避免额外虚设框。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
附图是本发明的说明书的一部分，示出了本发明的示例实施例，附图与说明书的描述一起说明本发明的原理。
图1是是传统存储装置的方块图；
图2是依照本发明一实施例所示的存储装置的方块图；
图3是依照本发明一实施例所示的存储装置的方块图；
图4是依照本发明一实施例所示的中继器的电路图；
图5是依照本发明一实施例所示的中继器的电路图；
图6是依照本发明一实施例所示的中继器的电路图。
具体实施方式
以下提供实施例以详细地描述本发明，但本发明的范围不限于所提供的实施例，且所提供的实施例可适合地经组合以构成本发明的其他变形例。本说明书(包括权利要求)中所使用的术语“耦合”可以指任何直接或间接连接方式。举例来说，“第一装置耦合到第二装置”应当解释为“第一装置直接连接到第二装置”或“第一装置通过其它装置或连接构件间接连接到第二装置”。此外，术语“信号”可以指电流、电压、电荷、温度、数据、电磁波或任何一或多个信号。
图2是依照本发明一实施例所示的存储装置的方块图。参看图2，存储装置200包括多个存储单元210。存储单元210中的每一个细分成多个子阵列250。根据存储装置200的密度来确定存储单元210中的每一个中的子阵列250数量。
存储装置200可以是易失性存储装置和/或非易失性存储装置，因此存储装置200的类型不限于本公开。存储装置200在每个存储单元中包括多个存储单元，通常为8到64个阵列。通常，子阵列250的大小可以是16×8Kb、64×8Kb、512×8Kb，但本公开中的子阵列250的大小不限于此。
存储单元210中的每一个还包括行地址译码器器220、行控件225、列地址译码器230、列控件235、多个子字驱动器(sub word drivers，SWD)251、多个感测放大器(senseamplifiers，SA)252以及列中继器270。
子阵列250耦接到对应子字驱动器251和感测放大器252。子字驱动器251邻近于子阵列250的两侧布置且配置为提供对应于子阵列250的驱动信号。通过内部数据总线来内部连接多个子阵列250，且可执行多个子阵列250之间的数据移动和/或数据存取操作。
行控件225和列控件235可从地址缓存器(未示出)接收控制信号以存取对应于子阵列250的数据。行控件225配置为控制子阵列250中的一行。类似地，列控件235配置为控制子阵列250中的一列。本公开中的存取数据是指读取操作、写入操作和/或备份操作。因此，本公开中的存取数据的功能不受限制。基于来自用以存取数据的地址缓存器的控制信号，行控件225向行地址译码器器220提供行控制信号。另一方面，列控件235向列地址译码器230提供列控制信号。
与存储单元210中的每一个相关联的行地址译码器器220配置为选择存储单元210中的至少一行。类似地，与存储单元210中的每一个相关联的列地址译码器230配置为选择存储单元210中的至少一列。
感测放大器252适用于子阵列250中的每一个。感测放大器252在数据存取操作期间在子阵列250中周期性地启用/停用。
列中继器270布置在存储单元210的边缘上。基于这种布置，不必将存储单元210拆分成多个库，且存储单元210的阵列访问速度提高。
图3是依照本发明一实施例所示的存储装置的方块图。参看图3，存储装置300包括多个存储单元310。将存储单元310中的每一个划分成多个子阵列350。
存储单元310中的每一个还包括行地址译码器器320、行控件325、列地址译码器330、列控件335、多个子字驱动器(SWD)351、多个感测放大器(SA)352以及行中继器370。行地址译码器器320、行控件325、列地址译码器330、列控件335、子字驱动器351以及感测放大器352分别类似于行地址译码器器220、行控件225、列地址译码器230、列控件235、多个子字驱动器251以及多个感测放大器252(参考图2)，因此本文中省略了对行地址译码器器320、行控件325、列地址译码器330、列控件335、子字驱动器351以及感测放大器352的结构和操作的详细描述。
行中继器370布置在存储单元310的边缘上。基于这种布置，不必将存储单元拆分成多个库，且存储单元310的阵列访问速度提高。
图4是依照本发明一实施例所示的中继器的电路图。图4是本揭露的一实施例中的中继器的电路图。中继器400包括延迟电路410、逻辑电路420以及上拉晶体管430。
延迟电路410包括两个反相器：反相器INV1到反相器INV2。延迟电路410从选择器线SL接收选择器信号并产生延迟信号DS。详细地说，反相器INV1从选择器线SL接收选择器信号并产生输出，且反相器INV2从反相器INV1接收输出并产生延迟信号DS。在这个实施例中，延迟电路410中的反相器的数目是串联连接的两个反相器(反相器INV1、反相器INV2)。然而，在一些实施例中，反相器的数目大于两个。通过选择延迟电路410中的反相器的数目来改变延迟信号DS的时间延迟。
逻辑电路420包括两个逻辑门：逻辑门L1到逻辑门L2。在这个实施例中，逻辑门L1是二输入(2-input)NOR门，且逻辑门L2是二输入NAND门。逻辑门L1和逻辑门L2串联连接。逻辑电路420配置为从延迟电路410接收延迟信号DS并产生控制信号CS。详细地说，逻辑门L1接收延迟信号DS作为一个输入，且另一输入是重置信号RST，以用于产生逻辑信号FLS。接着，逻辑门L2从逻辑门L1接收逻辑信号FLS作为一个输入，且另一输入是来自选择器线SL的选择器信号，以用于产生控制信号CS。在一些实施例中，逻辑门L1到逻辑门L2可以是任何逻辑门，例如AND、OR、NOT、EXOR、EXNOR、触发器等。因此，本公开中的逻辑门L1到逻辑门L2不限于此。
在这个实施例中，上拉晶体管430包括P-MOS晶体管M1。P-MOS晶体管M1具有栅极端、源极端以及漏极端。源极端耦接到电源VDD，漏极端耦接到选择器线SL且栅极端耦接到逻辑电路420。上拉晶体管430配置为从逻辑电路420接收控制信号CS，且通过行地址译码器器220和列地址译码器230(参考图2)来执行存储装置中的数据存取。详细地说，上拉晶体管430的控制端从逻辑门L2接收控制信号CS并在存储装置中执行数据存取。
在一个实施例中，参考图2，由延迟电路410、逻辑电路420以及上拉晶体管430接收的来自选择器线SL的选择器信号可以是用于存取存储装置中的至少一列的列选择器线。
在一个实施例中，参考图3，由延迟电路410、逻辑电路420以及上拉晶体管430接收的来自选择器线SL的选择器信号可以是用于存取存储装置中的至少一行的行选择器线。
通过这种配置，改善了从列译码器发射的列选择器线和从行译码器发射的行选择器线的负载，这使得能够在无需在存储装置中将存储单元中的每一个拆分成多个库的情况下提高行访问速度和列访问速度。
图5是依照本发明一实施例所示的中继器的电路图。中继器500包括延迟电路510、逻辑电路520以及下拉晶体管530。
延迟电路510和逻辑电路520分别类似于延迟电路410和逻辑电路420(参考图4)，因此本文中省略了对延迟电路510和逻辑电路520的结构和操作的详细描述。
逻辑电路520包括逻辑门L3到逻辑门L4。在这个实施例中，逻辑门L3是二输入NAND门，且逻辑门L4是二输入NOR门。类似地，逻辑电路520配置为从延迟电路510接收延迟信号DS并产生控制信号CS。详细地说，逻辑门L3接收延迟信号DS作为一个输入，且另一输入是重置信号RSTB，以用于产生逻辑信号FLS。逻辑门L4从逻辑门L3接收逻辑信号FLS作为一个输入，且另一输入是来自选择器线SL的选择器信号，以用于产生控制信号CS。
在这个实施例中，下拉晶体管530包括N-MOS晶体管。N-MOS晶体管M2具有栅极端、源极端以及漏极端。源极端耦接到接地电位GND，漏极端耦接到选择器线SL，且栅极端耦接到逻辑电路520。
下拉晶体管530配置为从逻辑电路520接收控制信号CS，且通过行地址译码器器220和列地址译码器230(参考图2)来执行存储装置中的数据存取。详细地说，下拉晶体管430的控制端从逻辑门L4接收控制信号CS并在存储装置中执行数据存取。
在一个实施例中，参考图2，由延迟电路510、逻辑电路520以及上拉晶体管530接收的来自选择器线SL的选择器信号可以是用于存取存储装置中的至少一列的列选择器线。
在一个实施例中，参考图3，由延迟电路510、逻辑电路520以及上拉晶体管530接收的来自选择器线SL的选择器信号可以是用于存取存储装置中的至少一行的行选择器线。
图6是依照本发明一实施例所示的中继器的电路图。中继器600包括多个延迟电路610和延迟电路615、多个逻辑电路620和逻辑电路625、上拉晶体管630以及下拉晶体管635。
延迟电路610和延迟电路615配置为从选择器线SL接收选择器信号并产生对应的延迟信号DS1和延迟信号DS2。
逻辑电路620接收延迟信号DS1并产生控制信号CS1。类似地，逻辑电路625接收延迟信号DS2并产生控制信号CS2。逻辑电路620包括逻辑门L11到逻辑门L12。类似地，逻辑电路625包括逻辑门L21到逻辑门L22。
逻辑门L11从延迟电路610接收延迟信号DS1作为一个输入，且另一输入是重置信号RST，以用于产生逻辑信号FLS1。逻辑门L12接收逻辑信号FLS1作为一个输入，且另一输入是来自选择器线SL的选择器信号，以用于产生控制信号CS1来驱动上拉晶体管M1。类似地，逻辑门L21从延迟电路615接收延迟信号DS2作为一个输入，且另一输入是重置信号RSTB，以用于产生逻辑信号FLS2。逻辑门L22接收逻辑信号FLS2作为一个输入，且另一输入是来自选择器线SL的选择器信号，以用于产生控制信号CS2来驱动下拉晶体管M2。
上拉晶体管630从逻辑电路620接收控制信号CS1，且下拉晶体管635从逻辑电路625接收控制信号CS2。
延迟电路610、逻辑电路620以及上拉晶体管630分别类似于延迟电路410、逻辑电路420以及上拉晶体管430(参考图4)。此外，延迟电路615、逻辑电路625以及下拉晶体管635分别类似于延迟电路510、逻辑电路520以及下拉晶体管530(参考图5)，因此本文中省略详细描述。
值得一提的是，中继器600包含了上拉晶体管630及下拉晶体管635，因此可理解的是中继器600为一推挽式中继器(push-pull repeater)。
综上所述，在在基于所述布局布置本发明的实施例中，改善了从列译码器发射的列选择器线和从行译码器发射的行选择器线的负载，这使得能够在无需在存储装置中将存储单元中的每一个拆分成多个库的情况下提高列访问速度和行访问速度。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (18)

1.一种存储装置，包括：
多个子阵列，其中所述多个子阵列中的每一个彼此电性耦接；
行控件，配置为控制所述多个子阵列中的至少一行；
列控件，配置为控制所述多个子阵列中的至少一列；
多个感测放大器，适用于所述多个子阵列中的每一个，所述感测放大器在数据存取操作期间周期性地启用；
多个子字驱动器，邻近于所述多个子阵列中的每一个进行布置且提供对应于所述多个子阵列的驱动信号；以及
中继器，布置在所述多个子阵列的边缘上，其中所述中继器包括：
延迟电路，包括串联连接的多个反相器，其中所述延迟电路配置为在所述数据存取操作期间接收选择器信号并产生延迟信号；以及
逻辑电路，配置为接收所述延迟信号并产生控制信号。
2.根据权利要求1所述的存储装置，其特征在于，所述延迟电路包括：
第一逻辑门，配置为接收重置信号和所述延迟信号以产生第一逻辑信号；以及
第二逻辑门，配置为接收所述第一逻辑信号和所述选择器信号以产生所述控制信号，
其中所述第一逻辑门和所述第二逻辑门串联连接。
3.根据权利要求1所述的存储装置，其特征在于，所述中继器为列中继器，配置为通过使用列选择器线来存取所述存储装置中的至少一列。
4.根据权利要求1所述的存储装置，其特征在于，所述中继器是行中继器，配置为通过使用行选择器线来存取所述存储装置中的至少一行。
5.根据权利要求1所述的存储装置，其特征在于，所述中继器是上拉中继器。
6.根据权利要求5所述的存储装置，其特征在于，所述中继器还包括：
上拉晶体管，配置为从所述逻辑电路接收所述控制信号。
7.根据权利要求6所述的存储装置，其特征在于，所述上拉晶体管包括：
源极端，耦接到电源；
漏极端，耦接到所述选择器信号；以及
控制端，耦接到所述逻辑电路的输出端。
8.根据权利要求6所述的存储装置，其特征在于，所述逻辑电路包括：
第一逻辑门，其中所述第一逻辑门是二输入NOR门；以及
第二逻辑门，其中所述第二逻辑门是二输入NAND门。
9.根据权利要求1所述的存储装置，其特征在于，所述中继器是下拉中继器。
10.根据权利要求9所述的存储装置，其特征在于，所述中继器还包括：
下拉晶体管，配置为从所述逻辑电路接收所述控制信号。
11.根据权利要求10所述的存储装置，其特征在于，所述下拉晶体管包括：
源极端，耦接到地；
漏极端，耦接到所述选择器信号；以及
控制端，耦接到所述逻辑电路的输出端。
12.根据权利要求10所述的存储装置，其特征在于，所述逻辑电路包括：
第一逻辑门，其中所述第一逻辑门是二输入NAND门；以及
第二逻辑门，其中所述第二逻辑门是二输入NOR门。
13.根据权利要求1所述的存储装置，其特征在于，所述中继器是推挽式中继器。
14.根据权利要求13所述的存储装置，其特征在于，所述中继器还包括：
多个延迟电路，其中所述延迟电路中的每一个包括串联连接的多个反相器；
多个逻辑电路，其中所述逻辑电路中的每一个配置为接收对应于所述延迟电路中的每一个的延迟信号并产生第一控制信号和第二控制信号；
上拉晶体管；配置为从所述逻辑电路接收所述第一控制信号；以及
下拉晶体管，配置为从所述逻辑电路接收所述第二控制信号。
15.根据权利要求14所述的存储装置，其特征在于，所述延迟电路包括：
第一延迟电路，配置为在所述数据存取操作期间接收选择器信号并产生第一延迟信号；以及
第二延迟电路，配置为在所述数据存取操作期间接收所述选择器信号并产生第二延迟信号。
16.根据权利要求15所述的存储装置，其特征在于，所述逻辑电路包括：
第一逻辑电路，配置为接收所述第一延迟信号并产生第一控制信号；以及
第二逻辑电路，配置为接收所述第二延迟信号并产生第二控制信号。
17.根据权利要求14所述的存储装置，其特征在于，所述上拉晶体管包括：
源极端，耦接到电源；
漏极端，耦接到选择器信号；以及
控制端，耦接到所述逻辑电路的输出端。
18.根据权利要求14所述的存储装置，其特征在于，所述下拉晶体管包括：
源极端，耦接到地；
漏极端，耦接到选择器信号；以及
控制端，耦接到所述逻辑电路的输出端。
CN202110017613.6A 2020-01-09 2021-01-07 存储装置中的阵列边缘中继器 Active CN113113060B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/739,099 2020-01-09
US16/739,099 US11100966B2 (en) 2020-01-09 2020-01-09 Array edge repeater in memory device

Publications (2)

Publication Number Publication Date
CN113113060A CN113113060A (zh) 2021-07-13
CN113113060B true CN113113060B (zh) 2024-04-12

Family

ID=76710164

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110017613.6A Active CN113113060B (zh) 2020-01-09 2021-01-07 存储装置中的阵列边缘中继器

Country Status (3)

Country Link
US (1) US11100966B2 (zh)
CN (1) CN113113060B (zh)
TW (1) TWI750977B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5124951A (en) * 1990-09-26 1992-06-23 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with sequenced latched row line repeaters
CN101038785A (zh) * 2000-07-07 2007-09-19 睦塞德技术公司 具有统一的存取执行时间的高速动态随机存取存储器结构
JP2010192052A (ja) * 2009-02-19 2010-09-02 Hitachi Ulsi Systems Co Ltd 半導体装置
CN103456356A (zh) * 2012-05-31 2013-12-18 三星电子株式会社 半导体存储器装置和相关的操作方法
CN108172251A (zh) * 2016-12-07 2018-06-15 三星电子株式会社 半导体存储器装置和操作半导体存储器装置的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5128897A (en) 1990-09-26 1992-07-07 Sgs-Thomson Microelectronics, Inc. Semiconductor memory having improved latched repeaters for memory row line selection
US5406526A (en) 1992-10-01 1995-04-11 Nec Corporation Dynamic random access memory device having sense amplifier arrays selectively activated when associated memory cell sub-arrays are accessed
US6690198B2 (en) * 2002-04-02 2004-02-10 Infineon Technologies Ag Repeater with reduced power consumption
US6678200B2 (en) * 2002-05-14 2004-01-13 Hewlett-Packard Development Company, Lp. Systems and methods for communicating with memory blocks
US6930914B2 (en) * 2003-04-29 2005-08-16 Hewlett-Packard Development Company, L.P. Methods for isolating memory elements within an array
KR100871083B1 (ko) * 2007-02-27 2008-11-28 삼성전자주식회사 입출력 센스앰프를 구비하는 반도체 메모리 장치의레이아웃 구조
JP2012123878A (ja) * 2010-12-09 2012-06-28 Elpida Memory Inc 半導体装置及びその制御方法
JP2014010845A (ja) * 2012-06-27 2014-01-20 Ps4 Luxco S A R L 半導体装置
KR20160004759A (ko) * 2014-07-04 2016-01-13 에스케이하이닉스 주식회사 반도체 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5124951A (en) * 1990-09-26 1992-06-23 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with sequenced latched row line repeaters
CN101038785A (zh) * 2000-07-07 2007-09-19 睦塞德技术公司 具有统一的存取执行时间的高速动态随机存取存储器结构
JP2010192052A (ja) * 2009-02-19 2010-09-02 Hitachi Ulsi Systems Co Ltd 半導体装置
CN103456356A (zh) * 2012-05-31 2013-12-18 三星电子株式会社 半导体存储器装置和相关的操作方法
CN108172251A (zh) * 2016-12-07 2018-06-15 三星电子株式会社 半导体存储器装置和操作半导体存储器装置的方法
US10176852B2 (en) * 2016-12-07 2019-01-08 Samsung Electronics Co., Ltd. Semiconductor memory devices, methods of operation, and memory systems having reduced decoder width and core skew

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
1MB片上存储器的物理设计;王金钟等;《第十六届计算机工程与工艺年会暨第二届微处理器技术论坛论文集》;全文 *
The on-chip 3 MB subarray based 3rd level cache on an Itanium microprocessor;D. Weiss等;《IEEE》;全文 *
子阵列数据布局方法在网络存储中的应用;刘晓光;陈北莲;王刚;刘;;计算机工程;第32卷(第22期);全文 *

Also Published As

Publication number Publication date
US20210217452A1 (en) 2021-07-15
TWI750977B (zh) 2021-12-21
US11100966B2 (en) 2021-08-24
TW202143222A (zh) 2021-11-16
CN113113060A (zh) 2021-07-13

Similar Documents

Publication Publication Date Title
US7929329B2 (en) Memory bank signal coupling buffer and method
US7339850B2 (en) Semiconductor memory device allowing high-speed data reading
KR100433713B1 (ko) 반도체기억장치
US6493283B1 (en) Architecture, method (s) and circuitry for low power memories
US6266266B1 (en) Integrated circuit design exhibiting reduced capacitance
KR20030091761A (ko) 집적 장치, 집적 회로 장치, 내장된 메모리를 가지는 집적회로 및 강자성 메모리 셀의 구동 방법
US4987560A (en) Semiconductor memory device
US5668485A (en) Row decoder with level translator
US5319595A (en) Semiconductor memory device with split read data bus system
US6215721B1 (en) Multi-bank memory device and method for arranging input/output lines
JP3089247B2 (ja) Ｉ／ｏ装置を構成する方法及び回路
US5528540A (en) Redundant address decoder
US7248499B2 (en) Layout for NAND flash memory array having reduced word line impedance
CN113113060B (zh) 存储装置中的阵列边缘中继器
JPH05325557A (ja) 半導体記憶装置
KR100343138B1 (ko) 기입 마스킹 기능을 갖는 반도체 메모리 장치 및 그 기입 마스킹 방법
US7212460B1 (en) Line amplifier to supplement line driver in an integrated circuit
US4583202A (en) Semiconductor memory device
KR102324988B1 (ko) 메모리 장치의 어레이 에지 리피터
US6982912B2 (en) Semiconductor memory device
US6314038B1 (en) Semiconductor memory device for reducing parasitic resistance of the I/O lines
US20060176747A1 (en) Circuit for interfacing local bitlines with global bitline
US6487138B2 (en) Semiconductor memory
JP2002352581A (ja) 半導体集積回路
US12009055B2 (en) Far end driver for memory clock

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant