JP2009230787A - メモリ装置、メモリ制御方法 - Google Patents

Abstract

【課題】消費電力を低減するメモリ装置、メモリ制御方法を提供する。
【解決手段】ビット線分割方式を用いるメモリ装置であって、分割されたビット線に接続された複数のメモリセルアレイを有するブロックと、入力されるアドレス信号に基づいて、少なくとも一つのブロックを選択するブロック選択信号を生成する第１デコーダと、ブロック毎に設けられ、自己のブロックに属するメモリセルアレイのリードまたはライトを行うリード／ライト部と、ブロック毎に設けられ、自己のブロックがブロック選択信号により選択された場合、該ブロックに属するリード／ライト部を動作状態にする一方、自己のブロックがブロック選択信号により選択されない場合、該ブロックに属するリード／ライト部を非動作状態にするための動作制御信号を生成する信号生成部とを備える。
【選択図】図１

Description

本発明は、ビット分割方式を用いるメモリ、およびメモリ制御方法に関するものである。

近年、半導体の微細化の進展、およびキャッシュメモリの高集積化・大容量化により、メモリセル電流の減少やビット線寄生容量の増加などが発生し、読出し性能の低下、あるいは安定性の低下といった事が問題になっている。キャッシュメモリとしては、例えばＳＲＡＭ（Static Random Access Memory）が用いられる。図５は、従来のキャッシュメモリの一例を示すレイアウト構成図である。このキャッシュメモリは、クロック生成回路１１（Clock Generator）及びプリデコーダ１２（第１デコーダ）、ファイナルデコーダ１３、Ｒｅａｄ／Ｗｒｉｔｅブロック１４（リード／ライト部）、メモリセルアレイ１５、Ｉ／Ｏ回路１６（I／O Circuit）を備える。メモリセルアレイ１５は、２個の部分に分かれてファイナルデコーダ１３を挟む。Ｒｅａｄ／Ｗｒｉｔｅブロック１４とＩ／Ｏ回路１６は、２個の部分に分かれてクロック生成回路１１及びプリデコーダ１２を挟む。

クロック生成回路１１は、クロックを生成して各部へ供給する。Ｉ／Ｏ回路１６は、外部との入出力を行う。プリデコーダ１２及びファイナルデコーダ１３は、外部からのアドレス信号をデコードして、メモリセルアレイ１５内のビット線及びワード線を選択する。Ｒｅａｄ／Ｗｒｉｔｅブロック１４は、センスアンプ等を含み、メモリセルアレイ１５に対するＲｅａｄ／Ｗｒｉｔｅを行う。

このようなキャッシュメモリは、メモリセルアレイ１５内のビット線（Bit Line）が長く、メモリセル電流の減少やビット線寄生容量の増加などにより、十分な性能を引出すことが困難になりつつある。

図６は、従来のビット線分割方式を用いたキャッシュメモリの一例を示すレイアウト構成図である。このキャッシュメモリは、クロック生成回路２１及びプリデコーダ２２（Pre-Decoder／Block Select Decoder）、Ｉ／Ｏ回路２３、コントロールブロック７０，７１，７２，７３、ローカルブロック６０，６１，６２，６３を備える。コントロールブロック７０，７１，７２，７３は、内部制御信号生成回路３１（Control Generator）、ファイナルデコーダ３２（ワードラインデコーダ）を備える。ローカルブロック６０，６１，６２，６３のそれぞれは、Ｒｅａｄ／Ｗｒｉｔｅブロック３３、メモリセルアレイ３４を備える。

ローカルブロック６０，６１，６２，６３のそれぞれは、２個の部分に分かれてコントロールブロックを挟む。２個の部分に分かれたローカルブロックのそれぞれにおいて、メモリセルアレイ３４は、更に２個の部分に分かれてＲｅａｄ／Ｗｒｉｔｅブロック３３を挟む。

このようなビット線分割方式のキャッシュメモリによれば、メモリセルアレイ３４内のビット線（Local Bit Line）は短く、上述したメモリセル電流の減少やビット線寄生容量の増加などを防止することができる。

図７は、従来のビット線分割方式を用いたキャッシュメモリの論理ブロック図である。図６と同一符号は図６に示された対象と同一又は相当物を示しており、ここでの説明を省略する。通常、キャッシュメモリは、基本動作として、プリデコーダ１２及びファイナルデコーダ３２は、入力アドレスをデコードし、Ｒｅａｄ／Ｗｒｉｔｅブロック３３は、メモリセルアレイ３４に保持されたデータを読み出す、もしくは、データを書き込む。

内部制御信号（センスアンプイネーブル信号、ビットプリチャージ信号、カラムセレクト出力ノードのリセット信号等）は、メモリセルアレイ３４に挟まれたＲｅａｄ／Ｗｒｉｔｅブロック３３を制御する。内部制御信号は、コントロールブロック２４における内部制御信号生成回路３１によりパルスとして生成される。

なお、従来技術として、アクティブスタンバイ電流を低減する半導体装置がある（例えば、特許文献１、特許文献２参照）。
特開２００４−２１３８９５号公報 特開２００４−２５９４３１号公報

しかしながら、上述したビット線分割方式のキャッシュメモリは、常に全てのローカルブロックがアクティブになるため、消費電力が大きい。

本発明は上述した問題点を解決するためになされたものであり、消費電力を低減するＳＲＡＭ、ＳＲＡＭ制御方法を提供することを目的とする。

上述した課題を解決するため、本発明の一態様は、ビット線分割方式を用いるメモリ装置であって、分割されたビット線に接続された複数のメモリセルアレイを有するブロックと、入力されるアドレス信号に基づいて、少なくとも一つのブロックを選択するブロック選択信号を生成する第１デコーダと、前記ブロック毎に設けられ、自己のブロックに属するメモリセルアレイのリードまたはライトを行うリード／ライト部と、前記ブロック毎に設けられ、自己のブロックが前記ブロック選択信号により選択された場合、該ブロックに属するリード／ライト部を動作状態にする一方、自己のブロックが前記ブロック選択信号により選択されない場合、該ブロックに属するリード／ライト部を非動作状態にするための動作制御信号を生成する信号生成部とを備える。

また、本発明の一態様は、ビット線分割方式を用いるメモリ装置の制御を行うメモリ制御方法であって、分割されたビット線のそれぞれを有する複数のメモリセルアレイのうち少なくとも一つのメモリセルアレイと該メモリセルアレイのリードまたはライトを行うリード／ライト部と該リード／ライト部の動作を制御する動作制御信号を生成する信号生成部とを含むブロックを、入力されるアドレス信号に基づいて選択するブロック選択信号を生成し、前記ブロック選択信号により選択されないブロックに属する信号生成部が、該ブロックに属するリード／ライト部を非動作状態にするための動作制御信号を生成することを行う。

開示のメモリ装置、メモリ制御方法によれば、ＳＲＡＭの消費電力を低減することができる。

以下、本発明の実施の形態について図面を参照しつつ説明する。

まず、本実施の形態に係るキャッシュメモリの構成について説明する。

図１は、本実施の形態に係るキャッシュメモリの構成の一例を示す論理ブロック図である。この図において、図７と同一符号の構成要素は図７に示された対象と同一又は相当物を示しており、ここでの説明を省略する。図１に示すキャッシュメモリは、コントロールブロック８０，８１，８２，８３を備える。コントロールブロック８０，８１，８２，８３はそれぞれ、内部制御信号生成回路（Control Generator）５１（信号生成部）、ファイナルデコーダ５２（第２デコーダ）を備える。

本実施の形態に係るキャッシュメモリは、ビット線分割方式を用い、ローカルブロック６０，６１，６２，６３を有する。ローカルブロック６０は、コントロールブロック８０に対応する。同様に、ローカルブロック６１はコントロールブロック８１に、ローカルブロック６２はコントロールブロック８２に、ローカルブロック６３はコントロールブロック８３に対応する。各コントロールブロックは、対応するローカルブロックの動作を制御する。

内部制御信号（動作制御信号）は、センスアンプを起動するセンスアンプイネーブル信号、動作サイクル前に予め両ビット線の電圧をＨｉレベルに持ち上げるビットプリチャージ信号、カラムセレクト出力ノードを動作サイクル前に予めリセットするリセット信号、等を含む。内部制御信号は、内部制御信号生成回路５１によりパルスとして生成され、メモリセルアレイ３４に挟まれたＲｅａｄ／Ｗｒｉｔｅブロック３３に供給され、Ｒｅａｄ／Ｗｒｉｔｅブロック３３を動作させる。

プリデコーダ２２は、アドレス信号をデコードし、動作させるローカルブロックを選択する。本実施の形態においては、プリデコーダ２２の出力で、ローカルブロック６０，６１，６２，６３のいずれかを選択するブロック選択信号として作用するプリデコード信号ＰＤＥＣを、内部制御信号を生成する論理である内部制御信号生成回路５１へ入力する。ＰＤＥＣ［０］、ＰＤＥＣ［１］、ＰＤＥＣ［２］、ＰＤＥＣ［３］は、それぞれローカルブロック６０，６１，６２，６３を選択するプリデコード信号である。内部制御信号生成回路５１は、選択されたローカルブロックだけに対して内部制御信号をＡｃｔｉｖｅ、つまり動作状態にして供給する。

図１は、ＰＤＥＣ［３］によりローカルブロック６３が選択された場合を示す。このとき、コントロールブロック８３からローカルブロック６３への内部制御信号のみがＡｃｔｉｖｅとなり、コントロールブロック８０，８１，８２からそれぞれ対応するローカルブロック６０，６１，６２への内部制御信号がＮｏｎ−Ａｃｔｉｖｅ、非動作状態となる。

図２は、本実施の形態に係る内部制御信号生成回路周辺の構成の一例を示す回路図である。内部制御信号生成回路５１は、ビットプリチャージ信号生成回路９１、カラムセレクト出力ノードリセット信号生成回路９２、センスアンプイネーブル信号生成回路９３を有する。ビットプリチャージ信号生成回路９１は、回路Ａとタイミング調整された遅延回路９４とを有する。カラムセレクト出力ノードリセット信号生成回路９２は、回路Ａとタイミング調整された遅延回路９５とを有する。センスアンプイネーブル信号生成回路９３は、回路Ａとタイミング調整された遅延回路９６とを有する。

全ての回路Ａは、クロック生成回路２１からのクロック（ＣＬＫ）とＰＤＥＣ（プリデコード信号）／ＣＤＥＣ（カラムデコード信号）から、センスアンプイネーブル信号、ビットプリチャージ信号、カラムセレクト出力ノードのリセット信号のそれぞれの基になる信号ＣＯＬＯＵＴを生成する。更に、遅延回路９４がＣＯＬＯＵＴに遅延を与えることにより、ビットプリチャージ信号生成回路９１からビットプリチャージ信号ＰＣ＿Ｂが生成される。同様に、遅延回路９５がＣＯＬＯＵＴに遅延を与えることにより、カラム出力ノードのリセット信号ＣＳＥＬがカラムセレクト出力ノードリセット信号生成回路９２から生成される。同様に、遅延回路９６がＣＯＬＯＵＴとクロック生成回路２１からのセンスアンプ（ＳＡＭＰ）の動作タイミングを示す信号ＳＡＥＦＥとのＮＡＮＤ演算結果に遅延を与えることにより、センスアンプを動作させるためのセンスアンプイネーブル信号ＳＡＥＮがセンスアンプイネーブル信号生成回路９３から生成される。

ファイナルデコーダ５２は、デコード回路９７（decoder）とタイミング調整された遅延回路９８とを有する。デコード回路９７は、ＰＤＥＣ／ＣＤＥＣから、ワード線の選択を指示する信号ＷＬＰＰを生成する。更に、遅延回路９８がＷＬＰＰに遅延を与えることにより、ファイナルデコーダ５２からワード線を選択する信号ＷＬが生成される。

図３は、本実施の形態に係る回路Ａの構成の一例を示す回路図である。クロック生成回路２１は、外部からのクロックＣＬＫに基づいてプリチャージのタイミングを示す信号ｐｃ１、ｐｃ２を生成する。ｐｃ１，ｐｃ２、ＰＤＥＣは、回路Ａへ入力される。例えば、コントロールブロック８３内の回路Ａは、ＰＤＥＣ［３］により対応するローカルブロック６３が選択された場合のみ、ＣＯＬＯＵＴにパルスを出力する。

次に、本実施の形態に係るキャッシュメモリの動作について説明する。

アドレス信号ＡＤ［０］，ＡＤ［１］の入力に対して、プリデコーダ２２は、プリデコード信号ＰＤＥＣ［３：０］を出力する。

本実施の形態において、プリデコーダ２２は、ＮＯＲタイプとする。プリデコード信号は、選択ブロックに対してＬｏｗが出力され、非選択ブロックに対してＨｉｇｈが出力される。本例では、選択ブロックをローカルブロック６３、非選択ブロックを６０、６１、６２とする。

例えば、プリデコード信号ＰＤＥＣ［３］によりローカルブロック６３が選択された場合、ローカルブロック６３に対応する内部制御信号生成回路５１は、対応するＲｅａｄ／Ｗｒｉｔｅブロック３３への内部制御信号をＡｃｔｉｖｅとし、この結果アクセス対象のローカルブロック６３の回路だけが動作する。この際、非選択のローカルブロック６０，６１，６２に対応する内部制御信号生成回路は、それぞれ対応するＲｅａｄ／Ｗｒｉｔｅブロック３３への内部制御信号をＮｏｎ−Ａｃｔｉｖｅとし、ローカルブロック６０，６１，６２は動作しない。つまり、必要最小限のローカルブロックだけをＡｃｔｉｖｅにする事で、消費電力の増大を防ぐ事が出来る。

次に、内部制御信号生成回路５１とファイナルデコーダ５２の回路構成とタイミング調整について説明する。

本実施の形態において、内部制御信号生成回路５１内の回路Ａの一部とファイナルデコーダ５２内のデコード回路９７の一部は、互いに同じ回路構成である。

図４は、本実施の形態に係るキャッシュメモリにおけるタイミング調整に関するタイミングチャートである。まず、ＣＬＫの立ち上がりを基準として、ＰＤＥＣ／ＣＤＥＣの立ち上がりが生成される。また、ＰＤＥＣ／ＣＤＥＣの立ち上がりを基準として、ＷＬＰＰ及びＣＯＬＯＵＴの立ち上がりが生成される。また、ＷＬＰＰに遅延を与えることにより、ＷＬが生成される。ＣＯＬＯＵＴに遅延を与えることにより、ＰＣ＿Ｂ及びＣＳＥＬが生成される。ＣＯＬＯＵＴの立ち下がりに遅延を与えることにより、ＳＡＥＮの立ち下がりが生成される。

回路Ａとデコード回路９７が同一の回路を含むことにより、回路Ａの出力であるＣＯＬＯＵＴとデコード回路９７の出力であるＷＬＰＰは、環境変化に対して同様に変動する。

ファイナルデコーダ５２の回路及び内部制御信号生成回路５１の回路が異なる場合と、同一である場合とを比較すると、本実施の形態のようにファイナルデコーダ５２の回路と内部制御信号生成回路５１の回路が同一である場合、プロセス、電圧および温度変化に対するワードラインの起動／解除タイミングの変化に内部制御信号が良く追従することにより、信号間のタイミングのずれを小さく出来る。また、ファイナルデコーダ５２と内部制御信号生成回路５１に同一形状のレイアウトを用いることにより、製造ばらつきの低減が期待できる。これにより、キャッシュメモリの誤動作の防止、キャッシュメモリやチップ全体の歩留まり向上に繋る。

本発明は、その精神または主要な特徴から逸脱することなく、他の様々な形で実施することができる。そのため、前述の実施の形態は、あらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明の範囲は、特許請求の範囲によって示すものであって、明細書本文には、何ら拘束されない。更に、特許請求の範囲の均等範囲に属する全ての変形、様々な改良、代替および改質は、全て本発明の範囲内のものである。

以上の実施の形態に関し、更に以下の付記を開示する。

（付記１） ビット線分割方式を用いるメモリ装置であって、
分割されたビット線に接続された複数のメモリセルアレイを有するブロックと、
入力されるアドレス信号に基づいて、少なくとも一つのブロックを選択するブロック選択信号を生成する第１デコーダと、
前記ブロック毎に設けられ、自己のブロックに属するメモリセルアレイのリードまたはライトを行うリード／ライト部と、
前記ブロック毎に設けられ、自己のブロックが前記ブロック選択信号により選択された場合、該ブロックに属するリード／ライト部を動作状態にする一方、自己のブロックが前記ブロック選択信号により選択されない場合、該ブロックに属するリード／ライト部を非動作状態にするための動作制御信号を生成する信号生成部と、
を備えるメモリ装置。
（付記１’） ビット線分割方式を用いるメモリ装置であって、
分割されたビット線に接続された複数のメモリセルアレイを有するブロックと、
入力されるアドレス信号に基づいて、少なくとも一つのブロックを選択するブロック選択信号を生成する第１デコーダと、
前記ブロック毎に設けられ、自己のブロックに属するメモリセルアレイのリードまたはライトを行うリード／ライト部と、
前記ブロック毎に設けられ、自己のブロックが前記ブロック選択信号により選択されない場合、該ブロックに属するリード／ライト部を非動作状態にするための動作制御信号を生成する信号生成部と、
を備えるメモリ装置。
（付記１’’） ビット線分割方式を用いるメモリ装置であって、
分割されたビット線に接続された複数のメモリセルアレイを有するブロックと、
入力されるアドレス信号に基づいて、少なくとも一つのブロックを選択するブロック選択信号を生成する第１デコーダと、
前記ブロック毎に設けられ、自己のブロックに属するメモリセルアレイのリードまたはライトを行うリード／ライト部と、
前記ブロック毎に設けられ、自己のブロックが前記ブロック選択信号により選択された場合、該ブロックに属するリード／ライト部を動作状態にするための動作制御信号を生成する信号生成部と、
を備えるメモリ装置。
（付記２） 付記１に記載のメモリ装置において、
前記信号生成部は、自己のブロックが前記ブロック選択信号により選択された場合、該ブロックに属するリード／ライト部を動作状態にするための動作制御信号を生成するメモリ装置。
（付記３） 付記１に記載のメモリ装置において、
更に、前記ブロック毎に設けられ、所定の回路を含んで、自己のブロックに属するメモリセルアレイのワード線を選択するワード線選択信号を生成する第２デコーダを備え、
前記信号生成部は、少なくとも一つの前記所定の回路を含むメモリ装置。
（付記４） 付記１に記載のメモリ装置において、
前記動作制御信号は、センスアンプイネーブル信号、ビットプリチャージ信号、カラムセレクト出力ノードのリセット信号の少なくともいずれかを含むメモリ装置。
（付記５） 付記４に記載のメモリ装置において、
更に、前記ブロック毎に設けられ、所定の回路を含んで、自己のブロックに属するメモリセルアレイのワード線を選択するワード線選択信号を生成する第２デコーダを備え、
前記信号生成部は、前記所定の回路を含んで前記センスアンプイネーブル信号を生成する回路と、前記所定の回路を含んで前記ビットプリチャージ信号を生成する回路と、前記所定の回路を含んで前記カラムセレクト出力ノードのリセット信号を生成する回路との少なくともいずれかである生成回路を含むメモリ装置。
（付記６） 付記５に記載のメモリ装置において、
前記生成回路と前記第２デコーダは更に、それぞれ遅延回路を含むメモリ装置。
（付記７） ビット線分割方式を用いるメモリ装置の制御を行うメモリ制御方法であって、
分割されたビット線のそれぞれを有する複数のメモリセルアレイのうち少なくとも一つのメモリセルアレイと該メモリセルアレイのリードまたはライトを行うリード／ライト部と該リード／ライト部の動作を制御する動作制御信号を生成する信号生成部とを含むブロックを、入力されるアドレス信号に基づいて選択するブロック選択信号を生成し、
前記ブロック選択信号により選択されないブロックに属する信号生成部が、該ブロックに属するリード／ライト部を非動作状態にするための動作制御信号を生成する
ことを行うメモリ制御方法。
（付記８） 付記７に記載のメモリ制御方法において、
前記ブロック選択信号により選択されたブロックに属する前記信号生成部が、該ブロックに属するリード／ライト部を動作状態にするための動作制御信号を生成するメモリ制御方法。
（付記９） 付記７に記載のメモリ制御方法において、
更に、前記メモリセルアレイのワード線を選択するワード線選択信号を生成し、
前記動作制御信号と前記ワード線選択信号は、互いに同じ構成の回路を経て生成されるメモリ制御方法。
（付記１０） 付記７に記載のメモリ制御方法において、
前記動作制御信号は、センスアンプイネーブル信号、ビットプリチャージ信号、カラムセレクト出力ノードのリセット信号の少なくともいずれかを含むメモリ制御方法。
（付記１１） 付記１０に記載のメモリ制御方法において、
更に、前記メモリセルアレイのワード線を選択するワード線選択信号を生成し、
前記センスアンプイネーブル信号と前記ビットプリチャージ信号と前記カラムセレクト出力ノードのリセット信号との少なくともいずれか、及び前記ワード線選択信号は、互いに同じ構成の回路を経て生成されるメモリ制御方法。
（付記１２） 付記１１に記載のメモリ制御方法において、
前記センスアンプイネーブル信号と前記ビットプリチャージ信号と前記カラムセレクト出力ノードのリセット信号との少なくともいずれか、及び前記ワード線選択信号は、それぞれ調整された遅延が与えられるメモリ制御方法。

本実施の形態に係るキャッシュメモリの構成の一例を示す論理ブロック図である。 本実施の形態に係る内部制御信号生成回路周辺の構成の一例を示す回路図である。 本実施の形態に係る回路Ａの構成の一例を示す回路図である。 本実施の形態に係るキャッシュメモリにおけるタイミング調整に関するタイミングチャートである。 従来のキャッシュメモリの一例を示すレイアウト構成図である。 従来のビット線分割方式を用いたキャッシュメモリの一例を示すレイアウト構成図である。 従来のビット線分割方式を用いたキャッシュメモリの論理ブロック図である。

符号の説明

２１ クロック生成回路、２２ プリデコーダ、２３ Ｉ／Ｏ回路、３３ Ｒｅａｄ／Ｗｒｉｔｅブロック、３４ メモリセルアレイ、５１ 内部制御信号生成回路、５２ ファイナルデコーダ、６０，６１，６２，６３ ローカルブロック、８０，８１，８２，８３ コントロールブロック。

Claims (10)

1. ビット線分割方式を用いるメモリ装置であって、
   分割されたビット線に接続された複数のメモリセルアレイを有するブロックと、
   入力されるアドレス信号に基づいて、少なくとも一つのブロックを選択するブロック選択信号を生成する第１デコーダと、
   前記ブロック毎に設けられ、自己のブロックに属するメモリセルアレイのリードまたはライトを行うリード／ライト部と、
   前記ブロック毎に設けられ、自己のブロックが前記ブロック選択信号により選択された場合、該ブロックに属するリード／ライト部を動作状態にする一方、自己のブロックが前記ブロック選択信号により選択されない場合、該ブロックに属するリード／ライト部を非動作状態にするための動作制御信号を生成する信号生成部と、
   を備えるメモリ装置。
2. 請求項１に記載のメモリ装置において、
   前記信号生成部は、自己のブロックが前記ブロック選択信号により選択された場合、該ブロックに属するリード／ライト部を動作状態にするための動作制御信号を生成するメモリ装置。
3. 請求項１または請求項２に記載のメモリ装置において、
   更に、前記ブロック毎に設けられ、所定の回路を含んで、自己のブロックに属するメモリセルアレイのワード線を選択するワード線選択信号を生成する第２デコーダを備え、
   前記信号生成部は、少なくとも一つの前記所定の回路を含むメモリ装置。
4. 請求項１乃至請求項３のいずれかに記載のメモリ装置において、
   前記動作制御信号は、センスアンプイネーブル信号、ビットプリチャージ信号、カラムセレクト出力ノードのリセット信号の少なくともいずれかを含むメモリ装置。
5. 請求項４に記載のメモリ装置において、
   更に、前記ブロック毎に設けられ、所定の回路を含んで、自己のブロックに属するメモリセルアレイのワード線を選択するワード線選択信号を生成する第２デコーダを備え、
   前記信号生成部は、前記所定の回路を含んで前記センスアンプイネーブル信号を生成する回路と、前記所定の回路を含んで前記ビットプリチャージ信号を生成する回路と、前記所定の回路を含んで前記カラムセレクト出力ノードのリセット信号を生成する回路との少なくともいずれかである生成回路を含むメモリ装置。
6. ビット線分割方式を用いるメモリ装置の制御を行うメモリ制御方法であって、
   分割されたビット線のそれぞれを有する複数のメモリセルアレイのうち少なくとも一つのメモリセルアレイと該メモリセルアレイのリードまたはライトを行うリード／ライト部と該リード／ライト部の動作を制御する動作制御信号を生成する信号生成部とを含むブロックを、入力されるアドレス信号に基づいて選択するブロック選択信号を生成し、
   前記ブロック選択信号により選択されないブロックに属する信号生成部が、該ブロックに属するリード／ライト部を非動作状態にするための動作制御信号を生成する
   ことを行うメモリ制御方法。
7. 請求項６に記載のメモリ制御方法において、
   前記ブロック選択信号により選択されたブロックに属する前記信号生成部が、該ブロックに属するリード／ライト部を動作状態にするための動作制御信号を生成するメモリ制御方法。
8. 請求項６または請求項７に記載のメモリ制御方法において、
   更に、前記メモリセルアレイのワード線を選択するワード線選択信号を生成し、
   前記動作制御信号と前記ワード線選択信号は、互いに同じ構成の回路を経て生成されるメモリ制御方法。
9. 請求項６乃至請求項８のいずれかに記載のメモリ制御方法において、
   前記動作制御信号は、センスアンプイネーブル信号、ビットプリチャージ信号、カラムセレクト出力ノードのリセット信号の少なくともいずれかを含むメモリ制御方法。
10. 請求項９に記載のメモリ制御方法において、
    更に、前記メモリセルアレイのワード線を選択するワード線選択信号を生成し、
    前記センスアンプイネーブル信号と前記ビットプリチャージ信号と前記カラムセレクト出力ノードのリセット信号との少なくともいずれか、及び前記ワード線選択信号は、互いに同じ構成の回路を経て生成されるメモリ制御方法。

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