JP2002093158A

JP2002093158A - 半導体装置およびメモリシステム

Info

Publication number: JP2002093158A
Application number: JP2000278666A
Authority: JP
Inventors: Takeshi Sakata; 健阪田; Hideyuki Matsuoka; 秀行松岡; Satoru Hanzawa; 悟半澤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-09-08
Filing date: 2000-09-08
Publication date: 2002-03-29

Abstract

(57)【要約】【課題】待機時の貫通電流を減少させ、高集積かつ低電
力なメモリを提供する。【解決手段】入力データＤＩをデータエンコーダＬＷＣ
によりエンコードしてライトデータＧＩとし、リードデ
ータＧＯをデータデコーダＬＷＤによりデコードして出
力データＤＯとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびメ
モリシステムに関し、特に情報を保持するために貫通電
流が流れるメモリセルを用いた高集積なメモリを含む半
導体装置およびメモリシステムに関する。

【０００２】

【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）は、高集積で高速なメモリとして、パ
ーソナルコンピュータのメインメモリなどに広く用いら
れている。ＤＲＡＭは、１個のトランジスタと１個のキ
ャパシタからなる１トランジスタ１キャパシタ（１Ｔ１
Ｃ）型セルをメモリセルとして用いており、微細加工技
術の進歩と材料および構造の工夫によりメモリセルの高
集積化が進められてきた。しかし、小さな面積で十分な
蓄積電荷容量値を確保するキャパシタの形成が困難にな
ってきている。また、近年のトレンドを維持するために
は、数年後に最小加工寸法の２乗の６倍以下のセル面積
にしなければならないが、１Ｔ１Ｃ型セルでの実現は困
難である。

【０００３】そこで、新たな方式のメモリセルとして、
米国特許５５３５１５６号に、負性微分抵抗素子を用い
たメモリセルが開示されている。この従来技術で用いら
れている負性微分抵抗素子は、電圧に対する電流がＳ字
型の特性を持つ。この特性によりバイアス電圧を適当に
定めることで、メモリセルは低電流と高電流の二つの安
定状態を持つ。すなわち、上記負性微分抵抗素子は１Ｔ
１Ｃ型セルのようにキャパシタに電荷を貯えるのではな
く、素子の状態によりデータを保持する。読み出し動作
は、負性微分抵抗素子の状態を維持したまま、電流が大
きくなるようにバイアスし、その信号電流によりデータ
を判別する。このメモリセルは、キャパシタを用いない
単純な構造であり、原理的には最小加工寸法の２乗の４
倍のセル面積で実現可能である。

【０００４】

【発明が解決しようとする課題】しかしながら、負性微
分抵抗素子によりデータを保持するためには、負性微分
抵抗素子の動作点を、待機状態でも低電流と高電流のい
ずれかに維持しなければならない。このため、高電流状
態のデータを保持しているメモリセルでは、一定の貫通
電流を流さなければならない。したがって、メモリの待
機電流は、メモリセルが記憶しているデータパターンに
依存し、全メモリセルが高電流状態であるワーストパタ
ーンでは、貫通電流の合計が大きくなる。

【０００５】一般にＤＲＡＭの消費電流仕様は、電流が
最大となるワーストパターンで定めており、負性微分抵
抗素子を用いたメモリでもＤＲＡＭ代替用途では上記ワ
ーストパターンでの電流値が問題となる。そしてメモリ
セルの貫通電流と読み出し時の電流との比は、負性微分
抵抗素子の構造などにより定まるため、読み出し時の電
流を確保すると、貫通電流を小さくすることは困難であ
る。

【０００６】本発明の目的は、データを保持するために
上記データに依存して貫通電流が流れるメモリセルに対
し、ワーストパターンでの合計の貫通電流を低減し、高
集積かつ低消費電力のメモリを有する半導体装置あるい
はメモリシステムを実現することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
の本発明の代表的な手段の特徴は、メモリセルの各々
が、待機時に保持しているデータに応じて、第１の状態
と、上記メモリセルの貫通電流が上記第１の状態よりも
大きい第２の状態とをとる半導体メモリにおいて、外部
から入力された入力データをエンコードして、選択され
た複数のメモリセルのライトデータとするエンコーダ
と、選択された複数のメモリセルからのリードデータを
デコードして、外部へ出力する出力データとするデコー
ダとを有し、複数のメモリセル中で、上記第１の状態で
あるメモリセルの個数が上記第２の状態であるメモリセ
ルの個数よりも多くなるように制御することにある。

【０００８】なお、本願明細書では「ＭＯＳトランジス
タ」を、絶縁ゲート型電界効果型トランジスタを意味す
る略式表現として用いることとする。

【０００９】

【発明の実施の形態】図１は、本発明によるメモリの要
部ブロック図である。データエンコーダＬＷＣとデータ
デコーダＬＷＤを設けていることが特徴である。ここで
は、同期式メモリの構成例を示している。クロックバッ
ファＣＫＢ，コマンドバッファＣＢ，コマンドデコーダ
ＣＤ，アドレスバッファＡＢ，カラムアドレスカウンタ
ＹＣＴ，入力バッファＤＩＢ，出力バッファＤＯＢを有
し、さらにメモリアレーＭＡＲを含んだセクタＳＣＴ
０，ＳＣＴ１，…が設けられている。セクタはバンクに
対応している設けられるが、バンクあたり複数個のセク
タとしてもよい。セクタはさらに、ロウプリデコーダＸ
ＰＤ，カラムプリデコーダＹＰＤ，ライトバッファＷ
Ｂ，メインアンプＭＡなどを有する。

【００１０】各回路ブロックは、以下のような役割を果
たす。クロックバッファＣＫＢは、外部クロックＣＬＫ
を内部クロックＣＬＫＩとして、コマンドデコーダＣＤ
などに分配する。コマンドデコーダＣＤは、外部からの
制御信号ＣＭＤに応じて、アドレスバッファＡＢ、カラ
ムアドレスカウンタＹＣＴ、入力バッファＤＩＢ、出力
バッファＤＯＢなどを制御する制御信号ＣＰを発生す
る。アドレスバッファＡＢは、外部クロックＣＬＫに応
じた所望のタイミングで、外部からのアドレスＡＤＲを
取り込み、ロウアドレスＢＸをロウアドレスプリデコー
ダＸＰＤに送る。

【００１１】ロウアドレスプリデコーダＸＰＤは、ロウ
アドレスＢＸをプリデコードし、ロウプリデコードアド
レスＣＸとマット選択信号ＭＳをメモリアレーＭＡＲに
出力する。アドレスバッファＡＢはまた、カラムアドレ
スをカラムアドレスカウンタＹＣＴに送る。カラムアド
レスカウンタＹＣＴはそのアドレスを初期値として、バ
ースト動作を行うカラムアドレスＢＹを発生し、カラム
アドレスプリデコーダＹＰＤによりプリデコードして、
カラムプリデコードアドレスＣＹをメモリアレーＭＡＲ
に出力する。入力バッファＤＩＢは、外部との入出力デ
ータＤＱのデータを所望のタイミングで取り込む。

【００１２】データエンコーダＬＷＣは、その入力デー
タＤＩをエンコードし、ライトデータＧＩをライトバッ
ファＷＢに出力する。ライトバッファＷＢは、ライトデ
ータＧＩをメイン入出力線ＭＩＯに出力する。一方、メ
インアンプＭＡは、メイン入出力線ＭＩＯの信号を増幅
し、リードデータＧＯを出力する。データデコーダＬＷ
Ｄは、リードデータＧＯをデコードし、出力データＤＯ
を出力バッファＤＯＢに送る。出力バッファＤＯＢは、
入出力データＤＱに所望のタイミングで、出力データＤ
Ｏを出力する。

【００１３】ここで、メモリアレーＭＡＲは、後で示す
ように負性微分抵抗素子を含んだメモリセルを配置して
構成される。また、データエンコーダＬＷＣとデータデ
コーダＬＷＤにより、通常のバイナリの入出力データＤ
Ｑに対し、メモリアレーＭＡＲが記憶するデータを、’
１’の個数が’０’の個数よりも少なくなるコードにす
る。このコーディングは、ロウ・ウェイト・コーディン
グ（Low-Weight Coding）と呼ばれ、アイ・イー・イー
・イー、１９９６シンポジウムオンＶＬＳＩサーキッ
ツ、ダイジェスト・オブ・テクニカル・ペーパーズ、第
１４４頁から第１４５頁（IEEE,1996 Symposium on
VLSI Circuits Digest of TechnicalPapers, pp.1
44-145）にチップ間のバスに応用した例が示されてい
る。このコーディングを用いることにより、メモリアレ
ーＭＡＲ中で’１’を記憶するメモリセル数の最大値を
半減できる。それにより、’１’を保持するメモリセル
に貫通電流が流れ、’０’を保持するメモリセルの貫通
電流が無視できる場合に、メモリアレーＭＡＲの合計の
貫通電流の最大値を半減できる。

【００１４】この例では、シンクロナスＤＲＡＭ（ＳＤ
ＲＡＭ）と同様に、外部クロックＣＬＫと同期してコマ
ンドやアドレスの取り込みおよびデータの入出力を行う
同期式メモリとして、高い周波数での動作による高デー
タレートを可能にしている。ＳＤＲＡＭに限らず、１Ｔ
１Ｃ型メモリセルを用いたＤＲＡＭについて開発されて
いる各種の高速メモリ方式が応用できる。

【００１５】つぎに、データエンコーダＬＷＣとデータ
デコーダＬＷＤの構成と動作を説明する。以下では８ビ
ットのバイナリの入力データＤＩを、データエンコード
ＬＷＣによりフラグとして１ビットを加えた９ビットの
ライトデータＧＩにエンコードする場合を示す。逆に、
９ビットのリードデータＧＯを、データデコーダＬＷＤ
によりフラグを取り除いた８ビットの出力データＤＯに
デコードするとする。

【００１６】ここで、８ビットのバイナリの入力データ
ＤＩは、相補信号ＤＩ０ｔ〜ＤＩ７ｔ，ＤＩ０ｂ〜ＤＩ
７ｂで伝達される。また、９ビットのライトデータＧＩ
も、相補信号ＧＩ０ｔ〜ＧＩ８ｔ，ＧＩ０ｂ〜ＧＩ８ｂ
で伝達される。同様に、９ビットのリードデータＧＯ
も、相補信号ＧＯ０ｔ〜ＧＯ８ｔ，ＧＯ０ｂ〜ＧＯ８ｂ
で伝達される。一方、８ビットの出力データＤＯは、ト
ゥルー信号ＤＯ０〜ＤＯ７で伝達される。

【００１７】本発明は、このデータ伝達方法に限定され
ないことはもちろん、このビット数に限定されず、他の
ビット数でも適用可能である。ただし、ビット数が大き
いとデータエンコーダＬＷＣおよびデータデコーダＬＷ
Ｄの回路規模が大きくなり、ビット数が小さいとフラグ
の分のメモリセル数が増加する。そのため、実用上は８
ビットを９ビットにするコーディング程度が適当であ
る。たとえば１６ビット構成のメモリの場合、上位８ビ
ットと下位８ビットに分けて、それぞれコーディングす
ることが望ましい。

【００１８】図２は、データエンコーダＬＷＣの構成例
を示している。判定回路ＩＦＤと、その相補な出力ＤＩ
Ｆｔ，ＤＩＦｂにより制御される８個のセレクタＳＥＬ
２により構成されている。判定回路ＩＦＤは、フラグで
あるライトデータＧＩ８ｔ，ＧＩ８ｂも出力する。

【００１９】図３は、図２中の判定回路ＩＦＤの構成例
を示している。この回路は、１３個のＮＭＯＳトランジ
スタＭＮＥ，ＭＮ０ｂ〜ＭＮ３ｂ，ＭＮ４ｔ〜ＭＮ７
ｔ，ＭＮＤｂ，ＭＮＤｔ，ＭＮＬｂ，ＭＮＬｔと５個の
ＰＭＯＳトランジスタＭＰＰｂ，ＭＰＰｔ，ＭＰＥＱ，
ＭＰＬｂ，ＭＰＬｔからなる差動アンプと、３個のＣＭ
ＯＳインバータＩ８ｔ，Ｉ８ｂ，ＩＦｂと、２入力ＮＡ
ＮＤゲートとインバータからなる２個のライトデータド
ライバＧＩＤで構成される。

【００２０】ＰＭＯＳトランジスタＭＰＰｂ，ＭＰＰ
ｔ，ＭＰＥＱは、プリチャージおよびイコライズのため
に設けられており、ＮＭＯＳトランジスタＭＮＬｂ，Ｍ
ＮＬｔとＰＭＯＳトランジスタＭＮＬｂ，ＭＮＬｔは、
正帰還により差動アンプの出力を確定させるために設け
られている。ＮＭＯＳトランジスタＭＮ０ｂ〜ＭＮ３
ｂ，ＭＮ４ｔ〜ＭＮ７ｔは、同じゲート幅／ゲート長と
し、ＭＮＤｂ，ＭＮＤｔはその半分のゲート幅／ゲート
長とする。ＮＭＯＳトランジスタＭＮＤｔは、ロウレベ
ルＶＳＳがゲートに入力され、常時オフしており、差動
アンプの寄生容量のバランスをとるために設けられてい
る。そのソース・ドレイン容量の影響が小さい場合には
なくてもよい。

【００２１】この構成により、ＮＭＯＳトランジスタＭ
Ｎ０ｂ〜ＭＮ３ｂとＭＮ４ｔ〜ＭＮ７ｔとで、オンして
いるトランジスタ数が比較される。同数の場合には、Ｎ
ＭＯＳトランジスタＭＮＤｂがオンでＭＮＤｔがオフに
なっていることで、判定結果ＤＩＦｔがロウでＤＩＦｂ
がハイになる。ＮＭＯＳトランジスタＭＮ０ｂ〜ＭＮ３
ｂには入力データＤＩ０ｂ〜ＤＩ３ｂが、ＭＮ４ｔ〜Ｍ
Ｎ７ｔには入力データＤＩ４ｔ〜ＤＩ７ｔが入力されて
おり、ＤＩ０ｂ〜ＤＩ３ｂとＤＩ４ｔ〜ＤＩ７ｔとで、
ハイレベルの数が比較される。

【００２２】ここで、ＤＩ０ｂ〜ＤＩ３ｂは、ＤＩ０ｔ
〜ＤＩ３ｔを反転させた信号であるので、入力データＤ
Ｉ０ｔ〜ＤＩ７ｔで’１’と’０’の個数が比較される
ことになる。すなわち、ＤＩ０ｔ〜ＤＩ７ｔで’１’
が’０’よりも多いときに、ＤＩＦｔがハイレベルＶＣ
ＣでＤＩＦｂがロウレベルＶＳＳになる。この判定回路
ＩＦＤは、他入力の差動アンプを用いることにより、少
ないトランジスタ数で、’１’と’０’の個数の比較を
実現している。さらに、相補信号の入力を活かして対称
な構成とし、精度を高めている。なお、ＮＭＯＳトラン
ジスタＭＮＬｂ，ＭＮＬｔとＰＭＯＳトランジスタＭＮ
Ｌｂ，ＭＮＬｔの正帰還動作により、出力確定後に不要
な電流が流れないようにしている。

【００２３】図４は、図２中のセレクタＳＥＬ２の構成
例を示している。パストランジスタとして動作するＰＭ
ＯＳトランジスタＭＰｔｔ，ＭＰｔｂ，ＭＰｂｔ，ＭＰ
ｂｂおよびＮＭＯＳトランジスタＭＮｔｔ，ＭＮｔｂ，
ＭＮｂｔ，ＭＮｂｂと、２入力ＮＡＮＤゲートとインバ
ータからなる２個のライトデータドライバＧＩＤで構成
される。判定回路ＩＦＤの出力ＤＩＦｔ，ＤＩＦｂによ
り、パストランジスタ部が制御され、ＤＩＦｔがハイで
ＤＩＦｂがロウならばトゥルー信号とバー信号を入れ替
え、ＤＩＦｔがロウでＤＩＦｂがハイならばそのまま出
力する。

【００２４】図５は、図２から図４に示したデータエン
コーダＬＷＣの動作を示すタイミング図である。入力デ
ータＤＩが取り込まれた後、起動信号ＤＩＥをハイにし
てプリチャージ信号ＤＩＰＣｂもハイにすることによ
り、判定回路ＩＦＤ内の差動アンプが動作し、判定結果
ＤＩＦｔ，ＤＩＦｂが得られる。実線では入力データＤ
Ｉの’１’が’０’よりも多い場合を、点線では’１’
の個数が’０’の個数以下の場合を示している。それに
応じて、セレクタＳＥＬ２が入力データを反転させるか
否かが定まる。エネーブル信号ＧＩＥをハイにすること
により、判定回路ＩＦＤおよびセレクタＳＥＬ２中で、
ハイが入力されているライトデータドライバＧＩＤが出
力をハイに駆動する。すなわち、ライトデータＧＩが駆
動される。このようにして、前述のロウ・ウェイト・コ
ーディングが行われ、ライトデータＧＩで’１’は４ビ
ット以下となる。

【００２５】図６は、データデコーダＬＷＤの構成例を
示している。判定回路ＯＦＤと、その相補な出力ＤＯＦ
ｔ，ＤＯＦｂにより制御される８個のセレクタＳＥＬに
より構成されている。判定回路ＯＦＤには、フラグであ
るリードデータＧＯ８ｔ，ＧＯ８ｂが入力される。

【００２６】図７は、図６中の判定回路ＯＦＤの構成例
を示している。３個のＮＭＯＳトランジスタＭＮＥ，Ｍ
ＮＬｂ，ＭＮＬｔと７個のＰＭＯＳトランジスタＭＰＣ
ｂ，ＭＰＣｔ，ＭＰＰｂ，ＭＰＰｔ，ＭＰＥＱ，ＭＰＬ
ｂ，ＭＰＬｔからなるリードデータレシーバＧＡと、３
個のＭＯＳインバータＩ８ｔ，Ｉ８ｂ，ＩＦｂで構成さ
れる。

【００２７】ＰＭＯＳトランジスタＭＰＰｂ，ＭＰＰ
ｔ，ＭＰＥＱは、プリチャージおよびイコライズのため
に設けられており、ＮＭＯＳトランジスタＭＮＥ，ＭＮ
Ｌｂ，ＭＮＬｔとＰＭＯＳトランジスタＭＮＬｂ，ＭＮ
Ｌｔはラッチ型差動アンプを構成しており、ＰＭＯＳト
ランジスタＭＰＰｂ，ＭＰＰｔは入力されるリードデー
タＧＯ８ｔ，ＧＯ８ｂの分離を制御する。データエンコ
ーダＬＷＣの判定回路ＩＦＤと異なり、リードデータの
判定を行うだけで、単純な構成になっている。

【００２８】インバータＩ８ｔは、ラッチ型差動アンプ
ＧＡの出力ノードＧＡＯｂ，ＧＡＯｔの容量をバランス
させるためのものであり、インバータＩ８ｂと同じ入力
容量となるように同じ寸法のトランジスタで構成する。
その入力容量の影響が小さい場合には、なくてもよい。

【００２９】図８は、図６中のセレクタＳＥＬの構成例
を示している。リードデータレシーバＧＡと、２個の２
入力ＮＡＮＤゲートＮＡＯｔ，ＮＡＯｂと、パストラン
ジスタとして動作するＰＭＯＳトランジスタＭＰｂｂ，
ＭＰｔｂおよびＮＭＯＳトランジスタＭＮｂｂ，ＭＮｔ
ｂと、インバータＩＤＯで構成される。このようにラッ
チ型差動アンプを用いることにより、リードデータＧＯ
の信号はフル振幅でなくてもよく、小振幅の時点で増幅
することで高速な動作が可能であり、リードデータＧＯ
の寄生容量が大きい場合に低電力化も可能である。

【００３０】図４に示したセレクタＳＥＬ２では、ＮＡ
ＮＤゲートとインバータをライトデータドライバＧＩＤ
として、パストランジスタ後にまとめて設けているが、
図８の回路ではＮＡＮＤゲートＮＡＯｔ，ＮＡＯｂをパ
ストランジスタ部の前に設けている。これにより、リー
ドデータレシーバＧＡの出力ＧＡＯｉｔ，ＧＡＯｉｂの
負荷が、パストランジスタの制御により変動することを
避けている。判定回路ＯＦＤの出力ＤＯＦｔ，ＤＯＦｂ
により、パストランジスタ部が制御され、ＤＯＦｔがハ
イでＤＯＦｂがロウならばバー信号入力を出力し、ＤＯ
ＦｔがロウでＤＯＦｂがハイならばトゥルー信号入力を
出力する。

【００３１】図９は、図６から図８に示したデータデコ
ーダＬＷＤの動作を示すタイミング図である。判定回路
ＯＦＤおよびセレクタＳＥＬ中のリードデータレシーバ
ＧＡについて、プリチャージ信号ＧＯＰＣｂをハイにし
てプリチャージを停止し、制御信号ＧＯＣｂを一時的に
ロウにすることによりリードデータＧＯの信号を取り込
む。そして、起動信号ＧＯＥをハイにしてラッチ型差動
アンプを動作させ出力ＧＡＯｔ，ＧＡＯｂを確定させ
る。それにより、判定回路ＯＦＤが判定結果ＤＯＦｔ，
ＤＯＦｂを出力する。実線では、リードデータＧＯ８ｔ
がハイでＧＯ８ｂがロウの場合を、点線ではＧＯ８ｔが
ロウでＧＯ８ｂがハイの場合を示している。それに応じ
て、セレクタＳＥＬがリードデータを反転させるか否か
が定まり、エネーブル信号ＤＯＥをハイにすることによ
り、出力データＤＯが駆動される。このようにして、前
述のロウ・ウェイト・コーディングのデコードが行われ
る。

【００３２】つぎに、メモリアレーおよびメモリセルに
ついて説明する。図１０は、図１中のメモリアレーＭＡ
Ｒの構成例を示している。サブワードドライバ部ＷＤＧ
００〜ＷＤＧ７７とセンスアンプ部ＳＡＧ００〜ＳＡＧ
８７により、複数（この図では８×８の６４）個のサブ
アレーＭＣＡ００〜ＭＣＡ７７に分割されている。サブ
ワードドライバ部ＷＤＧ００〜ＷＤＧ７７は、ロウデコ
ーダＸＤＥＣ０〜ＸＤＥＣ７により選択されて動作す
る。一方、センスアンプ部ＳＡＧ００〜ＳＡＧ８７は、
センスアンプ制御回路ＳＡＣ０〜ＳＡＣ８により制御さ
れ、カラムデコーダＹＤＥＣにより選択される。

【００３３】図１１は、図１０中のサブアレーＭＣＡ２
２と、それに隣接するサブワードドライバ部ＷＤＧ２
２，ＷＤＧ２３およびセンスアンプ部ＳＡＧ２２，ＳＡ
Ｇ３２を取り出して、それらの内部構成を示している。
サブアレーＭＣＡ２２は、ワード線ＷＬ０，ＷＬ１，Ｗ
Ｌ２，ＷＬ３，…とデータ線ＤＬ０，ＤＬ１，ＤＬ２，
ＤＬ３，…との交点に、メモリセルＭＣＤがマトリクス
状に配置されて構成されている。

【００３４】ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ
３，…は、サブワードドライバ部ＷＤＧ２２，ＷＤＧ２
３内のサブワードドライバＳＷＤに接続されている。一
方、データ線ＤＬ０，ＤＬ１，ＤＬ２，ＤＬ３，…は、
センスアンプ部ＳＡＧ２２，ＳＡＧ３２内のセンスアン
プＳＡに接続されている。ここでは省略しているが、セ
ンスアンプＳＡに入出力線が接続され、図１中のライト
バッファＷＢおよびメインアンプＭＡと、データの授受
を行う。

【００３５】ここで用いている構成は、ロウ系について
は階層型ワード線構成と呼ばれている構成で、カラム系
については多分割データ線構成と呼ばれている構成であ
り、いずれもＤＲＡＭで一般に用いられている構成を応
用したものである。このように、メモリセルアレーを複
数のサブアレーに分割することにより、ワード線および
データ線の線長を短くして、高速な動作を可能にしてい
る。データパスである入出力線についても階層構成に
し、ローカル入出力線をセンスアンプＳＡに接続し、サ
ブアンプを介して、図１中のメイン入出力線ＭＩＯとデ
ータの授受を行うことが、高速動作に好適である。その
際、ローカル入出力線とメイン入出力線とも差動信号の
対線にすることが、安定動作の点から望ましい。

【００３６】図１０に示したように、サブワードドライ
バ部ＷＤＧ００〜ＷＤＧ７８とセンスアンプ部ＳＡＧ０
０〜ＳＡＧ８７はいずれも、端に配置されているもの以
外は、二つのサブアレーで共有されており、面積増加が
抑えられている。このような構成では、入出力線とセン
スアンプＳＡとの接続や、センスアンプＳＡとデータ線
との接続の都合で、アドレスによりメモリセルＭＣＤが
記憶する物理的データがメイン入出力線ＭＩＯ上の論理
的データの反転になる場合がある。その場合、ライトバ
ッファＷＢとメインアンプＭＡなどデータパス中に、図
４に示したようなセレクタを設け、アドレスに応じてデ
ータを反転させ、ライトデータＧＩおよびリードデータ
ＧＯとメモリセルＭＣＤが記憶する物理的データが一致
するようにすれば、ロウ・ウェイト・コーディングを用
いたことによる本発明の効果が得られる。

【００３７】図１２は、図１１中のメモリセルＭＣＤの
構造例を示している。この図では、配線層などを省略し
ている。１００はｐ型半導体基板、１０１は素子間分離
酸化膜、１０２はビット線となるｎ型領域、１０３はｐ
型領域、１０４はトンネル膜、１０５はワード線となる
ｎ⁺型ポリシリコンである。この構造により、アイ・イ
ー・イー・イー２０００シンポジウムオンＶＬＳＩテク
ノロジー、ダイジェスト・オブ・テクニカル・ペーパー
ズ、第３０頁から第３１頁（IEEE 2000 Symposium o
n VLSI Technology Digest of Technical Paper
s, pp.30-31）に示されているＭＩＳＳ型トンネルダイ
オードが実現される。

【００３８】図１３は、図１２に示したＭＩＳＳ型トン
ネルダイオードの特性を、模式的に示している。ＭＩＳ
Ｓ型トンネルダイオードは、電流スイープで測定した場
合、電圧Ｖに対して電流ＩがＳ字型の負性微分抵抗特性
を示すが、負性抵抗の領域は安定でないため、電圧スイ
ープで測定すると、この図のように、ヒステリシス特性
を示す。すなわち、印加電圧Ｖを上げていくと、電圧Ｖ
Ｈで低電流状態から高電流状態に切り替わり、印加電圧
Ｖを下げていくと、電圧ＶＬで高電流状態から低電流状
態に切り替わる。

【００３９】この特性により、一つの素子のみでメモリ
セルとして動作できる。待機状態では、ＶＬとＶＨの中
間の電圧ＶＳを印加しておくことにより、記憶している
データが’０’のときには低電流状態の動作点ＰＳ
０、’１’のときには高電流状態の動作点ＰＳ１とな
る。読み出し動作は、ＶＨよりも小さい電圧ＶＲに印加
電圧を上げ、動作点をＰＲ０，ＰＲ１とし、そのときの
読み出し電流をセンスアンプで検出する。’０’の書き
込みは、ＶＬよりも小さい電圧ＶＷ０に印加電圧を下げ
ることにより行い、’１’の書き込みは、ＶＨよりも大
きい電圧ＶＷ１に印加電圧を上げることにより行う。こ
のような印加電圧の制御は、図１１中のサブワードドラ
イバＳＷＤとセンスアンプＳＡにより、ワード線とデー
タ線の電圧を各々制御して行う。なお、書き込み時に
は、非選択セルのデータが破壊されないよう、非選択セ
ルの印加電圧がＶＬとＶＨとの間になるように、ワード
線とデータ線を制御する。

【００４０】このように、ＭＩＳＳ型トンネルダイオー
ドは、一素子だけでスタティックなデータ保持が可能で
ある。図１２に示したように、単純な構造で実現でき、
ワード線とデータ線との交点に設けることができる。ワ
ード線とデータ線の配線ピッチを、最小加工寸法の２倍
にすれば、セル面積を最小加工寸法の２乗の４倍にでき
る。ロウ・ウェイト・コーディングのフラグ分により、
メモリセル数が例えば８分の９倍に増加するが、それを
考慮しても、１Ｔ１Ｃ型セルを用いた場合などに比べれ
ば、同じメモリ容量のサブアレー面積を小さくできる。

【００４１】図１３では、電流Ｉを対数目盛りで示して
おり、高電流状態と低電流状態の電流比は大きく、待機
時に’０’を記憶しているメモリセルの貫通電流は、’
１’のメモリセルの貫通電流に比べて無視できる。入力
データをそのまま書き込む場合、全メモリセルが’１’
を記憶する場合があり、その場合の貫通電流が大きい。
それに対し、前述のようにロウ・ウェイト・コーディン
グを用いることにより、ロウ・ウェイト・コーディング
のフラグ分を含めても、ワーストパターンでの’１’の
個数が半減し、貫通電流の合計がほぼ半減する。すなわ
ち、ワースト状態での待機電流を半減できる。なお、ラ
ンダムパターンでの平均的な待機電流も低減される。

【００４２】また、メモリアレーＭＡＲで、１サイクル
分のデータ授受を１個のサブアレーで行えば、ロウ・ウ
ェイト・コーディングされた同一ワード線上に書き込ま
れることになり、１本のワード線上で’１’の個数の最
大値が半減する。それにより、読み出しあるいは’１’
書き込み時に、１個のサブワードドライバが流さなけれ
ばならない電流値が小さくなる。それにより、サブワー
ドドライバの駆動能力を十分確保し、安定かつ高速な動
作を実現できる。あるいは、サブワードドライバのトラ
ンジスタ寸法を小さくして、面積を小さくできる。場合
によっては、ワード線に接続されるメモリセル数を増や
して、サブワードドライバ部の個数を少なくし、面積を
小さくできる。

【００４３】以上、ＭＩＳＳ型トンネルダイオードをメ
モリセルとして用いたメモリに、本発明を適用した例を
説明してきた。本発明は、これに限定されず、様々な変
形や応用ができる。以下では、それらの例を示す。

【００４４】図１４は、図２に示したデータエンコーダ
ＬＷＣ中の判定回路ＩＤＦの別の構成例を示している。
ただし、図２では、入力データＤＩをトゥルー信号とバ
ー信号を半々で、判定回路ＩＤＦに入力しているが、こ
の回路には全てトゥルー信号ＤＩ０ｔ〜ＤＩ７ｔを入力
する。図３に示した判定回路ＬＷＣでは、差動アンプに
よるダイナミック回路を用いているのに対し、この判定
回路はスタティックなＣＭＯＳ論理ゲートで構成されて
いることが特徴である。すなわち、２個の論理回路ＩＣ
４と、論理回路ＩＣ４Ｄと、２個のライトデータドライ
バＧＩＤからなる。

【００４５】論理回路ＩＣ４は、３個の２入力ＮＡＮＤ
ゲートと、３個の２入力ＮＯＲゲートと、２入力ずつの
ＯＲをとってＮＡＮＤをとる４入力複合ゲートと、２入
力のＯＲをとって他の２入力とＮＡＮＤをとる複合ゲー
トで構成されている。この論理回路ＩＣ４は、４入力
の’１’の個数に応じた出力を得る回路である。

【００４６】例えば、入力データの下位４ビットＤＩ０
ｔ〜ＤＩ３ｔが入力される論理回路ＩＣ４の出力ＤＩＬ
１〜ＤＩＬ４は以下のようになる。ＤＩＬ１は、ＤＩ０
ｔ〜ＤＩ３ｔのいずれかが’１’で’１’が１個以上の
ときに、’１’となる。ＤＩＬ２は、ＤＩ０ｔ〜ＤＩ３
ｔ中に’１’が２個以上のときに’１’となる。ＤＩＬ
３は、ＤＩ０ｔ〜ＤＩ３ｔ中に’１’が３個以上のとき
に’１’となる。ＤＩＬ４は、ＤＩ０ｔ〜ＤＩ３ｔがす
べて’１’で、’１’の個数が４個のとき、’１’とな
る。

【００４７】論理回路ＩＣ４の以上のような出力ＤＩＬ
１〜ＤＩＬ４およびＤＩＵ１〜ＤＩＵ４が、論理回路Ｉ
Ｃ４Ｄに入力される。論理回路ＩＣ４Ｄは、２入力ＮＯ
Ｒゲートと、３個の２入力ＮＡＮＤゲートと、４入力Ｎ
ＡＮＤゲートと、インバータから構成される。この論理
回路ＩＣ４Ｄにより、入力データＤＩ０ｔ〜ＤＩ７ｔ
の’１’の個数が４個以上のとき、判定結果ＤＩＦｔ
が’１’，ＤＩＦｂが’０’となる。図３に示した判定
回路ＩＤＦと同様に、ライトデータドライバＧＩＤによ
り、この判定結果ＤＩＦｔ，ＤＩＦｂを、ロウ・ウェイ
ト・コーディングのフラグであるライトデータＧＩ８
ｔ，ＧＩ８ｂとして出力する。

【００４８】この判定回路は、スタティックなＣＭＯＳ
論理ゲートで構成されているので、ライトデータのエネ
ーブル信号ＧＩＥ以外には、タイミングを制御する信号
を用いていない。そのため、データのセットアップ時間
に余裕がある場合などに、図１中のコマンドデコーダＣ
Ｄの動作と並行して、判定動作を行うことができる。そ
の結果、ロウ・ウェイト・コーディングによるライトデ
ータの遅延を小さくできる。なお、この判定回路は、図
３に示した判定回路に比べれば素子数が増加している
が、複合ゲートを用いることにより、ゲート段数を少な
くし、回路規模を小さくしている。

【００４９】図１５は、本発明をメモリシステムに適用
した例を示している。メモリコントローラＭＣＴＬが、
データエンコーダＬＷＣとデータデコーダＬＷＤを含
み、複数のメモリＭＣＨＰとの間が、クロックＣＬＫと
コマンドバスＣＭＤとアドレスバスＡＤＤとロウ・ウェ
イト・コーディングのデータバスＤＱＬで結ばれてい
る。データエンコーダＬＷＣとデータデコーダＬＷＤ
は、図２から図９を用いて説明したように構成される。
メモリＭＣＨＰは、図１０から図１３を用いて説明した
ようなメモリアレーＭＡＲを含んで構成される。

【００５０】このように、メモリコントローラＭＣＴＬ
にデータエンコーダＬＷＣとデータデコーダＬＷＤを設
けることにより、メモリＭＣＨＰにデータエンコーダＬ
ＷＣとデータデコーダＬＷＤを持たせずに、ロウ・ウェ
イト・コーディングしたデータ保持を実現でき、メモリ
ＭＣＨＰの待機電流を低減できる。複数のメモリＭＣＨ
ＰでデータエンコーダＬＷＣとデータデコーダＬＷＤを
共有するため、メモリシステム全体でのエリアペナルテ
ィを低減でき、ＭＩＳＳ型トンネルダイオードをメモリ
セルに用いることによる高集積性を活かして、低コスト
なメモリシステムを実現できる。

【００５１】さらに、前述の文献、アイ・イー・イー・
イー、１９９６シンポジウムオンＶＬＳＩサーキッツ、
ダイジェスト・オブ・テクニカル・ペーパーズ、第１４
４頁から第１４５頁に述べられているように、データバ
スのドライバにオープンドレインの出力バッファを用い
る場合に、ロウ・ウェイト・コーディングを用いること
による消費電流低減の効果が同時に得られる。ただし、
その場合、オープンドレインの出力バッファの消費電力
が大きくなるデータと、メモリＭＣＨＰ内のメモリセル
の貫通電流が大きくなるデータが一致するようにする。

【００５２】この例のように、本発明は、図１に示した
ようなメモリだけではなく、メモリシステムにも適用で
きる。さらに、メモリとプロセッサを同一チップ上に集
積化するようなシステムＬＳＩなどの半導体装置にも適
用可能である。

【００５３】

【発明の効果】メモリセルの各々が、待機時に保持して
いるデータに応じて、第１の状態と、上記メモリセルの
貫通電流が上記第１の状態よりも大きい第２の状態とを
とる半導体メモリにおいて、複数のメモリセル中で、上
記第１の状態であるメモリセルの個数が上記第２の状態
であるメモリセルの個数よりも多くなるように制御する
ことにより、合計の貫通電流を低減できる。それによ
り、低電力で高集積なメモリを有する半導体装置あるい
はメモリシステムが実現できる。

【図面の簡単な説明】

【図１】本発明による同期式メモリの構成例を示すブロ
ック図。

【図２】データエンコーダの構成例を示すブロック図。

【図３】データエンコード用判定回路の構成例を示す回
路図。

【図４】データエンコード用セレクタの構成例を示す回
路図。

【図５】データエンコーダの動作を示すタイミング図。

【図６】データデコーダの構成例を示すブロック図。

【図７】データデコード用判定回路の構成例を示す回路
図。

【図８】データデコード用セレクタの構成例を示す回路
図。

【図９】データデコーダの動作を示すタイミング図。

【図１０】メモリアレーの構成例を示すブロック図。

【図１１】サブアレーの構成例を示すブロック図。

【図１２】ＭＩＳＳ型トンネルダイオードの構造の例を
示す要部断面図。

【図１３】ＭＩＳＳ型トンネルダイオードの特性の例を
示す図。

【図１４】データエンコード用判定回路の別な構成例を
示す回路図。

【図１５】本発明によるメモリシステムの構成例を示す
ブロック図。

【符号の説明】１００…ｐ型半導体基板、１０１…素子間分離酸化膜、
１０２…ビット線となるｎ型領域、１０３…ｐ型領域、
１０４…トンネル膜、１０５…ワード線となるｎ⁺型ポ
リシリコン、ＡＢ…アドレスバッファ、ＡＤＤ…外部か
らのアドレス信号、ＢＸ…ロウアドレス、ＢＹ…カラム
アドレス、ＣＢ…制御信号バッファ、ＣＤ…コマンドデ
コーダ、ＣＬＫ…外部クロック、ＣＫＢ…クロックバッ
ファ、ＣＬＫＩ…内部クロック、ＣＭＤ…外部からの制
御コマンド信号、ＣＰ…制御信号、ＣＸ…ロウプリデコ
ードアドレス、ＣＹ…カラムプリデコードアドレス、Ｄ
Ｉ…入力データ、ＤＩＢ…入力バッファ、ＤＬ０〜ＤＬ
３…データ線、ＤＯ…出力データ、ＤＯＢ…出力バッフ
ァ、ＤＱ…外部との入出力データ、ＤＱＬ…ロウ・ウェ
イト・コーディングのデータバス、ＧＡ…リードデータ
レシーバ、ＧＩ…ライトデータ、ＧＩＤ…ライトデータ
ドライバ、ＧＯ…リードデータ、ＩＦＤ…データエンコ
ード用判定回路、ＬＷＣ…データエンコーダ、ＬＷＤ…
データデコーダ、ＭＡ…メインアンプ、ＭＡＲ…メモリ
アレー、ＭＣＡ００〜ＭＣＡ７７…サブアレー、ＭＣＤ
…ＭＩＳＳ型トンネルダイオード、ＭＣＨＰ…メモリ、
ＭＣＴＬ…メモリコントローラ、ＭＩＯ…メイン入出力
線、ＳＡ…センスアンプ、ＳＡＣ０〜ＳＡＣ８…センス
アンプ制御回路、ＳＡＧ００〜ＳＡＧ８７…センスアン
プ部、ＳＣＴ０，ＳＣＴ１…セクタ、ＳＥＬ，ＳＥＬ２
…セレクタ、ＳＷＤ…サブワードドライバ、ＷＢ…ライ
トバッファ、ＷＤＧ００〜ＷＤＧ７８…サブワードドラ
イバ部、ＷＬ０〜ＷＬ３…ワード線、ＸＤＥＣ０〜ＸＤ
ＥＣ７…ロウデコーダ、ＸＰＤ…ロウアドレスプリデコ
ーダ、ＹＣＴ…カラムアドレスカウンタ、ＹＤＥＣ…カ
ラムデコーダ、ＹＰＤ…カラムアドレスプリデコーダ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者半澤悟東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内Ｆターム(参考） 5B015 HH04 JJ04 JJ37 KA13 KB36 QQ08

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルを有する半導体装置にお
いて、上記複数のメモリセルの各々は、待機時に保持し
ているデータに応じて、第１の状態と、上記メモリセル
の貫通電流が上記第１の状態よりも大きい第２の状態と
をとり、上記複数のメモリセル中で、上記第１の状態で
あるメモリセルの個数が上記第２の状態であるメモリセ
ルの個数よりも多くなるように制御することを特徴とす
る半導体装置。
【請求項２】請求項１に記載の半導体装置において、外
部から入力された入力データをエンコードして、上記複
数のメモリセル中の選択された複数のメモリセルの書き
込みデータとするエンコーダと、上記複数のメモリセル
中の選択された複数のメモリセルからの読み出しデータ
をデコードして、外部に出力する出力データとするデコ
ーダとを有することを特徴とする半導体装置。
【請求項３】請求項２に記載の半導体装置において、上
記書き込みデータおよび上記読み出しデータのビット数
は、上記入力データおよび上記出力データのビット数よ
りも多いことを特徴とする半導体装置。
【請求項４】請求項１に記載の半導体装置において、上
記複数のメモリセルの各々は、負性微分抵抗特性を有す
る素子を含むことを特徴とする半導体装置。
【請求項５】複数のメモリセルを含むメモリを有するメ
モリシステムにおいて、上記複数のメモリセルの各々
は、待機時に保持しているデータに応じて、第１の状態
と、上記メモリセルの貫通電流が上記第１の状態よりも
大きい第２の状態とをとり、上記複数のメモリセル中
で、上記第１の状態であるメモリセルの個数が上記第２
の状態であるメモリセルの個数よりも多くなるように制
御することを特徴とするメモリシステム。