WO2008072354A1 - コンパイルドメモリ、ａｓｉｃチップおよびコンパイルドメモリのレイアウト方法 - Google Patents

コンパイルドメモリ、ａｓｉｃチップおよびコンパイルドメモリのレイアウト方法 Download PDF

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WO2008072354A1
WO2008072354A1 PCT/JP2006/325093 JP2006325093W WO2008072354A1 WO 2008072354 A1 WO2008072354 A1 WO 2008072354A1 JP 2006325093 W JP2006325093 W JP 2006325093W WO 2008072354 A1 WO2008072354 A1 WO 2008072354A1
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memory
compiled
control unit
word
memory block
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PCT/JP2006/325093
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Inventor
Tetsuo Ashizawa
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Fujitsu Microelectronics Limited
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    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Definitions

  • the present invention relates to a compiled memory formed in a chip such as an ASIC and a layout method of the compiled memory.
  • LSIs such as ASIC (Application Specific IC) may be equipped with memory such as SRAM accessed by functional blocks in the ASIC chip.
  • This type of memory often has a variable storage capacity depending on the user's system specifications.
  • Layout data for a memory having an arbitrary storage capacity specified by the user is generated using a layout design tool such as a compiler.
  • the memory is automatically generated by inputting an arbitrary number of bits and words into the compiler.
  • Memory that is automatically generated by the compiler is called compiled memory or compiled.
  • a technique in which the bit line is composed of a local bit line and a global bit line has been proposed.
  • the local bit line is wired in the memory cell array and directly connected to the memory cell.
  • the global bit line is connected to a local bit line on the memory cell array and connected to a data input / output circuit.
  • Patent Document 1 Japanese Patent Laid-Open No. 2006-32577
  • the local bit line Since the local bit line is wired corresponding to the memory cell, the local bit line is wired near the semiconductor substrate and using a thin / thin wiring layer, and therefore has a high wiring resistance. Also, since the local bit line is connected to a large number of memory cells, the parasitic capacitance is large. For this reason, the length of the local bit line Greatly affects the memory access time. On the other hand, since the Guronobit line is wired using a thick wiring layer away from the semiconductor substrate, the wiring resistance is low. Since the global bit line is not connected to the memory cell, the parasitic capacitance is small. Therefore, the influence of the length of the global bit line on the access time of the memory is smaller than that of the local bit line. Therefore, in a memory having a hierarchical bit line structure, it is important to shorten the length of the local bit line directly connected to the memory cell in order to shorten the access time.
  • An object of the present invention is to shorten the length of a bit line connected to a memory cell and shorten the access time of compiled memory. In particular, it shortens the access time of compiled memory formed in LSIs such as ASIC chips.
  • a compiled memory has a pair of memory blocks, a data control unit, a connection control unit, and a decoder unit.
  • Each memory block has a word group composed of at least one word line, a memory cell connected to the word line, and a bit line connected to each memory cell.
  • the data control unit inputs / outputs a data signal to / from the memory cell via the bit line.
  • the connection control unit is provided corresponding to each memory block in order to selectively connect the bit lines of each memory block to the data control unit.
  • the decoder unit is used to access the memory block to be accessed.
  • the address signal is decoded to select whether the word group is!
  • the logic of the decoder unit is configured by assigning bits of an address signal for identifying a memory block and a connection control unit to a lower order than bits of an address signal for identifying a word group. For example, when each word group is composed of a plurality of word lines, the logic of the decoder unit uses the bits of the address signal for identifying the word lines in each word loop as the addresses for identifying the memory blocks. It is configured by allocating lower than the signal bits. As a result, the number of word lines arranged in the memory block can be made equal to each other, and the length of the bit line can be shortened.
  • layout data is generated using the following layout method. First, an input of the number of bits of the data signal and the number of words indicating the number of word lines connected to the memory cell is received. Number of input words When the maximum number of words that can be placed in a memory block is exceeded, the specified number of words is evenly distributed so that it is smaller than the maximum number of words, and an even number of memory blocks are laid out. Data is generated. Next, the bit of the address signal for identifying the memory block is assigned lower than the bit of the address signal for identifying the word group, and the logic of the decoder section for selecting the memory block and the word line is selected. Is generated. Then, according to the generated logic, contact portions for connecting the wirings to each other are arranged at the intersections of the decode signal lines wired in the decoder unit, and the layout data is completed.
  • the access time of the compiled memory can be shortened.
  • FIG. 1 is a block diagram showing a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing details of a main decoder of the compiled memory shown in FIG.
  • FIG. 3 is a circuit diagram showing details of the memory block shown in FIG. 1.
  • FIG. 4 is a circuit diagram showing a main part of a compiled memory before the present invention is made.
  • FIG. 5 is a circuit diagram showing a main part of a compiled memory examined before the present invention is made.
  • FIG. 6 is an explanatory diagram showing the relationship between the number of word lines laid out in the compiled memory and the access time.
  • FIG. 7 is a flowchart showing a compiled memory layout method according to the first embodiment.
  • FIG. 8 is a circuit diagram showing details of a main decoder in a second embodiment of the present invention.
  • FIG. 9 is a circuit diagram showing details of a main part in a third embodiment of the present invention.
  • FIG. 10 is a circuit diagram showing a compiled memory according to a fourth embodiment of the present invention.
  • FIG. 11 is an explanatory diagram showing the logic of the main decoder of the fourth embodiment.
  • FIG. 12 is a flowchart showing a compiled memory layout method according to the fourth embodiment.
  • FIG. 13 is a circuit diagram showing a compiled memory according to a fifth embodiment of the present invention.
  • FIG. 14 is an explanatory diagram showing the logic of the main decoder of the fifth embodiment.
  • FIG. 15 is a circuit diagram showing a compiled memory according to a sixth embodiment of the present invention.
  • FIG. 16 is an explanatory diagram showing the logic of the main decoder of the sixth embodiment.
  • FIG. 1 shows a first embodiment of the present invention.
  • the compiled memory CM is an SRAM core, for example, and is formed in the ASIC chip together with functional blocks such as the controller CNTL and the peripheral circuit PERI in order to hold data used by the controller CNTL.
  • Compiled memory CM is accessed from controller CNTU such as CPU.
  • controller CNTU such as CPU.
  • the compiled memory is greatly drawn in order to make it easy to distribute force.
  • many functional blocks other than those shown are mounted on the chip.
  • the ASIC chip configures the system alone or with other semiconductor chips.
  • the compiled memory CM is a sense having a sense amplifier SA shared by a pair of memory blocks MBLKO-1 and connection control units CCNTO-1 and memory blocks MBLKO-1 corresponding to the memory blocks MBLK 0-1 respectively. It has an amplifier area SAA, main decoder MD (decoder section), data input / output section IZO, and timing control section CPG.
  • the local bit line pair LBL, ZLBL of each memory block MBLKO-1 is connected to the connection control unit C global bit line pair GBL, ZGBL.
  • the global bit line pair GBL, / GBL is connected to the data input / output I / O.
  • the main decoder MD decodes the address signal ADR (Fig. 2) output from the controller CNTL, outputs column selection signals CO and C1 to turn on the column switch according to the decoding result, and outputs the memory block MBLKO. — Select the word line WL ( Figure 2) routed in 1.
  • the data input / output unit IZO outputs the read data on the global bit line pair GBL, ZGBL to the controller CNTL via the ASIC chip data bus, and is transmitted from the controller CNTL via the ASIC chip data bus. Write data to global bit line pair GBL and ZGBL.
  • the sense amplifier SA and the data input / output unit IZO operate as a data control unit that transmits a data signal to the memory cell MC (FIG.
  • the timing control unit CPG controls the operation of the main decoder MD, data input / output unit IZO, sense amplifier SA, etc. according to the access command output from the controller CNTL to access the compiled memory CM (timing Signal).
  • the storage capacity of the compiled memory CM is designed according to the data size used by the controller CNTL. That is, the storage capacity of the compiled memory CM (MBLK0-1 size) is determined according to the user specifications of the ASIC chip. As will be described later, in the present invention, layout design of the main decoder MD is performed so that the sizes of the memory blocks MBLK0-1 are equal to each other. As a result, the lengths of the local bit lines LBL and ZLBL can always be the shortest regardless of the storage capacity (user specification) of the compiled memory CM. As a result, the access time can be minimized.
  • FIG. 2 shows details of the main decoder MD shown in FIG.
  • the main decoder MD is configured to connect the logic circuits LA and LB and the mesh-like wiring and wirings connecting the logic circuits LA and LB.
  • a contact part CONT arranged in the difference part.
  • the position of the contact part CONT is determined by the layout method described later (Fig. 7).
  • the logic circuit LA decodes the address signal ADR (ADR0-2), and generates a block decode signal BAD0-1 and a word decode signal WAD0-2.
  • the logic circuit LB outputs the word line signal WL (WL0 5) according to the decode signal lines BAD0-3 and WAD02.
  • the column selection signal CO-1 is output in synchronization with the clock CK output from the timing control unit CPG in response to the access command.
  • the memory blocks MBLK0-1 are laid out with a word group WLG (word step) having at least one word line WL as one unit.
  • WLG word step
  • one bottle A word group WLG is formed by the line WL. Therefore, the number of each word group WLG 0-5 is the same as the number of the word line WLO-5.
  • the memory block MBLKO-1 and the connection control unit CCNTO-1 are identified by the least significant bit ADRO of the address signal ADR.
  • the word line WL (word group WLG) in each memory block MBLKO-1 is identified by the upper bits AD R1-2 of the address signal ADR. That is, the logic of the main decoder MD is lower in the bits of the address signal ADR for identifying the memory block MB LKO-1 and the connection control unit CCNTO-1 than the bits of the address signal ADR for identifying the word group WLG. It is composed by assigning to.
  • the number of words is set in the range of “4” to “1024”, for example. For example, if the maximum number of words that can be placed in the memory block MBLK is "512" and the number of words is set to "600", the number of words in the memory block MBLKO-1 is set to "300" respectively. Is done. Memory block MBLKO-1 is identified by address signal ADRO (least significant bit). The word line WL in each memory block MBLKO-1 is identified by the address signal ADR1-9. On the other hand, when the maximum number of words is “256” and the number of words is set to “600”, four memory blocks MBLKO-3 are laid out as shown in FIGS.
  • ADRO least significant bit
  • the number of words in each memory block MBLKO-3 is set to “150”.
  • the length of the local bit lines LBL and / LBL orthogonal to the word line WL can be minimized.
  • the length of the local bit line pair LBL, ZLBL is LO for both the memory block MBLKO-1.
  • FIG. 3 shows details of the memory block MBLKO-1 shown in FIG.
  • Each memory block MBLKO-1 is arranged in a matrix and has a plurality of static memory cells MC connected to complementary local bit lines LBL, / LBL and word line WL.
  • Each memory cell MC has a latch having a pair of inverters and a pair of transfer transistors (nMOS transistors) each having one end connected to a complementary storage node (output node of each inverter) of the latch. have.
  • the other end of the transfer transistor is connected to either the local bit line LBL or / LBL.
  • the gate of the transfer transistor is connected to the word line WL.
  • the column switch formed in the connection control unit CNT0-1 is configured by an nMOS transistor, and is turned on when the corresponding column selection signal CO or C1 is at a high logic level.
  • the sense amplifier area SAA has a precharge circuit (not shown) for precharging the local bit line pair LBL, / LBL to a predetermined voltage while the memory block MBLKO-1 is not being accessed.
  • a circuit for controlling input of a write data signal may be formed in the sense amplifier area SAA.
  • the sense amplifier SA is shared by the memory block MBLKO-1.
  • the sense amplifier SA amplifies the signal amount of the data signal read from the memory cell MC to the local bit line pair LBL, / LBL during the read access operation, and the amplified data signal is amplified to the global bit line pair GBL, Tell ZGBL.
  • the write data signal supplied from the outside of the compiled memory CM via the Grono bit line pair GBL, ZGBL is connected to the local bit line pair LBL, / LB L is transmitted to the memory cell MC connected to the selected word line WL.
  • the sense amplifier S A also operates.
  • FIG. 4 shows a main part of the compiled memory CM before the present invention is made.
  • the maximum number of words that can be placed in each memory block MBLK (MBLKO-1) is described as “4”.
  • the connected memory CM connected the word line WL to the bottom of the figure. They were laid out by arranging them sequentially from the side.
  • the length LO of the local bit lines LBL, / LBL (not shown) of the memory block MBLKO is always maximized.
  • the length L1 of the local bit lines LBL, ZLBL (not shown) of the memory block MBLK1 is shorter than the length LO.
  • the access time (timing specification) of the compiled memory CM is determined based on the worst operating time. Therefore, the access time is determined according to the maximum length (LO) of local bit lines LBL and ZLBL.
  • the access time of the compiled memory CM composed of a plurality of memory blocks MBLK is set according to the maximum length of the local bit lines LBL and ZLBL regardless of the number of words. Is done.
  • the access time is the time from when the read access command and the address signal are supplied to the connected memory CM until the read data is output from the connected memory CM.
  • the access time is the time from when the write access command, the write address signal and the write data are supplied to the compiled memory CM and written to the memory cell.
  • FIG. 5 shows a main part of the compiled memory CM studied before the present invention is made.
  • the lengths of the local bit lines LBL and ZLBL of the memory block MBL KO—1 are made equal and the lengths of the local bit lines LBL and / LBL are shortened. That is, the number of node lines WL arranged in the memory block MBLKO-1 may be made equal. Therefore, word line WLO-2 in memory block MBLKO And word lines WL3-5 are arranged in the memory block MBLK1.
  • the compiled memory CM malfunctions.
  • FIG. 6 shows the relationship between the number of word lines WL (number of words) laid out in the compiled memory CM and the access time tAAC.
  • the solid line in the figure shows the state after the application of the present invention, and the broken line in the figure shows the state before the application of the present invention.
  • the maximum number of words that can be placed in the memory block MBLK is "512".
  • the length of the local bit lines LBL and ZLBL is “1024”. Until the number of word lines WL increases by 2, the number increases.
  • the access time tAAC increases every time the number of word lines WL increases by two until the number of words reaches “1024”.
  • the word line WL is arranged for each memory block MBLK. For this reason, the length of the local bit lines LBL, / LBL increases each time the word line WL increases until the number of words reaches “512”. That is, the access time tAAC increases every time the word line WL force S1 increases until the number of words reaches “512”.
  • the access time tAAC (specification) of the compiled memory CM at this time is T1 corresponding to the length of the local bit lines LBL and / LBL crossing the 300 word lines WL.
  • 512 word lines WL are arranged in the memory block MBLKO, and the remaining 88 word lines WL are arranged in the memory block MBLK1.
  • the access time tAAC (specification) of the compiled memory CM at this time is T2 corresponding to the length of the local bit lines LBL and ZLBL crossing the two word lines WL.
  • the TO of the access time tAAC is a time used for a decoder or an input / output circuit that always requires a constant operation time regardless of the number of word lines WL.
  • the word lines WL are always alternately arranged in the pair of memory blocks MBLKO-1.
  • the access time tAAC increases every time two word lines WL increase. Therefore, the access time tAAC is smaller than that before the present invention even when the number of words is less than “512”. Shortened.
  • FIG. 7 shows a layout method of the compiled memory CM according to the first embodiment.
  • the flow shown in the figure is realized when the layout design tool of the compiled memory CM executes the layout program.
  • the layout design tool is a computer such as a workstation, and the layout program (compiler) is executed by a controller such as a built-in CPU.
  • the layout data of the compiled memory CM is generated by executing the flow shown in the figure.
  • the layout design flow description of the circuit on the path through which the data signal is transmitted is omitted.
  • the compiler receives input of the number of bits BLN of the data signal, which is the specification of the compiled memory CM, and the number of words WLN indicating the number of word lines WL.
  • the word number WLN is specified as 1024.
  • Number of bits When BLN is specified as 1 28 bits, the number of words WLN is specified as 512 bits.
  • the number of bits BLN may be specified separately for the number of data terminals and the number of memory cells MC (bit lines LBL) connected to the word line WL. In this case, the number of bit lines LBL is treated as the number of bits BLN.
  • step S12 it is determined whether or not the input word number WLN force exceeds the maximum word number WLNmax that can be arranged in one memory block MBLK. If the number of words WLN exceeds the number of words WLNmax, the process proceeds to step S16. If the number of words WLN is less than or equal to the number of words WLNmax, the process proceeds to step S14.
  • step S 14 a pair of memory blocks MBLKO—1 is generated, and a word line WL that is half the number of words WLN is arranged in each memory block MBLKO—1.
  • step S16 the word number WLN is divided by an even value (2, 4, 6,%) Until a word number WLN1 smaller than the word number WLNmax appears. Then, it is used as the number of obtained even value memory blocks MBLK, and the obtained word line WLN1 is arranged in each memory block MBLK. That is, the specified number of words WLN is evenly distributed so as to be smaller than the maximum number of words WLNmax, and layout data of even number of memory blocks MBLK is generated.
  • step S18 a common sense amplifier is used between the pair of memory blocks MBLK.
  • Area SAA is allocated and a sense amplifier SA is arranged.
  • step S20 the connection control unit CCNT is arranged between the memory block MBLK and the sense amplifier area SAA.
  • step S22 the number of bits of the address signal ADR necessary to identify the word line WL is obtained, and the bit MBLKb for identifying the memory block MBLK and the word line WL (word group WLG) is assigned in order from the lower bit of the bit WLGb and the power address signal ADR. Then, the logic of the main decoder MD is generated. Bits MBLKb and WLGb correspond to ADRO and ADR1 (or ADR2) shown in Figure 2, respectively.
  • step S 24 according to the generated logic of the main decoder MD, the contact part CONT is arranged at the intersection of the mesh-like decode signal lines wired in the main decoder MD.
  • step S26 the output of the main decoder MD is connected to the word line WL and the column switch of the connection control unit CCNT. Then, the layout data of the compiled memory CM is completed.
  • the bit ADRO of the address signal ADR for identifying the memory block MBLK is the bit ADR1—2 of the address signal ADR for identifying the word line WL (word group WLG). Assigned lower.
  • the number of word lines WL arranged in the memory block MBLK can be made equal to each other, and the lengths of the local bit lines LBL, / L BL can be shortened.
  • the wiring delay of the local bit lines LBL and ZLBL can be minimized, and the access time tAAC of the compiled memory CM can be shortened.
  • FIG. 8 shows details of the main decoder MD of the compiled memory CM in the second embodiment of the present invention.
  • the same elements as those described in the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the compiled memory CM is, for example, an SRAM core, and is formed in an A SIC chip together with other functional blocks as shown in FIG.
  • a system is configured by an ASIC chip alone, or a system is configured with other semiconductor chips.
  • the number of words is specified as “8” by the user specification, and eight word lines WL are arranged in the compiled memory CM.
  • Each memory block MBLKO—1 has a word line WL Four are arranged alternately.
  • the length of the local bit line pair LBL, ZLBL can be set to LO for both memory blocks MBLKO-1 and the access time tAAC can be minimized.
  • the contact lines CONT indicated by the thick wiring and the large black circles shown in the figure indicate the elements added to Figure 2 above.
  • the layout data of the compiled memory CM can be easily generated by adding the signal line wiring of the main decoder MD and the contact part CONT even when the designated number of words is different. it can.
  • the layout method of the compiled memory CM is the same as the flow shown in FIG.
  • the same effect as in the first embodiment described above can be obtained. Furthermore, even when the number of words is changed, the layout data of the connected memory CM can be easily generated by adding or deleting the wiring and the contact part CONT.
  • FIG. 9 shows the details of the main parts in the third embodiment of the present invention.
  • the same elements as those described in the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the compiled memory CM is, for example, an SRAM core, and is formed in the ASIC chip together with other functional blocks as shown in FIG.
  • a system is configured by an ASIC chip, or a system is configured with other semiconductor chips.
  • the layout method of compiled memory CM is the same as the flow shown in Fig.7.
  • the compiled memory CM has a dummy area DMY for optimizing the operation timing of the sense amplifier SA.
  • the sense amplifier SA is a circuit that processes a read data signal from the memory cell MC, and operates as a data processing unit.
  • dummy memory cells DMC, dummy local bit line pairs DLBL, / DLBL, dummy sense amplifier DSA, and dummy column switches DC0, DC1 are arranged in the dummy area DMY.
  • the layout data and arrangement interval of the dummy memory cell DMC are the same as those of the real memory cell MC.
  • the dummy memory cell DMCref has a latch storage node connected to the dummy local bit line / DLBL connected to the ground line.
  • the gate of the transfer transistor of the dummy memory cell DMCref is an access to the memory cell MC of the compiled memory CM.
  • the level of the dummy local bit line ZDLBL (dummy data signal) changes to a low level in synchronization with the active signal of the active signal ACT.
  • the dummy local bit line pair DLBL, ZDLBL is precharged to a high level by the precharge circuit in the same manner as the memory cell MC before the active signal ACT is activated.
  • the column switch DCO connected to the dummy local bit lines DLBL, / DLBL of the memory block MBLKO is always turned on by receiving the power supply voltage VDD at the gate.
  • the column switch DC 1 connected to the dummy local bit lines DLBL, / DLBL of the memory block MBLK1 is always turned off by receiving the ground voltage VSS at the gate.
  • the dummy sense amplifier DSA has, for example, a dummy local bit line / input via the column switch DCO.
  • the dummy sense amplifier DSA outputs a sense amplifier enable signal SEN for starting the amplification operation of the sense amplifier SA in synchronization with the activation of the active signal ACT, that is, the output timing of the dummy data signal.
  • the sense amplifier enable signal SEN is supplied to all sense amplifiers SA.
  • the operation timing of the sense amplifier SA does not depend on the position of the memory cell MC to be accessed (the length of the local bit lines LBL and ZLBL) and needs to be set optimally. In other words, the operation timing of the sense amplifier SA needs to be set according to the memory cell MC having the slowest access speed. Therefore, the period from the activation of the active signal ACT to the output of the sense amplifier enable signal SEN is set using the dummy memory cell DMCref farthest from the dummy sense amplifier DSA.
  • the dummy memory cell DMCref is also referred to as a self timing cell. This kind of timing setting method is called a self-timing method.
  • the operation timing of the sense amplifier SA is set in accordance with the operation timing of the memory cell MC (DMCref) farthest from the sense amplifier area SAA.
  • the access time tAAC is the same as the broken line shown in FIG.
  • the access time tAAC is It can be the same as the solid line shown in Figure 6.
  • the same effect as in the first embodiment described above can be obtained. Furthermore, the access time tAAC can be shortened even in a compiled memory CM that employs the self-timing method.
  • FIG. 10 shows a connected memory CM according to the fourth embodiment of the present invention.
  • the same elements as those described in the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the compiled memory CM is an SRAM core, for example, and is formed in the ASIC chip together with other functional blocks as shown in FIG.
  • a system is configured by an ASIC chip alone, or a system is configured with other semiconductor chips.
  • a word group WLG (WLGO-5) is formed for every four word lines WL.
  • the word line WL (WLO-23) is arranged with the word group WLG as one unit.
  • Other configurations are the same as those in the first embodiment except that the number of word lines WL is different.
  • FIG. 11 shows the logic of the main decoder MD of the fourth embodiment.
  • Memory block MBLKO-1 and connection control unit CCNTO-1 are identified by bit ADR2 of address signal ADR.
  • the word group WLG in each memory block MBLKO-1 is identified by the upper bits ADR3-4 of the address signal ADR.
  • the word line WL in each word group WLG is identified by the lower bit ADRO-1 of the address signal ADR.
  • the logic of the main decoder MD is based on the bit of the address signal ADR for identifying the memory block MBLKO-1 and the connection control unit CCNTO-1 and the address signal for identifying the word group W LG. It is configured by assigning it lower than the ADR bit. Further, the logic of the main decoder MD assigns the bit of the address signal ADR for identifying the word line WL in each word group WLG to a lower order than the bit of the address signal ADR for identifying the memory block MBLKO—1. It is constituted by. As the address signal ADR0—4 advances in sequence, the memory block MBLKO—1
  • Loop WLG is selected and accessed alternately as a unit.
  • FIG. 12 shows a layout method of the compiled memory CM according to the fourth embodiment. This In this embodiment, step S22a is performed instead of step S22 in FIG. The rest of the flow is the same as in Figure 7.
  • step S22a the number of bits of the address signal ADR necessary for identifying the word line WL is obtained.
  • the bit WLb for identifying the word line WL and the memory Bit MBLKb for identifying block MBLK and bit WLGb for identifying word group WLG are allocated.
  • the logic of the main decoder MD is generated. Bits WLb, MBLKb, and WLGb correspond to ADRO-1, ADR2, and ADR4-5 shown in Figure 11, respectively.
  • the same effect as in the first embodiment described above can be obtained. Furthermore, even when the word group WLG is composed of a plurality of word lines WL, layout data of the compiled memory CM that can shorten the access time tAAC can be easily generated.
  • FIG. 13 shows a connected memory CM according to the fifth embodiment of the present invention.
  • the same elements as those described in the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the compiled memory CM is an SRAM core, for example, and is formed in the ASIC chip together with other functional blocks as shown in FIG.
  • a system is configured by an ASIC chip alone, or a system is configured with other semiconductor chips.
  • the layout method of the compiled memory CM is the same as the flow shown in Fig.7.
  • the compiled memory CM is composed of a memory unit MUO-1 composed of a pair of memory blocks MBLK (MBLK 0-1 or MBLK2-3).
  • the compiled memory CM has four memory blocks MBLKO-3.
  • Each memory unit MUO-1 has the same configuration as the memory block pair shown in FIG.
  • Each memory block MBLKO-3 is composed of three word lines WL (word group WLG).
  • the memory block MBLK2 is connected to the sense amplifier SA in the sense amplifier area SAA via the connection control unit CCNT2.
  • the memory block MBLK 3 is connected to the sense amplifier SA in the sense amplifier area SAA via the connection control unit CCNT3.
  • the access time tAAC has priority over the layout size of the compiled memory CM, it is effective to increase the number of memory blocks MBLK. Also, if the number of words specified according to user specifications exceeds the maximum number of words that can be placed in the memory block MBLK, it is necessary to form four or more memory block MBLKs.
  • FIG. 14 shows the logic of the main decoder MD of the fifth embodiment.
  • Memory block MBLKO-3 and connection control unit CCNTO-3 are identified by bit ADRO-1 of address signal ADR.
  • the word line WL (word group WLG) in each memory block MBLKO—1 is identified by the upper bits ADR2-3 of the address signal ADR.
  • FIG. 15 shows a connected memory CM according to a sixth embodiment of the present invention.
  • the same elements as those described in the first and fourth embodiments are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the compiled memory CM is an SRA M core, for example, and is formed in the ASIC chip together with other functional blocks as shown in FIG.
  • a system is configured by an ASIC chip, or a system is configured with other semiconductor chips.
  • the layout method of the compiled memory CM is the same as the flow shown in Fig. 12.
  • the compiled memory CM is configured by a memory unit MUO-1 including a pair of memory blocks MBLK (MBLK 0-1 or MBLK2-3).
  • the compiled memory CM has four memory blocks MBLKO-3.
  • Each memory unit MUO-1 has the same structure as the memory block pair MBLKO-1 shown in FIG. 10 except that the assigned address signal is different. Ie 4 words A word group WLG (WLGO-11) is established for each line WL.
  • the word lines WL WLO-47
  • WLG word group WLG as one unit.
  • the memory block MBLK2 is connected to the sense amplifier SA in the sense amplifier area SAA via the connection control unit CCNT2.
  • the memory block MBLK3 is connected to the sense amplifier SA in the sense amplifier area SAA via the connection control unit CCNT3.
  • the word group WLGO-3, WLG4-7, WLG8-11 is sequentially assigned to the memory block MBLKO-3 by the main decoder MD shown in FIG. Not limited to FIG. 15, when the compiled memory CM has a plurality of memory blocks MB LK, the word groups WLG are sequentially assigned to the memory blocks MBLK.
  • FIG. 16 shows the logic of the main decoder MD of the sixth embodiment.
  • Memory block MBLKO-3 and connection control unit CCNTO-3 are identified by bits ADR2-3 of address signal ADR.
  • the word group WLG in each memory block MBLKO-3 is identified by the upper bits ADR4-5 of the address signal ADR.
  • the word line WL in each word group WLG is identified by the lower bit ADRO-1 of the address signal ADR.
  • the access time tAAC can be shortened also when the compiled memory CM is configured by a plurality of memory units MUO-1 and the word group WLG is configured by a plurality of word lines WL.
  • the layout data of compiled memory CM that can shorten the access time tAAC can be easily generated.
  • the present invention is a semiconductor memory such as a DRAM core or a ferroelectric memory core mounted on an ASIC chip, and can be applied to a compiled memory CM whose number of words is changed according to user specifications.
  • the chip on which the compiled memory CM is installed is not limited to the ASIC chip.
  • the compiled memory CM of the present invention may be mounted on an ASSP (Application Specific Standard Product) chip, a single chip microcomputer computer chip, or the like.
  • the operation of the sense amplifier SA is performed using a self-timing technique.
  • Circuit operation timing may be set optimally.
  • the present invention can be applied to a compiled memory formed in a chip such as an ASIC and a compiled memory layout method.

Abstract

　各メモリブロックは、少なくとも１本のワード線で構成されたワード線グループ、メモリセルおよびビット線を有する。デコーダ部は、アクセスされるメモリブロックに対応する接続制御部を選択するとともに、ワード線グループのいずれかを選択するためにアドレス信号をデコードする。デコーダ部の論理は、メモリブロックおよび接続制御部を識別するためのアドレス信号のビットを、ワード線グループを識別するためのアドレス信号のビットより下位に割り当てることにより構成されている。これにより、メモリブロックに配置されるワード線の数を互いに等しくでき、ビット線の長さを短くできる。この結果、ビット線の配線遅延を最小限にでき、コンパイルドメモリのアクセスタイムを短縮できる。

Description

明 細 書
コンパイルドメモリ、 ASICチップおよびコンパイルドメモリのレイアウト方法 技術分野
[0001] 本発明は、 ASIC等のチップ内に形成されるコンパイルドメモリおよびコンパイルドメ モリのレイアウト方法に関する。
背景技術
[0002] ASIC (Application Specific IC)等の LSIでは、 ASICチップ内の機能ブロックにより アクセスされる SRAM等のメモリが搭載される場合がある。この種のメモリは、ユーザ のシステム仕様に応じて記憶容量を可変にできる場合が多い。ユーザにより指定さ れる任意の記憶容量を有するメモリのレイアウトデータは、コンパイラ等のレイアウト設 計ツールを用いて生成される。メモリ（マクロセル）は、任意のビット数およびワード数 をコンパイラに入力することで自動的に生成される。コンパイラによって自動生成され るメモリは、コンパイルドメモリまたはコンパィルドと称される。
[0003] 一般に、 SRAM等のメモリでは、データ信号を伝達するビット線に接続されるメモリ セルの数が多いほど、ビット線の負荷容量および配線遅延は増加し、アクセス時間は 長くなる。ビット線に接続されるメモリセルの数を減らし、アクセス時間を短縮するため に、ビット線をローカルビット線とグローバルビット線で構成する手法（階層化されたビ ット線構造)が、提案されている（例えば、特許文献 1参照)。この場合、ローカルビット 線は、メモリセルアレイ内に配線され、メモリセルに直接接続される。グローバルビット 線は、メモリセルアレイ上でローカルビット線に接続され、データの入出力回路に接 続される。
特許文献 1：特開 2006— 32577号公報
発明の開示
発明が解決しょうとする課題
[0004] ローカルビット線は、メモリセルに対応して配線されるため、半導体基板に近!、薄!/ヽ 配線層を用いて配線されるため、配線抵抗が高い。また、ローカルビット線は、多数 のメモリセルに接続されるため、寄生容量が大きい。このため、ローカルビット線の長 さがメモリのアクセス時間に与える影響は大きい。これに対して、グローノ レビット線 は、半導体基板から離れた厚い配線層を用いて配線されるため、配線抵抗が低い。 グローバルビット線は、メモリセルに接続されないため、寄生容量は小さい。このため 、グローバルビット線の長さがメモリのアクセス時間に与える影響は、ローカルビット線 に比べて小さい。したがって、階層化されたビット線構造を有するメモリでは、アクセス 時間を短縮するために、メモリセルに直接接続されるローカルビット線の長さを短くす ることが重要である。
[0005] 本発明の目的は、メモリセルに接続されるビット線の長さを短くし、コンパイルドメモ リのアクセス時間を短縮することである。特に、 ASICチップ等の LSI内に形成される コンパイルドメモリのアクセスタイムを短縮することである。
課題を解決するための手段
[0006] コンパイルドメモリは、一対のメモリブロック、データ制御部、接続制御部およびデコ 一ダ部を有する。各メモリブロックは、少なくとも 1本のワード線で構成されたワードグ ループと、ワード線に接続されたメモリセルと、各メモリセルに接続されたビット線とを 有する。データ制御部は、ビット線を介してメモリセルにデータ信号を入出力する。接 続制御部は、各メモリブロックのビット線をデータ制御部に選択的に接続するために 、メモリブロックに対応してそれぞれ設けられる。デコーダ部は、アクセスされるメモリ ブロッ
クに対応する接続制御部を選択するとともに、ワードグループの!/ヽずれかを選択する ためにアドレス信号をデコードする。デコーダ部の論理は、メモリブロックおよび接続 制御部を識別するためのアドレス信号のビットを、ワードグループを識別するための アドレス信号のビットより下位に割り当てることにより構成されている。例えば、各ヮー ドグループが複数のワード線で構成される場合、デコーダ部の論理は、各ワードダル ープ内のワード線を識別するためのアドレス信号のビットを、メモリブロックを識別する ためのアドレス信号のビットより下位に割り当てることにより構成される。これにより、メ モリブロックに配置されるワード線の数を互いに等しくでき、ビット線の長さを短くでき る。この結果、ビット線の配線遅延を最小限にでき、コンパイルドメモリのアクセスタイ ムを短縮できる。 [0007] コンパイルドメモリは、次のようなレイアウト方法を用いてレイアウトデータが生成され る。まず、データ信号のビット数と、メモリセルに接続されるワード線の数を示すワード 数との入力を受ける。入力されたワード数力 メモリブロックに配置可能な最大のヮー ド数を超える場合、指定されたワード数が、最大のワード数より小さくなるように均等に 分配されて、偶数個のメモリブロックのレイアウトデータが生成される。次に、メモリブ ロックを識別するためのアドレス信号のビットが、ワードグループを識別するためのァ ドレス信号のビットより下位に割り当てられて、メモリブロックおよびワード線を選択す るためのデコーダ部の論理が生成される。そして、生成された論理にしたがって、デ コーダ部内に配線されるデコード信号線の交差部に、配線を互いに接続するための コンタクト部が配置され、レイアウトデータが完成する。
発明の効果
[0008] 本発明では、コンパイルドメモリのアクセス時間を短縮できる。
図面の簡単な説明
[0009] [図 1]本発明の第 1の実施形態を示すブロック図である。
[図 2]図 1に示したコンパイルドメモリのメインデコーダの詳細を示す回路図である。
[図 3]図 1に示したメモリブロックの詳細を示す回路図である。
[図 4]本発明がなされる前のコンパイルドメモリの要部を示す回路図である。
[図 5]本発明がなされる前に検討されたコンパイルドメモリの要部を示す回路図である
[図 6]コンパイルドメモリにレイアウトされるワード線の数とアクセスタイムの関係を示す 説明図である。
[図 7]第 1の実施形態のコンパイルドメモリのレイアウト方法を示すフロー図である。
[図 8]本発明の第 2の実施形態におけるメインデコーダの詳細を示す回路図である。
[図 9]本発明の第 3の実施形態における要部の詳細を示す回路図である。
[図 10]本発明の第 4の実施形態のコンパイルドメモリを示す回路図である。
[図 11]第 4の実施形態のメインデコーダの論理を示す説明図である。
[図 12]第 4の実施形態のコンパイルドメモリのレイアウト方法を示すフロー図である。
[図 13]本発明の第 5の実施形態のコンパイルドメモリを示す回路図である。 [図 14]第 5の実施形態のメインデコーダの論理を示す説明図である。
[図 15]本発明の第 6の実施形態のコンパイルドメモリを示す回路図である。
[図 16]第 6の実施形態のメインデコーダの論理を示す説明図である。
発明を実施するための最良の形態
[0010] 以下、本発明の実施形態を図面を用いて説明する。図中、信号が伝達される信号 線には、信号名と同じ符号を使用する。
[0011] 図 1は、本発明の第 1の実施形態を示している。コンパイルドメモリ CMは、例えば、 SRAMコアであり、コントローラ CNTLで使用するデータ等を保持するために、コント ローラ CNTLおよび周辺回路 PERI等の機能ブロックとともに ASICチップ内に形成 される。コンパイルドメモリ CMは、 CPU等のコントローラ CNTUこよりアクセスされる。 図では、分力りやすくするために、コンパイルドメモリを大きく描いている。実際の ASI Cチップでは、図示した以外の多くの機能ブロックがチップ上に搭載される。 ASICチ ップにより、単独でシステムが構成され、あるいは、他の半導体チップとともにシステム が構成される。
[0012] コンパイルドメモリ CMは、一対のメモリブロック MBLKO— 1、メモリブロック MBLK 0- 1にそれぞれ対応する接続制御部 CCNTO— 1、メモリブロック MBLKO— 1に共 有されるセンスアンプ SAを有するセンスアンプ領域 SAA、メインデコーダ MD (デコ ーダ部）、データ入出力部 IZOおよびタイミング制御部 CPGを有している。
[0013] 各メモリブロック MBLKO— 1のローカルビット線対 LBL、 ZLBLは、接続制御部 C ローバルビット線対 GBL、 ZGBLに接続される。グローバルビット線対 GBL、 /GBL は、データ入出力部 I/Oに接続される。ビット線をローカルビット線 LBL、 ZLBLと グローバルビット線 GBL、 ZGBLを用いて形成することにより（階層構造）、ローカル ビット線 LBL、 ZLBLを短くでき、アクセスタイムを短縮できる。
[0014] メインデコーダ MDは、コントローラ CNTLから出力されるアドレス信号 ADR (図 2) をデコードし、デコード結果に応じてカラムスィッチをオンするためのカラム選択信号 CO、 C1を出力し、メモリブロック MBLKO— 1内に配線されるワード線 WL (図 2)を選 択する。 [0015] データ入出力部 IZOは、グローバルビット線対 GBL、 ZGBL上の読み出しデータ を ASICチップのデータバスを介してコントローラ CNTLに出力し、 ASICチップのデ ータバスを介してコントローラ CNTLから伝達される書き込みデータをグローバルビッ ト線対 GBL、 ZGBLに出力する。センスアンプ SAおよびデータ入出力部 IZOは、 ビット線 LBL、 ZLBL、 GBL、 /GBLを介してメモリブロック MBLKO— 1のメモリセ ル MC (図 3)にデータ信号を伝達するデータ制御部として動作する。タイミング制御 部 CPGは、コンパイルドメモリ CMをアクセスするためにコントローラ CNTLから出力 されるアクセスコマンドに応じて、メインデコーダ MD、データ入出力部 IZOおよびセ ンスアンプ SA等の動作を制御する制御信号 (タイミング信号)を生成する。
[0016] コンパイルドメモリ CMの記憶容量は、コントローラ CNTLが使用するデータサイズ に合わせて設計される。すなわち、コンパイルドメモリ CMの記憶容量（MBLK0—1 のサイズ）は、 ASICチップのユーザ仕様に合わせて決められる。後述するように、本 発明では、メモリブロック MBLK0—1のサイズが互いに等しくなるように、メインデコ ーダ MDのレイアウト設計が行われる。これにより、ローカルビット線 LBL、 ZLBLの 長さをコンパイルドメモリ CMの記憶容量 (ユーザ仕様）によらず、常に最も短くできる 。この結果、アクセスタイムを最短にできる。
[0017] 図 2は、図 1に示したメインデコーダ MDの詳細を示している。メインデコーダ MDは 、論理回路 LA、 LBと、論理回路 LA、 LB間を接続する網目状の配線および配線の 交
差部に配置されるコンタクト部 CONTとを有している。コンタクト部 CONTの位置は、 後述するレイアウト方法（図 7)により決められる。
[0018] 論理回路 LAは、アドレス信号 ADR(ADR0— 2)をデコードし、ブロックデコード信 号 BAD0—1およびワードデコード信号 WAD0— 2を生成する。論理回路 LBは、デ コード信号線 BAD0— 3、 WAD0 2に応じてワード線信号 WL (WL0 5)を出力 する。論理回路 LBにおいて、カラム選択信号 CO— 1は、アクセスコマンドに応答して タイミング制御部 CPGから出力されるクロック CKに同期して出力される。
[0019] メモリブロック MBLK0—1は、少なくとも 1本のワード線 WLを有するワードグループ WLG (ワードステップ）を 1単位としてレイアウトされる。この実施形態では、 1本のヮー ド線 WLによりワードグループ WLGが構成される。このため、各ワードグループ WLG 0— 5の番号は、ワード線 WLO— 5の番号と同じである。
[0020] この実施形態では、メモリブロック MBLKO— 1および接続制御部 CCNTO— 1は、 アドレス信号 ADRの最下位ビット ADROにより識別される。各メモリブロック MBLKO - 1内のワード線 WL (ワードグループ WLG)は、アドレス信号 ADRの上位ビット AD R1— 2により識別される。すなわち、メインデコーダ MDの論理は、メモリブロック MB LKO— 1および接続制御部 CCNTO— 1を識別するためのアドレス信号 ADRのビッ トを、ワードグループ WLGを識別するためのアドレス信号 ADRのビットより下位に割 り当てることにより構成される。
[0021] 例えば、アドレス信号 ADRO— 2の論理力 ， LLL"のとき、メモリブロック MBLKOの ワード線 WLOが選択される。次のアドレス信号 ADRO— 2 (HLL)では、メモリブロック MBLK1のワード線 WL1が選択される。このように、アドレス信号 ADRO— 2が順次 進むと、メモリブロック MBLKO— 1は交互に選択され、アクセスされる。なお、この例 では、説明を分力りやすくするために、ユーザ仕様によりワード線 WLの数 (ワード数） 力 S"6"に設定される例を示している。メインデコーダ MDは、 3ビットのアドレス信号 A DRO— 2をデコードするために設計される。
[0022] 実際のコンパイルドメモリ CMでは、ワード数は、例えば、 "4"から" 1024"の範囲で 設定される。例えば、メモリブロック MBLKに配置可能な最大のワード数が" 512"で 、ワード数が" 600"に設定された場合、メモリブロック MBLKO— 1のワード数は、そ れぞれ "300"に設定される。メモリブロック MBLKO— 1は、アドレス信号 ADRO (最 下位ビット）により識別される。各メモリブロック MBLKO— 1内のワード線 WLは、アド レス信号 ADR1— 9により識別される。一方、最大のワード数が" 256"で、ワード数が "600"に設定された場合、後述する図 13および図 15に示すように、 4つのメモリブ口 ック MBLKO— 3がレイアウトされる。この場合、各メモリブロック MBLKO— 3のワード 数は、それぞれ" 150"に設定される。このように各メモリブロック MBLKのワード数が 最小になるようにレイアウトすることにより、ワード線 WLに直交するローカルビット線 L BL、 /LBLの長さを最短にできる。図 2に示した例では、ローカルビット線対 LBL、 ZLBLの長さは、メモリブロック MBLKO— 1とも LOになる。この結果、各ローカルビッ ト線 LBL、 ZLBLの寄生容量および配線抵抗を小さくでき、アクセスタイムを短くでき る。
[0023] 図 3は、図 1に示したメモリブロック MBLKO— 1の詳細を示している。各メモリブロッ ク MBLKO—1は、マトリックス状に配置され、相補のローカルビット線 LBL、 /LBL およびワード線 WLに接続された複数のスタティックメモリセル MCを有して 、る。各メ モリセル MCは、一対のインバータを有しデータを保持するラッチと、ラッチの相補の 記憶ノード (各インバータの出力ノード）にそれぞれ一端が接続された一対のトラ ンスファトランジスタ（nMOSトランジスタ）とを有している。トランスファトランジスタの他 端は、ローカルビット線 LBL、 /LBLのいずれかに接続されている。トランスファトラン ジスタのゲートは、ワード線 WLに接続されている。
[0024] 接続制御部 CNT0 - 1に形成されるカラムスィッチは、 nMOSトランジスタで構成さ れ、対応するカラム選択信号 COまたは C1が高論理レベルのときにオンする。カラム スィッチのオンにより、ローカルビット線対 LBL、 ZLBLは、センスアンプ SAおよびグ ローバルビット線対 GBL、 ZGBLに接続される。なお、センスアンプ領域 SAAは、メ モリブロック MBLKO— 1の非アクセス中にローカルビット線対 LBL、 /LBLを所定の 電圧にプリチャージするための図示しないプリチャージ回路を有している。センスアン プ領域 SAAに、書き込みデータ信号の入力を制御する回路が形成されてもよい。
[0025] センスアンプ SAは、メモリブロック MBLKO— 1に共有されている。センスアンプ SA は、読み出しアクセス動作中に、メモリセル MCからローカルビット線対 LBL、 /LBL に読み出されたデータ信号の信号量を増幅し、増幅したデータ信号をグローバルビ ット線対 GBL、 ZGBLに伝える。なお、書き込みアクセス動作では、グローノ レビット 線対 GBL、 ZGBLを介してコンパイルドメモリ CMの外部から供給される書き込みデ ータ信号が、オンしているカラムスィッチに接続されたローカルビット線対 LBL、 /LB Lに伝えられ、選択されたワード線 WLに接続されたメモリセル MCに書き込まれる。 このとき、センスアンプ S Aも動作する。
[0026] 図 4は、本発明がなされる前のコンパイルドメモリ CMの要部を示している。この例で は、各メモリブロック MBLK (MBLKO— 1)に配置可能な最大のワード数は" 4"とし て説明する。本発明がなされる前、コンノ ィルドメモリ CMは、ワード線 WLを図の下 側から順次に配置することによりレイアウトされていた。
[0027] ユーザにより指定されたワード数力 '6"の場合、まず、メモリブロック MBLKOに配 置可能な全てのワード線 WLO— 3がレイアウトされる。次に、残りのワード線 WL4— 5 力 メモリブロック MBLK1にレイアウトされる。このように、本発明前、 1つのメモリブ口 ック MBLKに最大数のワード線 WLがレイアウトされた後、次のメモリブロック MBLK にワード線 WLがレイアウトされていた。メモリブロック MBLKOに最大数のワード線 W L (2の n乗；この例では n= 2)がレイアウトされるため、メモリブロック MBLKは、ァドレ ス信号 ADRの上位ビット ADR2により識別される。ワード線 WLは、アドレス信号 AD Rの下位ビット ADRO— 1により識別される。
[0028] しかしながら、図 4に示したレイアウト手法では、メモリブロック MBLKOのサイズが常 に最大になるため、メモリブロック MBLKOのローカルビット線 LBL、 /LBL (図示せ ず）の長さ LOが常に最大になる。これに対してメモリブロック MBLK1のローカルビッ ト線 LBL、 ZLBL (図示せず）の長さ L1は、長さ LOより短い。コンパイルドメモリ CM のアクセスタイム（タイミング仕様）は、ワーストの動作時間を基準に決められる。この ため、アクセスタイムは、ローカルビット線 LBL、 ZLBLの長さが最大の場合 (LO)に 合わせられて決められる。換言すれば、本発明前、複数のメモリブロック MBLKで構 成されるコンパイルドメモリ CMのアクセスタイムは、ワード数にかかわらず、ローカル ビット線 LBL、 ZLBLの長さが最大の場合に合わせて設定される。
[0029] なお、一般に、アクセスタイムは、読み出しアクセスコマンドおよびアドレス信号がコ ンノ ィルドメモリ CMに供給されて力ら読み出しデータがコンノ ィルドメモリ CMから出 力されるまでの時間である。あるいは、アクセスタイムは、書き込みアクセスコマンド、 書き込みアドレス信号および書き込みデータがコンパイルドメモリ CMに供給されて 力 書き込みデータ力 Sメモリセルに書き込まれるまでの時間である。
[0030] 図 5は、本発明がなされる前に検討されたコンパイルドメモリ CMの要部を示してい る。コンパイルドメモリ CMのアクセスタイムを短縮するためには、メモリブロック MBL KO— 1のローカルビット線 LBL、 ZLBLの長さを等しくし、ローカルビット線 LBL、 / LBLの長さ短くすればよい。すなわち、メモリブロック MBLKO— 1に配置されるヮー ド線 WLの数を等しくすればよい。そこで、メモリブロック MBLKOにワード線 WLO— 2 を配置し、メモリブロック MBLK1にワード線 WL3— 5を配置する。しかしながら、この 場合、ワード線 WL3は、アドレス信号 ADR2 = Lで選択されるが（図 5 (a) )、ワード線 WL3を含むメモリブロック MBLK1の接続制御部 CCNT1は、アドレス信号 ADR2 = Hで選択される（図 5 (b) )。この結果、コンパイルドメモリ CMは誤動作する。
[0031] 図 6は、コンパイルドメモリ CMにレイアウトされるワード線 WLの数 (ワード数)とァクセ スタイム tAACの関係を示している。図の実線は、本発明の適用後を示し、図の破線 は、本発明の適用前を示している。この例では、メモリブロック MBLKに配置可能な 最大のワード数は" 512"である。本発明では、図 2に示したように、ワード線 WLは、メ モリブロック MBLKO—1に交互に配置されるため、ローカルビット線 LBL、 ZLBLの 長さは、ワード数が" 1024"になるまで、ワード線 WLが 2本増加する毎に増加する。 すなわち、アクセスタイム tAACは、ワード数が" 1024"になるまで、ワード線 WLが 2 本増加する毎に増加する。これに対して、本発明前では、図 4に示したように、ワード 線 WLは、メモリブロック MBLK毎に配置される。このため、ローカルビット線 LBL、 / LBLの長さは、ワード数が" 512"になるまで、ワード線 WLが 1本増加する毎に増加 する。すなわち、アクセスタイム tAACは、ワード数が" 512"になるまで、ワード線 WL 力 S1本増加する毎に増加する。
[0032] 例えば、ワード数が" 600"に設定された場合、本発明では、各メモリブロック MBL KO— 1に 300本のワード線 WLが配置される。このときのコンパイルドメモリ CMのァク セスタイム tAAC (仕様）は、 300本のワード線 WLを横切るローカルビット線 LBL、 / LBLの長さに対応する T1である。一方、本発明前では、メモリブロック MBLKOに 51 2本のワード線 WLが配置され、メモリブロック MBLK1に残りの 88本のワード線 WL が配置される。このときのコンパイルドメモリ CMのアクセスタイム tAAC (仕様）は、 51 2本のワード線 WLを横切るローカルビット線 LBL、 ZLBLの長さに対応する T2であ る。なお、アクセスタイム tAACの TOは、ワード線 WLの数に関わりなく常に一定の動 作時間が必要なデコーダや入出力回路などのために使用される時間である。
[0033] また、発明では、ワード線 WLは、常に一対のメモリブロック MBLKO— 1に交互に 配置される。アクセスタイム tAACは、ワード線 WLが 2本増加する毎に増える。したが つて、アクセスタイム tAACは、ワード数が" 512"より少ない場合にも本発明前に比べ て短縮される。
[0034] 図 7は、第 1の実施形態のコンパイルドメモリ CMのレイアウト方法を示している。図 に示したフローは、コンパイルドメモリ CMのレイアウト設計ツールがレイアウトプロダラ ムを実行することにより実現される。例えば、レイアウト設計ツールは、ワークステーシ ヨン等のコンピュータであり、レイアウトプログラム（コンパイラ）は、内蔵される CPU等 のコントローラにより実行される。コンパイルドメモリ CMのレイアウトデータは、図に示 したフローを実行することにより生成される。なお、図 7では、データ信号が伝達され る経路上の回路のレイアウト設計フローの記載を省略している。
[0035] まず、ステップ S 10において、コンパイラは、コンパイルドメモリ CMの仕様であるデ ータ信号のビット数 BLNと、ワード線 WLの数を示すワード数 WLNの入力を受ける。 例えば、 64kビットのコンパイルドメモリ CMを ASICチップに搭載し、ビット数 BLNが 64ビットに指定される場合、ワード数 WLNは、 1024に指定される。ビット数 BLNが 1 28ビットに指定される場合、ワード数 WLNは、 512〖こ指定される。なお、ビット数 BL Nは、データ端子の数と、ワード線 WLに接続されるメモリセル MC (ビット線 LBL)の 数とに分けて指定されてもよい。この場合、ビット線 LBLの数がビット数 BLNとして扱 われる。
[0036] 次に、ステップ S12において、入力されたワード数 WLN力 1つのメモリブロック M BLKに配置可能な最大のワード数 WLNmaxを超える力否かが判定される。ワード 数 WLNがワード数 WLNmaxを超える場合、処理はステップ S 16に移行する。ワード 数 WLNがワード数 WLNmax以下の場合、処理はステップ S 14に移行する。
[0037] ステップ S 14では、一対のメモリブロック MBLKO— 1が生成され、各メモリブロック MBLKO—1にワード数 WLNの半分のワード線 WLが配置される。一方、ステップ S1 6では、ワード数 WLNmaxより小さいワード数 WLN1が現れるまで、ワード数 WLN が偶数値（2、 4、 6、 . . .）で割られる。そして、求めた偶数値力メモリブロック MBLK の数として使用され、求めたワード線 WLN1が各メモリブロック MBLKに配置される。 すなわち、指定されたワード数 WLN力 最大のワード数 WLNmaxより小さくなるよう に均等に分配され、偶数個のメモリブロック MBLKのレイアウトデータが生成される。
[0038] 次に、ステップ S 18において、一対のメモリブロック MBLKの間に共通のセンスアン プ領域 SAAが割り当てられ、センスアンプ SAが配置される。ステップ S20において、 メモリブロック MBLKとセンスアンプ領域 SAAの間に接続制御部 CCNTが配置され る。
[0039] 次に、ステップ S22にお 、て、ワード線 WLを識別するために必要なアドレス信号 A DRのビット数が求められ、メモリブロック MBLKを識別するビット MBLKbと、ワード 線 WL (ワードグループ WLG)を識別するためのビット WLGbと力 アドレス信号 AD Rの下位ビットから順に割り当てられる。そして、メインデコーダ MDの論理が生成さ れる。ビット MBLKb、 WLGbは、図 2に示した ADRO、 ADR1 (または ADR2)にそ れぞれ対応する。
[0040] 次に、ステップ S 24において、生成されたメインデコーダ MDの論理にしたがって、 メインデコーダ MD内に配線される網目状のデコード信号線の交差部にコンタクト部 CONTが配置される。ステップ S26において、メインデコーダ MDの出力がワード線 WLおよび接続制御部 CCNTのカラムスィッチに接続される。そして、コンパイルドメ モリ CMのレイアウトデータが完成する。
[0041] 以上、第 1の実施形態では、メモリブロック MBLKを識別するためのアドレス信号 A DRのビット ADROは、ワード線 WL (ワードグループ WLG)を識別するためのアドレス 信号 ADRのビット ADR1— 2より下位に割り当てられる。これにより、メモリブロック M BLKに配置されるワード線 WLの数を互いに等しくでき、ローカルビット線 LBL、 /L BLの長さを短くできる。この結果、ローカルビット線 LBL、 ZLBLの配線遅延を最小 限にでき、コンパイルドメモリ CMのアクセスタイム tAACを短縮できる。
[0042] 図 8は、本発明の第 2の実施形態におけるコンパイルドメモリ CMのメインデコーダ MDの詳細を示している。第 1の実施形態で説明した要素と同一の要素については 、同一の符号を付し、これ等については、詳細な説明を省略する。コンパイルドメモリ CMは、例えば、 SRAMコアであり、図 1に示したように、他の機能ブロックとともに A SICチップ内に形成される。 ASICチップにより、単独でシステムが構成され、あるい は、他の半導体チップとともにシステムが構成される。
[0043] この例では、ユーザ仕様によりワード数が" 8"に指定され、 8本のワード線 WLがコ ンパイルドメモリ CMに配置される。各メモリブロック MBLKO— 1は、ワード線 WLが 交互に 4本ずつ配置される。このため、ローカルビット線対 LBL、 ZLBLの長さをメモ リブロック MBLKO— 1とも LOに設定でき、アクセスタイム tAACを最小にできる。図に 示した太い配線と大きい黒丸で示したコンタクト部 CONTは、上述した図 2に追加さ れる要素を示している。このように、本発明では、指定されるワード数が異なる場合に も、メインデコーダ MDの信号線の配線およびコンタクト部 CONTを追加することによ り、コンパイルドメモリ CMのレイアウトデータを容易に生成できる。コンパイルドメモリ CMのレイアウト方法は、図 7に示したフローと同じである。
[0044] 以上、第 2の実施形態においても、上述した第 1の実施形態と同様の効果を得るこ とができる。さらに、ワード数が変更される場合にも、配線およびコンタクト部 CONTを 追加あるいは削除することにより、コンノ ィルドメモリ CMのレイアウトデータを容易に 生成できる。
[0045] 図 9は、本発明の第 3の実施形態における要部の詳細を示している。第 1の実施形 態で説明した要素と同一の要素については、同一の符号を付し、これ等については 、詳細な説明を省略する。コンパイルドメモリ CMは、例えば、 SRAMコアであり、図 1 に示したように、他の機能ブロックとともに ASICチップ内に形成される。 ASICチップ により、単独でシステムが構成され、あるいは、他の半導体チップとともにシステムが 構成される。コンパイルドメモリ CMのレイアウト方法は、図 7に示したフローと同じであ る。
[0046] この例では、コンパイルドメモリ CMは、センスアンプ SAの動作タイミングを最適に するためのダミー領域 DMYを有している。センスアンプ SAは、メモリセル MCからの 読み出しデータ信号を処理する回路であり、データ処理部として動作する。ダミー領 域 DMYには、ダミーメモリセル DMC、ダミーローカルビット線対 DLBL、 /DLBL, ダミーセンスアンプ DSAおよびダミーカラムスィッチ DC0、 DC1が配置される。ダミー メモリセル DMCのレイアウトデータおよび配置間隔は、リアルメモリセル MCのそれ 等と同じである。但し、メモリブロック MBLK0において、ダミーセンスアンプ DSAから 最も遠 、ダミーメモリセル DMCrefは、ダミーローカルビット線/ DLBLに接続される ラッチの記憶ノードが接地線に接続されている。また、ダミーメモリセル DMCrefのト ランスファトランジスタのゲートは、コンパイルドメモリ CMのメモリセル MCへのァクセ ス要求に応答して高レベルに活性ィ匕されるアクティブ信号 ACTを受けて 、る。このた め、ダミーローカルビット線 ZDLBL (ダミーデータ信号）のレベルは、アクティブ信号 ACTの活性ィ匕に同期して低レベルに変化する。なお、ダミーローカルビット線対 DL BL、 ZDLBLは、アクティブ信号 ACTが活性ィ匕される前に、メモリセル MCと同様に プリチャージ回路により高レベルにプリチャージされる。
[0047] メモリブロック MBLKOのダミーローカルビット線 DLBL、 /DLBLに接続されたカラ ムスイッチ DCOは、ゲートで電源電圧 VDDを受けて常にオンしている。メモリブロック MBLK1のダミーローカルビット線 DLBL、 /DLBLに接続されたカラムスィッチ DC 1は、ゲートで接地電圧 VSSを受けて常にオフしている。ダミーセンスアンプ DSAは 、例えば、カラムスィッチ DCOを介して入力がダミーローカルビット線/
DLBLに接続された CMOSインバータで構成される。ダミーセンスアンプ DSAは、ァ クティブ信号 ACTの活性化、すなわち、ダミーデータ信号の出力タイミングに同期し てセンスアンプ SAの増幅動作を開始するためのセンスアンプィネーブル信号 SEN を出力する。センスアンプィネーブル信号 SENは、全てのセンスアンプ SAに供給さ れる。
[0048] センスアンプ SAの動作タイミングは、アクセスされるメモリセル MCの位置（ローカル ビット線 LBL、 ZLBLの長さ）に依存せず、最適に設定される必要がある。換言すれ ば、センスアンプ SAの動作タイミングは、アクセス速度が最も遅いメモリセル MCに合 わせて設定される必要がある。このために、アクティブ信号 ACTの活性化からセンス アンプィネーブル信号 SENの出力までの期間は、ダミーセンスアンプ DSAから最も 遠いダミーメモリセル DMCrefを用いて設定される。ダミーメモリセル DMCrefは、セ ルフタイミングセルとも称される。この種のタイミング設定手法は、セルフタイミング手 法と称される。
[0049] セルフタイミング手法では、センスアンプ SAの動作タイミングは、センスアンプ領域 SAAから最も離れたメモリセル MC (DMCref)の動作タイミングに合わせて設定され る。セルフタイミング手法を採用する本発明前のコンノ ィルドメモリ CMでは、アクセス タイム tAACは、図 6に示した破線と同じである。セルフタイミング手法を採用するコン パイルドメモリ CMに、この実施形態を適用することにより、アクセスタイム tAACは、 図 6に示した実線と同じにできる。
[0050] 以上、第 3の実施形態においても、上述した第 1の実施形態と同様の効果を得るこ とができる。さらに、セルフタイミング手法を採用するコンパイルドメモリ CMにおいても 、アクセスタイム tAACを短縮できる。
[0051] 図 10は、本発明の第 4の実施形態のコンノ ィルドメモリ CMを示している。第 1の実 施形態で説明した要素と同一の要素については、同一の符号を付し、これ等につい ては、詳細な説明を省略する。コンパイルドメモリ CMは、例えば、 SRAMコアであり 、図 1に示したように、他の機能ブロックとともに ASICチップ内に形成される。 ASIC チップにより、単独でシステムが構成され、あるいは、他の半導体チップとともにシス テムが構成される。
[0052] この実施形態では、 4本のワード線 WL毎にワードグループ WLG (WLGO— 5)が 形成される。メモリブロック MBLKO—1において、ワード線 WL (WLO— 23)は、ヮー ドグループ WLGを 1単位として配置される。その他の構成は、ワード線 WLの本数が 異なることを除き第 1の実施形態と同じである。
[0053] 図 11は、第 4の実施形態のメインデコーダ MDの論理を示している。メモリブロック MBLKO— 1および接続制御部 CCNTO— 1は、アドレス信号 ADRのビット ADR2に より識別される。各メモリブロック MBLKO— 1内のワードグループ WLGは、アドレス 信号 ADRの上位ビット ADR3— 4により識別される。各ワードグループ WLG内のヮ ード線 WLは、アドレス信号 ADRの下位ビット ADRO— 1により識別される。
[0054] このように、メインデコーダ MDの論理は、メモリブロック MBLKO— 1および接続制 御部 CCNTO— 1を識別するためのアドレス信号 ADRのビットを、ワードグループ W LGを識別するためのアドレス信号 ADRのビットより下位に割り当てることにより構成さ れる。さらに、メインデコーダ MDの論理は、各ワードグループ WLG内のワード線 WL を識別するためのアドレス信号 ADRのビットを、メモリブロック MBLKO— 1を識別す るためのアドレス信号 ADRのビットより下位に割り当てることにより構成される。ァドレ ス信号 ADR0— 4が順次進むと、メモリブロック MBLKO— 1は、ワードグ
ループ WLGを 1単位として交互に選択され、アクセスされる。
[0055] 図 12は、第 4の実施形態のコンパイルドメモリ CMのレイアウト方法を示している。こ の実施形態では、図 7のステップ S22の代わりにステップ S22aが実施される。その他 のフローは、図 7と同じである。
[0056] ステップ S22aでは、ワード線 WLを識別するために必要なアドレス信号 ADRのビッ ト数が求められ、アドレス信号 ADRの下位ビットから順に、ワード線 WLを識別するビ ット WLbと、メモリブロック MBLKを識別するビット MBLKbと、ワードグループ WLG を識別するためのビット WLGbとが割り当てられる。そして、メインデコーダ MDの論 理が生成される。ビット WLb、 MBLKb, WLGbは、図 11に示した ADRO— 1、 ADR 2、 ADR4— 5にそれぞれ対応する。
[0057] 以上、第 4の実施形態においても、上述した第 1の実施形態と同様の効果を得るこ とができる。さらに、ワードグループ WLGが複数のワード線 WLにより構成される場合 にも、アクセスタイム tAACを短縮可能なコンパイルドメモリ CMのレイアウトデータを 容易に生成できる。
[0058] 図 13は、本発明の第 5の実施形態のコンノ ィルドメモリ CMを示している。第 1の実 施形態で説明した要素と同一の要素については、同一の符号を付し、これ等につい ては、詳細な説明を省略する。コンパイルドメモリ CMは、例えば、 SRAMコアであり 、図 1に示したように、他の機能ブロックとともに ASICチップ内に形成される。 ASIC チップにより、単独でシステムが構成され、あるいは、他の半導体チップとともにシス テムが構成される。コンパイルドメモリ CMのレイアウト方法は、図 7に示したフローと 同じである。
[0059] この実施形態では、コンパイルドメモリ CMは、一対のメモリブロック MBLK (MBLK 0- 1または MBLK2 - 3)で構成されるメモリユニット MUO - 1で構成されて 、る。す なわち、コンパイルドメモリ CMは、 4つのメモリブロック MBLKO— 3を有している。各 メモリユニット MUO— 1は、図 2に示したメモリブロック対と同じ構成である。各メモリブ ロック MBLKO— 3は、 3本のワード線 WL (ワードグループ WLG)により構成される。 例えば、メモリユニット MU1では、メモリブロック MBLK2は、接続制御部 CCNT2を 介してセンスアンプ領域 SAAのセンスアンプ SAに接続される。メモリブロック MBLK 3は、接続制御部 CCNT3を介してセンスアンプ領域 SAAのセンスアンプ SAに接続 される。 [0060] メモリブロック MBLKの数を増やすことにより、センスアンプ領域 SAAや接続制御 部 CCNTの面積は増加する。し力し、ローカルビット線 LBL、 ZLBLの長さは短くな り、アクセスタイム tAACは短縮される。このため、アクセスタイム tAACがコンパイルド メモリ CMのレイアウトサイズよりも優先される場合、メモリブロック MBLKの数を増や すことが有効である。また、ユーザ仕様に応じて指定されるワード数力 メモリブロック MBLKに配置可能な最大のワード数の 2倍を超える場合にも、 4つ以上のメモリブ口 ック MBLKを形成する必要がある。
[0061] 図 14は、第 5の実施形態のメインデコーダ MDの論理を示している。メモリブロック MBLKO - 3および接続制御部 CCNTO— 3は、アドレス信号 ADRのビット ADRO - 1により識別される。各メモリブロック MBLKO— 1内のワード線 WL (ワードグループ WLG)は、アドレス信号 ADRの上位ビット ADR2— 3により識別される。
[0062] 以上、第 5の実施形態においても、上述した第 1の実施形態と同様の効果を得るこ とが
できる。さらに、コンパイルドメモリ CM力 一対のメモリブロック MBLKで構成される 複数のメモリユニット MUを有する場合にも、アクセスタイム tAACを短縮可能なコン パイルドメモリ CMのレイアウトデータを容易に生成できる。
[0063] 図 15は、本発明の第 6の実施形態のコンノ ィルドメモリ CMを示している。第 1およ び第 4の実施形態で説明した要素と同一の要素については、同一の符号を付し、こ れ等については、詳細な説明を省略する。コンパイルドメモリ CMは、例えば、 SRA Mコアであり、図 1に示したように、他の機能ブロックとともに ASICチップ内に形成さ れる。 ASICチップにより、単独でシステムが構成され、あるいは、他の半導体チップ とともにシステムが構成される。コンパイルドメモリ CMのレイアウト方法は、図 12に示 したフローと同じである。
[0064] この実施形態では、コンパイルドメモリ CMは、一対のメモリブロック MBLK (MBLK 0- 1または MBLK2 - 3)で構成されるメモリユニット MUO - 1で構成されて 、る。す なわち、コンパイルドメモリ CMは、 4つのメモリブロック MBLKO— 3を有している。各 メモリユニット MUO—1は、割り当てられるアドレス信号が異なることを除き、図 10に 示したメモリブロック対 MBLKO— 1と同じ構造を有している。すなわち、 4本のワード 線 WL毎にワードグループ WLG (WLGO- 11)が开成される。メモリブロック MBLK 0— 3において、ワード線 WL (WLO— 47)は、ワードグループ WLGを 1単位として配 置される。例えば、メモリユニット MU1では、メモリブロック MBLK2は、接続制御部 C CNT2を介してセンスアンプ領域 SAAのセンスアンプ SAに接続される。メモリブロッ ク MBLK3は、接続制御部 CCNT3を介してセンスアンプ領域 SAAのセンスアンプ SAに接続される。この実施形態では、図 16に示すメインデコーダ MDにより、ワード グループ WLGO— 3、 WLG4— 7、 WLG8— 11は、メモリブロック MBLKO— 3に順 次割り当てられる。図 15に限らず、コンパイルドメモリ CMが複数のメモリブロック MB LKを有する場合、ワードグループ WLGは、メモリブロック MBLKに順次割り当てら れる。
[0065] 図 16は、第 6の実施形態のメインデコーダ MDの論理を示している。メモリブロック MBLKO - 3および接続制御部 CCNTO— 3は、アドレス信号 ADRのビット ADR2 - 3により識別される。各メモリブロック MBLKO— 3内のワードグループ WLGは、ァドレ ス信号 ADRの上位ビット ADR4— 5により識別される。各ワードグループ WLG内のヮ ード線 WLは、アドレス信号 ADRの下位ビット ADRO— 1により識別される。
[0066] 以上、第 6の実施形態においても、上述した第 1、第 4および第 5の実施形態と同様 の効果を得ることができる。すなわち、コンパイルドメモリ CMが複数のメモリユニット MUO— 1により構成され、かつワードグループ WLGが複数のワード線 WLにより構 成される場合にも、アクセスタイム tAACを短縮できる。また、アクセスタイム tAACを 短縮可能なコンパイルドメモリ CMのレイアウトデータを容易に生成できる。
[0067] なお、上述した実施形態では、本発明を SRAMに適用する例にっ 、て述べた。本 発明は力かる実施形態に限定されるものではない。本発明は、 ASICチップに搭載さ れる DRAMコアや強誘電体メモリコアなどの半導体メモリであって、ユーザ仕様によ りワード数が変更されるコンパイルドメモリ CMに適用できる。さらに、コンパイルドメモ リ CMが搭載されるチップは、 ASICチップに限定されない。例えば、 ASSP (Applicat ion Specific Standard Product)チップや、シングノレチップマイクロコンピュータチップ などに、本発明のコンパイルドメモリ CMを搭載してもよい。
[0068] 上述した第 3の実施形態では、セルフタイミング手法を用いてセンスアンプ SAの動 作
タイミングを最適に設定する例について述べた。本発明はかかる実施形態に限定さ れるものではない。例えば、セルフタイミング手法を用いて、カラムスィッチあるいは I
Ζο回路の動作タイミングを最適に設定してもよい。
[0069] 以上、本発明につ 、て詳細に説明してきた力 上記の実施形態およびその変形例 は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱し ない範囲で変形可能であることは明らかである。
産業上の利用可能性
[0070] 本発明は、 ASIC等のチップ内に形成されるコンパイルドメモリおよびコンパイルドメ モリのレイアウト方法に適用できる。

Claims

請求の範囲
[1] 機能ブロックとともにチップ内に形成され、機能ブロックによりアクセスされるコンノ ィ ルドメモリであって、
少なくとも 1本のワード線で構成されたワードグループと、ワード線に接続されたメモ リセルと、各メモリセルに接続されたビット線とを各々有する一対のメモリブロックと、 前記ビット線を介して前記メモリセルにデータ信号を入出力するデータ制御部と、 前記各メモリブロックの前記ビット線をデータ制御部に選択的に接続するために、 前記メモリブロックに対応してそれぞれ設けられる接続制御部と、
アクセスされるメモリブロックに対応する接続制御部を選択するとともに、前記ワード グループの!/、ずれかを選択するためにアドレス信号をデコードするデコーダ部とを備 え、
前記デコーダ部の論理は、前記メモリブロックおよび前記接続制御部を識別するた めのアドレス信号のビットを、前記ワードグループを識別するための前記アドレス信号 のビットより下位に割り当てることにより構成されていることを特徴とするコンパイルドメ モリ。
[2] 請求項 1記載のコンパイルドメモリにおいて、
前記各ワードグループは、複数のワード線で構成され、
前記デコーダ部の論理は、前記各ワードグループ内のワード線を識別するための 前記アドレス信号のビットを、前記メモリブロックを識別するための前記アドレス信号 のビットより下位に割り当てることにより構成されていることを特徴とするコンパイルドメ モリ。
[3] 請求項 1記載のコンパイルドメモリにおいて、
前記一対のメモリブロックで構成される複数のメモリユニットとを備えていることを特 徴とするコンパイルドメモリ。
[4] 請求項 1記載のコンパイルドメモリにおいて、
前記データ制御部は、前記接続制御部を介して前記メモリブロックのビット線に接 続される共通のセンスアンプを備えていることを特徴とするコンパイルドメモリ。
[5] 請求項 1記載のコンパイルドメモリにおいて、 前記メモリブロックの 、ずれかは、前記メモリセルのアクセス要求に応答して所定の 論理値を示すダミーデータ信号を出力するダミーメモリセルと、ダミーメモリセルに接 続されたダミービット線とを備え、
前記データ制御部にぉ 、て、前記メモリセルからの読み出しデータ信号を処理する 回路は、前記ダミーデータ信号の出力タイミングに同期して動作を開始することを特 徴とするコンパイルドメモリ。
[6] 請求項 5記載のコンパイルドメモリにおいて、
前記データ制御部は、前記接続制御部を介して前記メモリブロックのビット線に接 続される共通のセンスアンプを備え、
前記センスアンプは、前記ダミーデータ信号の出力タイミングに同期して動作を開 始することを特徴とするコンパイルドメモリ。
[7] 機能ブロックと、機能ブロックによりアクセスされるコンノ ィルドメモリとを有する ASI Cチップであって、
前記コンパイルドメモリは、
少なくとも 1本のワード線で構成されたワードグループと、ワード線に接続されたメモ リセルと、各メモリセルに接続されたビット線とを各々有する一対のメモリブロックと、 前記ビット線を介して前記メモリセルにデータ信号を入出力するデータ制御部と、 前記各メモリブロックの前記ビット線をデータ制御部に選択的に接続するために、 前記メモリブロックに対応してそれぞれ設けられる接続制御部と、
アクセスされるメモリブロックに対応する接続制御部を選択するとともに、前記ワード グループの!/、ずれかを選択するためにアドレス信号をデコードするデコーダ部とを備 え、
前記デコーダ部の論理は、前記メモリブロックおよび前記接続制御部を識別するた めのアドレス信号のビットを、前記ワードグループを識別するための前記アドレス信号 のビットより下位に割り当てることにより構成されていることを特徴とする ASICチップ。
[8] 請求項 7記載の ASICチップにおいて、
前記各ワードグループは、複数のワード線で構成され、
前記デコーダ部の論理は、前記各ワードグループ内のワード線を識別するための 前記アドレス信号のビットを、前記メモリブロックを識別するための前記アドレス信号 のビットより下位に割り当てることにより構成されていることを特徴とする ASICチップ。
[9] 請求項 7記載の ASICチップにおいて、
前記一対のメモリブロックで構成される複数のメモリユニットとを備えていることを特 徴とするコンパイルドメモリ。
[10] 請求項 7記載の ASICチップにおいて、
前記データ制御部は、前記接続制御部を介して前記メモリブロックのビット線に接 続される共通のセンスアンプを備えていることを特徴とする ASICチップ。
[11] 請求項 7記載の ASICチップにおいて、
前記メモリブロックの 、ずれかは、前記メモリセルのアクセス要求に応答して所定の 論理値を示すダミーデータ信号を出力するダミーメモリセルと、ダミーメモリセルに接 続されたダミービット線とを備え、
前記データ制御部にぉ 、て、前記メモリセルからの読み出しデータ信号を処理する 回路は、前記ダミーデータ信号の出力タイミングに同期して動作を開始することを特 徴とするコンパイルドメモリ。
[12] 請求項 11記載の ASICチップにお!ヽて、
前記データ制御部は、前記接続制御部を介して前記メモリブロックのビット線に接 続される共通のセンスアンプを備え、
前記センスアンプは、前記ダミーデータ信号の出力タイミングに同期して動作を開 始することを特徴とする ASICチップ。
[13] 機能ブロックとともにチップ内に形成され、機能ブロックによりアクセスされるコンノ ィ ルドメモリのレイアウト方法であって、
データ信号のビット数と、メモリセルに接続されるワード線の数を示すワード数との 入力を受け、
入力されたワード数力 メモリブロックに配置可能な最大のワード数を超える場合、 指定されたワード数を、前記最大のワード数より小さくなるように均等に分配して、偶 数個のメモリブロックのレイアウトデータを生成し、
前記メモリブロックを識別するためのアドレス信号のビットを、少なくとも 1本のワード 線で構成されるワードグループを識別するための前記アドレス信号のビットより下位 に割り当てて、前記メモリブロックおよび前記ワード線を選択するためのデコーダ部の 論理を生成し、
生成した論理にしたがって、前記デコーダ部内に配線されるデコード信号線の交 差部に、配線を互いに接続するためのコンタクト部を配置することを特徴とするコンパ ィルドメモリのレイアウト方法。
[14] 請求項 13記載のコンパイルドメモリのレイアウト方法において、
互いに隣接する一対のメモリブロックの間にセンスアンプを配置し、
前記センスアンプと各メモリブロックとの間に、メモリブロック内に配線されるビット線 を前記センスアンプに接続するためのスィッチを有する接続制御部を配置し、 前記メモリブロックを選択するためのデコーダの出力を前記スィッチの制御端子に 接続することを特徴とするコンパイルドメモリのレイアウト方法。
[15] 請求項 13記載のコンパイルドメモリのレイアウト方法において、
前記ワード線は、複数のワード線で構成されるワードグループを 1単位として配線さ れ、
前記各ワードグループ内のワード線を識別するための前記アドレス信号のビットを、 前記メモリブロックを識別するための前記アドレス信号のビットより下位に割り当てて、 前記ワード線を選択するための前記デコーダ部の論理を生成し、
生成した論理にしたがって、前記コンタクト部を配置することを特徴とするコンノ ィ ルドメモリのレイァゥト方法。
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