JPH08279602A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH08279602A JPH08279602A JP8053247A JP5324796A JPH08279602A JP H08279602 A JPH08279602 A JP H08279602A JP 8053247 A JP8053247 A JP 8053247A JP 5324796 A JP5324796 A JP 5324796A JP H08279602 A JPH08279602 A JP H08279602A
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- 230000005055 memory storage Effects 0.000 title abstract 3
- 230000000295 complement effect Effects 0.000 claims abstract description 4
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- Computer Hardware Design (AREA)
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】半導体メモリ装置においてＭＤＱスイッチ及び
センスアンプ駆動回路等の付加的な回路をレイアウトす
ることによって生じる面積の使用を最小にするレイアウ
トを提供する。 【解決手段】メモリセルアレイ内の対応する１つの列の
メモリセルにそれぞれ接続されたビットライン対ＢＬ、
／ＢＬと、このビットライン対ＢＬ、／ＢＬに結合され
てデータを感知するセンスアンプ22、24と、ビットライ
ン対ＢＬ、／ＢＬに結合されてビットライン対を選択
し、データライン上に相補的なデータを出力する列スイ
ッチ25とを備え、センスアンプ22、24と列スイッチ25
は、それらがメモリセルアレイの両側に配置されている
両側回路配置においては、ビットライン対ＢＬ、／ＢＬ
のピッチの２倍以下のピッチを有するように半導体チッ
プ上にレイアウトされている。
センスアンプ駆動回路等の付加的な回路をレイアウトす
ることによって生じる面積の使用を最小にするレイアウ
トを提供する。 【解決手段】メモリセルアレイ内の対応する１つの列の
メモリセルにそれぞれ接続されたビットライン対ＢＬ、
／ＢＬと、このビットライン対ＢＬ、／ＢＬに結合され
てデータを感知するセンスアンプ22、24と、ビットライ
ン対ＢＬ、／ＢＬに結合されてビットライン対を選択
し、データライン上に相補的なデータを出力する列スイ
ッチ25とを備え、センスアンプ22、24と列スイッチ25
は、それらがメモリセルアレイの両側に配置されている
両側回路配置においては、ビットライン対ＢＬ、／ＢＬ
のピッチの２倍以下のピッチを有するように半導体チッ
プ上にレイアウトされている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特に、不規則ピッチのレイアウトを有するＤＲ
ＡＭに関する。
に係り、特に、不規則ピッチのレイアウトを有するＤＲ
ＡＭに関する。
【０００２】
【従来の技術】高性能のパーソナルコンピュータの市場
の成長によって、ワイドなビット構成を有する新世代の
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）が要求されるようになってきた。×１６ビット構成
よりも大きい、ワイドなＩ／ＯのＤＲＡＭは、十分に小
さい細分性をメモリシステムに提供するために必要であ
る。なお、細分性とはシステムに付加されるメモリの最
小の増分量である。
の成長によって、ワイドなビット構成を有する新世代の
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）が要求されるようになってきた。×１６ビット構成
よりも大きい、ワイドなＩ／ＯのＤＲＡＭは、十分に小
さい細分性をメモリシステムに提供するために必要であ
る。なお、細分性とはシステムに付加されるメモリの最
小の増分量である。
【０００３】多数のビットをメモリアレイを通じて転送
する階層データライン構造は、ワイドなＩ／Ｏを供給す
るために潜在的に使用される。しかしながら、これらの
方式を使用しても、チップの寸法は、Ｉ／Ｏの幅が増加
する際に付加的な素子及び配線を収容するように拡大さ
れなければならない。
する階層データライン構造は、ワイドなＩ／Ｏを供給す
るために潜在的に使用される。しかしながら、これらの
方式を使用しても、チップの寸法は、Ｉ／Ｏの幅が増加
する際に付加的な素子及び配線を収容するように拡大さ
れなければならない。
【０００４】最近の高密度集積半導体メモリ装置の要求
によって、ビットライン、ワードライン及びセンスアン
プ等の配置をより密集させるパターンが必要になってき
た。従来、図７の（ａ）に示されているオープンビット
ライン構造と、図７の（ｂ）に示されているフォールデ
ッドビットライン構造とを含む種々のビットラインのレ
イアウトの構成が知られている。
によって、ビットライン、ワードライン及びセンスアン
プ等の配置をより密集させるパターンが必要になってき
た。従来、図７の（ａ）に示されているオープンビット
ライン構造と、図７の（ｂ）に示されているフォールデ
ッドビットライン構造とを含む種々のビットラインのレ
イアウトの構成が知られている。
【０００５】図７の（ａ）に示されたオープンビットラ
イン構造に関して、ビットライン対（ＢＬ０、／ＢＬ
０）、（ＢＬ１、／ＢＬ１）、（ＢＬ２、／ＢＬ２）、
…は、センスアンプ・列スイッチ41の両側に延在してい
る。列スイッチは、ビットライン対を選択し、選択され
たビットライン対をデータライン（図示せず）に接続す
る。なお、ＷＬ０、ＷＬ１、ＷＬ２、…はワードライン
である。
イン構造に関して、ビットライン対（ＢＬ０、／ＢＬ
０）、（ＢＬ１、／ＢＬ１）、（ＢＬ２、／ＢＬ２）、
…は、センスアンプ・列スイッチ41の両側に延在してい
る。列スイッチは、ビットライン対を選択し、選択され
たビットライン対をデータライン（図示せず）に接続す
る。なお、ＷＬ０、ＷＬ１、ＷＬ２、…はワードライン
である。
【０００６】図７の（ｂ）に示されたフォールデッドビ
ットライン構造に関して、ビットライン対（ＢＬ０、／
ＢＬ０）、（ＢＬ１、／ＢＬ１）、（ＢＬ２、／ＢＬ
２）、…は、センスアンプ42から列スイッチ43へ同一方
向に並列に延在している。なお、ワードラインはＷＬ
０、ＷＬ１、ＷＬ２、…で示されている。
ットライン構造に関して、ビットライン対（ＢＬ０、／
ＢＬ０）、（ＢＬ１、／ＢＬ１）、（ＢＬ２、／ＢＬ
２）、…は、センスアンプ42から列スイッチ43へ同一方
向に並列に延在している。なお、ワードラインはＷＬ
０、ＷＬ１、ＷＬ２、…で示されている。
【０００７】ビットラインのレイアウト方式のそれぞれ
において、センスアンプの配置は、ビットライン間の間
隔、すなわちメモリセルのピッチによって制限されてい
る。フォールデッドビットライン構造が使用された場
合、隣接したセンスアンプの間の間隔は、メモリセルの
ピッチの２倍以上に大きくすることはできない。さら
に、従来のセンスアンプは、メモリセルアレイを形成し
ているビットラインの間の空間においてビットラインの
長手方向に１個ずつ配置されている。従って、センスア
ンプが設けられた領域の面積を減少することは困難であ
る。
において、センスアンプの配置は、ビットライン間の間
隔、すなわちメモリセルのピッチによって制限されてい
る。フォールデッドビットライン構造が使用された場
合、隣接したセンスアンプの間の間隔は、メモリセルの
ピッチの２倍以上に大きくすることはできない。さら
に、従来のセンスアンプは、メモリセルアレイを形成し
ているビットラインの間の空間においてビットラインの
長手方向に１個ずつ配置されている。従って、センスア
ンプが設けられた領域の面積を減少することは困難であ
る。
【０００８】高速なアクセス時間とワイドなＩ／Ｏ動作
を実現するために、効率的なチップ構成レイアウトを実
現することが必要である。ワイドなデータパスがチップ
の周縁に形成されている場合、それは余分な面積を占
め、結果的に、迂回のために配線の静電容量が増加して
しまう。この問題に対処するために、種々のビットライ
ン対に割当てられたローカルデータライン（ＬＤＱ）が
主データライン（ＭＤＱ）によって補助される。
を実現するために、効率的なチップ構成レイアウトを実
現することが必要である。ワイドなデータパスがチップ
の周縁に形成されている場合、それは余分な面積を占
め、結果的に、迂回のために配線の静電容量が増加して
しまう。この問題に対処するために、種々のビットライ
ン対に割当てられたローカルデータライン（ＬＤＱ）が
主データライン（ＭＤＱ）によって補助される。
【０００９】図８において、ＬＤＱ（ＬＤＱ、／ＬＤ
Ｑ）及びＭＤＱ（ＭＤＱ、／ＭＤＱ）を含む階層データ
線構造を有する半導体メモリ装置の例が示されている。
この型式の半導体メモリ装置では、ＭＤＱは、データラ
インがチップの周縁上に形成された際に、セルアレイ
（すなわち、ビットラインとワードラインの交差部分）
及び／またはセンスアンプＳ／Ｓの節約されたチップ領
域を通過することができる。しかしながら、ＬＤＱとＭ
ＤＱを接続する主データラインスイッチＭＤＱＳＷを設
置するためのスペースを確保する必要がある。セグメン
トデータバス（すなわちＬＤＱ）及びグローバルデータ
バス（すなわちＭＤＱ）を使用する６４ＭｂのＤＲＡＭ
の例が、文献“A 40-ns 64Mb DRAM with 64-b Parallel
Data Bus Architecture”（by M.Taguchi et al. in I
EEE Journal of Solid State Circuit, Vol.26, No.11,
Nov. 1991, pp.1493-1497）に記載されている。
Ｑ）及びＭＤＱ（ＭＤＱ、／ＭＤＱ）を含む階層データ
線構造を有する半導体メモリ装置の例が示されている。
この型式の半導体メモリ装置では、ＭＤＱは、データラ
インがチップの周縁上に形成された際に、セルアレイ
（すなわち、ビットラインとワードラインの交差部分）
及び／またはセンスアンプＳ／Ｓの節約されたチップ領
域を通過することができる。しかしながら、ＬＤＱとＭ
ＤＱを接続する主データラインスイッチＭＤＱＳＷを設
置するためのスペースを確保する必要がある。セグメン
トデータバス（すなわちＬＤＱ）及びグローバルデータ
バス（すなわちＭＤＱ）を使用する６４ＭｂのＤＲＡＭ
の例が、文献“A 40-ns 64Mb DRAM with 64-b Parallel
Data Bus Architecture”（by M.Taguchi et al. in I
EEE Journal of Solid State Circuit, Vol.26, No.11,
Nov. 1991, pp.1493-1497）に記載されている。
【００１０】２５６ＭｂのＤＲＡＭの例示的な設計にお
いて、イコライザ、アイソレータ／マルチプレクサ、セ
ンスアンプ及びＤＱゲート（ビットスイッチ）等がビッ
トライン対のそれぞれに必要とされる素子である。これ
らの必要な素子を備えた２５６ＭｂのＤＲＡＭのセンス
アンプの領域が図９に示されている。なお、図９の回路
の構成については後に詳述する。このセンスアンプの領
域で必要な素子の組は、各ビットライン対ＢＬ、／ＢＬ
のピッチｘによって決定される一定のピッチ以内でレイ
アウトしなければならず、このピッチｘはマイクロメー
タ（μｍ）で計測される。すなわち、ｎ個のこれらの素
子の組は、（ｎ×ｘ）μｍ以内の幅でレイアウトされて
単一のユニットを形成する。その後、一連のユニット
は、図１０に示されているように、互いに隣接して連続
的に位置される。
いて、イコライザ、アイソレータ／マルチプレクサ、セ
ンスアンプ及びＤＱゲート（ビットスイッチ）等がビッ
トライン対のそれぞれに必要とされる素子である。これ
らの必要な素子を備えた２５６ＭｂのＤＲＡＭのセンス
アンプの領域が図９に示されている。なお、図９の回路
の構成については後に詳述する。このセンスアンプの領
域で必要な素子の組は、各ビットライン対ＢＬ、／ＢＬ
のピッチｘによって決定される一定のピッチ以内でレイ
アウトしなければならず、このピッチｘはマイクロメー
タ（μｍ）で計測される。すなわち、ｎ個のこれらの素
子の組は、（ｎ×ｘ）μｍ以内の幅でレイアウトされて
単一のユニットを形成する。その後、一連のユニット
は、図１０に示されているように、互いに隣接して連続
的に位置される。
【００１１】
【発明が解決しようとする課題】１群のビットライン対
に対してはただ１個の主データライン（ＭＤＱ）スイッ
チが必要である。いまｍ個のビットライン対に対して１
個のＭＤＱスイッチが必要であると仮定すると、ＭＤＱ
スイッチは、図１１の（ａ）に示されている途切れた領
域ＢＡ、または図１１の（ｂ）に示されているワードラ
インのステッチ（stitch）領域ＳＲにレイアウトされ
る。
に対してはただ１個の主データライン（ＭＤＱ）スイッ
チが必要である。いまｍ個のビットライン対に対して１
個のＭＤＱスイッチが必要であると仮定すると、ＭＤＱ
スイッチは、図１１の（ａ）に示されている途切れた領
域ＢＡ、または図１１の（ｂ）に示されているワードラ
インのステッチ（stitch）領域ＳＲにレイアウトされ
る。
【００１２】図１１の（ａ）の配置において、途切れた
領域ＢＡにはただ１個のＭＤＱスイッチしかレイアウト
されていないので、面積の無駄が非常に大きく、ユニッ
トブロックの全長ｙも大きくなる。
領域ＢＡにはただ１個のＭＤＱスイッチしかレイアウト
されていないので、面積の無駄が非常に大きく、ユニッ
トブロックの全長ｙも大きくなる。
【００１３】図１１の（ｂ）の配置では、ＭＤＱスイッ
チの数及び寸法は、ワードラインＷＬのステッチ領域Ｓ
Ｒの数及び面積によって決定され、それによって設計が
制限される。特に、ワードラインのステッチ領域ＳＲの
数は、ＭＤＱスイッチの数には関係なく、ワードライン
の遅延を考慮することによって決定される。従って、Ｍ
ＤＱスイッチがワードラインのステッチ領域内にレイア
ウトされた場合、ワードラインのステッチ領域は比較的
狭いので、主データラインスイッチＭＤＱＳＷの総数が
制限される。設けられるスイッチＭＤＱＳＷの制限され
た数は、ワイドなＩ／Ｏ ＤＲＡＭにおいて必要とされ
る数を満たす程には大きくない。本発明の目的は、従来
の半導体メモリ装置に関連した上記のような設計の制限
される欠点を克服することにある。
チの数及び寸法は、ワードラインＷＬのステッチ領域Ｓ
Ｒの数及び面積によって決定され、それによって設計が
制限される。特に、ワードラインのステッチ領域ＳＲの
数は、ＭＤＱスイッチの数には関係なく、ワードライン
の遅延を考慮することによって決定される。従って、Ｍ
ＤＱスイッチがワードラインのステッチ領域内にレイア
ウトされた場合、ワードラインのステッチ領域は比較的
狭いので、主データラインスイッチＭＤＱＳＷの総数が
制限される。設けられるスイッチＭＤＱＳＷの制限され
た数は、ワイドなＩ／Ｏ ＤＲＡＭにおいて必要とされ
る数を満たす程には大きくない。本発明の目的は、従来
の半導体メモリ装置に関連した上記のような設計の制限
される欠点を克服することにある。
【００１４】
【課題を解決するための手段】本発明の半導体メモリ装
置は、行列状に配置された複数のメモリセルを有するメ
モリセルアレイと、前記メモリセルアレイ内の１列中の
メモリセルに接続されたそれそれ第１及び第２のビット
ラインで構成された複数のビットライン対と、前記各ビ
ットライン対に結合され、前記ビットライン対のそれぞ
れにおけるデータを感知する複数のセンスアンプと、前
記ビットライン対に結合されてビットライン対を選択
し、データライン上に相補的なデータ信号を出力する選
択トランジスタとを具備し、前記選択トランジスタと前
記センスアンプは、それらが前記メモリセルアレイの両
側に配置されている両側回路配置においては、その少な
くとも一部が前記ビットライン対のピッチの２倍未満の
ピッチを有するように半導体チップ上にレイアウトされ
ていることを特徴とする。
置は、行列状に配置された複数のメモリセルを有するメ
モリセルアレイと、前記メモリセルアレイ内の１列中の
メモリセルに接続されたそれそれ第１及び第２のビット
ラインで構成された複数のビットライン対と、前記各ビ
ットライン対に結合され、前記ビットライン対のそれぞ
れにおけるデータを感知する複数のセンスアンプと、前
記ビットライン対に結合されてビットライン対を選択
し、データライン上に相補的なデータ信号を出力する選
択トランジスタとを具備し、前記選択トランジスタと前
記センスアンプは、それらが前記メモリセルアレイの両
側に配置されている両側回路配置においては、その少な
くとも一部が前記ビットライン対のピッチの２倍未満の
ピッチを有するように半導体チップ上にレイアウトされ
ていることを特徴とする。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。本発明の一実施の形態は、
以下、２５６ＭｂのＤＲＡＭに関連して説明される。し
かしながら、本発明はその他の記憶容量を有する半導体
メモリ装置、特に、付加的な素子及び配線を収容しなけ
ればならない半導体メモリ装置に適用されることもあ
る。
施の形態について説明する。本発明の一実施の形態は、
以下、２５６ＭｂのＤＲＡＭに関連して説明される。し
かしながら、本発明はその他の記憶容量を有する半導体
メモリ装置、特に、付加的な素子及び配線を収容しなけ
ればならない半導体メモリ装置に適用されることもあ
る。
【００１６】×３２ビット構成を有する例示的な２５６
ＭｂのＤＲＡＭチップは、図１に示されているように、
周辺回路及びチップの長手方向の軸に沿ったパッドと共
に、１６個の１６Ｍｂのユニット10を含んでいる。１６
Ｍｂのユニット10のそれぞれは、図２に示されているよ
うに、１６個の１Ｍｂのデータブロック11と、行デコー
ダ及びメインセンスアンプ12と、オプションである例え
ば１２８Ｋｂの行冗長ブロック13とを有している。上記
１Ｍｂのデータブロック11はそれそれ、１列が４つのビ
ットライン対で構成されている３２列（冗長を含む場
合、３３列）の１６個のセグメントに分割されている。
ＭｂのＤＲＡＭチップは、図１に示されているように、
周辺回路及びチップの長手方向の軸に沿ったパッドと共
に、１６個の１６Ｍｂのユニット10を含んでいる。１６
Ｍｂのユニット10のそれぞれは、図２に示されているよ
うに、１６個の１Ｍｂのデータブロック11と、行デコー
ダ及びメインセンスアンプ12と、オプションである例え
ば１２８Ｋｂの行冗長ブロック13とを有している。上記
１Ｍｂのデータブロック11はそれそれ、１列が４つのビ
ットライン対で構成されている３２列（冗長を含む場
合、３３列）の１６個のセグメントに分割されている。
【００１７】図３はこのうち、１２８Ｋｂ（×２）のデ
ータブロックの左側のセグメントＬＳＥＧと、右側のセ
グメントＲＳＥＧとを含んでいるダブルセグメントを示
している。列選択信号ＣＳＬによって選択された４個の
ビットライン対からのデータは、左側のセグメントＬＳ
ＥＧ及び右側のセグメントＲＳＥＧにまたがるローカル
データライン対ＬＤＱと、主データラインスイッチＭＤ
ＱＳＷと、主データライン対ＭＤＱとを通してメインセ
ンスアンプ（図示せず）に転送される。主データライン
対ＭＤＱは１６Ｍｂのデータユニットの上半分または下
半分に割当てられ、それによって２個のデータブロック
は、８Ｋｂのリフレッシュモードのために同時に活性化
することができる（１３行アドレッシング）。なお、図
３において、ＣＡＲはスペアカラムを示し、ＣＡ０、Ｃ
Ａ１、…ＣＡ３１はメモリセルアレイのカラムを示して
いる。
ータブロックの左側のセグメントＬＳＥＧと、右側のセ
グメントＲＳＥＧとを含んでいるダブルセグメントを示
している。列選択信号ＣＳＬによって選択された４個の
ビットライン対からのデータは、左側のセグメントＬＳ
ＥＧ及び右側のセグメントＲＳＥＧにまたがるローカル
データライン対ＬＤＱと、主データラインスイッチＭＤ
ＱＳＷと、主データライン対ＭＤＱとを通してメインセ
ンスアンプ（図示せず）に転送される。主データライン
対ＭＤＱは１６Ｍｂのデータユニットの上半分または下
半分に割当てられ、それによって２個のデータブロック
は、８Ｋｂのリフレッシュモードのために同時に活性化
することができる（１３行アドレッシング）。なお、図
３において、ＣＡＲはスペアカラムを示し、ＣＡ０、Ｃ
Ａ１、…ＣＡ３１はメモリセルアレイのカラムを示して
いる。
【００１８】センスアンプの数を最小にするために、交
換可能な階層データライン方式が上述の２５６ＭｂのＤ
ＲＡＭで使用される。この方式は、別出願の米国特許出
願“Exchangeable Hierarchical Data Line Structure
”（Yohji Watanabe and John Kenneth DeBrusse, Att
orney Docket No.00629.48644, ）に記載されており、
本発明の参照文献とする。この方式によって、センスア
ンプは半分のユニットの境界において共用され、１個の
冗長ブロックのみで完全にカバーすることができる。余
分の素子及び配線のために増加する面積は無視できる程
度である。
換可能な階層データライン方式が上述の２５６ＭｂのＤ
ＲＡＭで使用される。この方式は、別出願の米国特許出
願“Exchangeable Hierarchical Data Line Structure
”（Yohji Watanabe and John Kenneth DeBrusse, Att
orney Docket No.00629.48644, ）に記載されており、
本発明の参照文献とする。この方式によって、センスア
ンプは半分のユニットの境界において共用され、１個の
冗長ブロックのみで完全にカバーすることができる。余
分の素子及び配線のために増加する面積は無視できる程
度である。
【００１９】前記図９において、例示的な２５６Ｍｂの
ＤＲＡＭのセンスアンプ領域の回路図に関して説明する
と、上述のイコライザ（ＮＭＯＳトランジスタＱ11ａ、
Ｑ12ａ、Ｑ13ａ及びＱ11ｂ、Ｑ12ｂ、Ｑ13ｃ）、アイソ
レータ／マルチプレクサ（トランジスタＱ14ａ、Ｑ15ａ
及びＱ14ｂ、Ｑ15ｂ）、ＮＭＯＳセンスアンプ（トラン
ジスタＱ16、Ｑ17）、ＰＭＯＳセンスアンプ（Ｑ18、Ｑ
19）及びＤＱゲート（ビットスイッチ）（トランジスタ
Ｑ20、Ｑ21）等が各ビットライン対毎に必要とされる素
子である。ＤＱゲートは、ビットライン対（ＢＬ、／Ｂ
Ｌ）上のデータを受取り、列選択ラインＣＳＬによって
トリガされてローカルデータライン（ＬＤＱ、／ＬＤ
Ｑ）上にそのデータを出力する。ブロック選択信号ＢＬ
Ｋ ＳＥＬに応答して、主データラインスイッチＭＤＱ
ＳＷ（トランジスタＱ22、Ｑ23）は、ローカルデータラ
イン（ＬＤＱ、／ＬＤＱ）と主データライン（ＭＤＱ、
／ＭＤＱ）との間でデータを転送する。ローカルデータ
ラインＬＤＱを主データラインに接続制御するブロック
選択信号ＢＬＫ ＳＥＬは、ＣＳＬ信号の活性化の前に
行アドレスに対応して活性化される。なお、上記ＮＭＯ
Ｓセンスアンプの動作は、トランジスタＱ16、Ｑ17の共
通接続点とアース電圧との間に接続されたトランジスタ
Ｑ24によって制御され、上記ＰＭＯＳセンスアンプの動
作は、トランジスタＱ18、Ｑ19の共通接続点と電源電圧
との間に接続されたトランジスタＱ25によって制御され
る。
ＤＲＡＭのセンスアンプ領域の回路図に関して説明する
と、上述のイコライザ（ＮＭＯＳトランジスタＱ11ａ、
Ｑ12ａ、Ｑ13ａ及びＱ11ｂ、Ｑ12ｂ、Ｑ13ｃ）、アイソ
レータ／マルチプレクサ（トランジスタＱ14ａ、Ｑ15ａ
及びＱ14ｂ、Ｑ15ｂ）、ＮＭＯＳセンスアンプ（トラン
ジスタＱ16、Ｑ17）、ＰＭＯＳセンスアンプ（Ｑ18、Ｑ
19）及びＤＱゲート（ビットスイッチ）（トランジスタ
Ｑ20、Ｑ21）等が各ビットライン対毎に必要とされる素
子である。ＤＱゲートは、ビットライン対（ＢＬ、／Ｂ
Ｌ）上のデータを受取り、列選択ラインＣＳＬによって
トリガされてローカルデータライン（ＬＤＱ、／ＬＤ
Ｑ）上にそのデータを出力する。ブロック選択信号ＢＬ
Ｋ ＳＥＬに応答して、主データラインスイッチＭＤＱ
ＳＷ（トランジスタＱ22、Ｑ23）は、ローカルデータラ
イン（ＬＤＱ、／ＬＤＱ）と主データライン（ＭＤＱ、
／ＭＤＱ）との間でデータを転送する。ローカルデータ
ラインＬＤＱを主データラインに接続制御するブロック
選択信号ＢＬＫ ＳＥＬは、ＣＳＬ信号の活性化の前に
行アドレスに対応して活性化される。なお、上記ＮＭＯ
Ｓセンスアンプの動作は、トランジスタＱ16、Ｑ17の共
通接続点とアース電圧との間に接続されたトランジスタ
Ｑ24によって制御され、上記ＰＭＯＳセンスアンプの動
作は、トランジスタＱ18、Ｑ19の共通接続点と電源電圧
との間に接続されたトランジスタＱ25によって制御され
る。
【００２０】単一のユニットを形成するために、前述の
必要な素子のｎ個の組は、各ビットライン対（ＢＬ、／
ＢＬ）のピッチｘによって決定された所定のピッチの範
囲内、すなわち（ｎ×ｘ）μｍ以内の幅においてレイア
ウトされなければならない。その後、一連のユニットは
効率的にチップ空間を割り当てるため、互いに隣接して
配置される。
必要な素子のｎ個の組は、各ビットライン対（ＢＬ、／
ＢＬ）のピッチｘによって決定された所定のピッチの範
囲内、すなわち（ｎ×ｘ）μｍ以内の幅においてレイア
ウトされなければならない。その後、一連のユニットは
効率的にチップ空間を割り当てるため、互いに隣接して
配置される。
【００２１】図９に示されている各ビットライン対（ま
たはワードライン等）に対して必要な素子の組がｍ個あ
ると仮定すると、本発明によるこれらの素子のレイアウ
トは図４のようになる。各ビットライン対ＢＬ、／ＢＬ
は、行列状に配置された典型的なメモリセルアレイ中の
メモリセルＭＣに接続されている。ビットラインは、メ
モリセルアレイ中においてワードライン（例えばＷＬ
ｉ、ＷＬｊ等）と交差している。ビットライン対は、イ
コライザマルチプレクサ回路（ＥＱ ＭＵＸ）（前記図
３中のトランジスタＱ11ａ〜Ｑ15ａで構成された回路）
21を介してＮＭＯＳセンスアンプ（Ｎ−Ｓ／Ａ）（前記
図３中のトランジスタＱ16、Ｑ17で構成された回路）22
と、イコライザマルチプレクサ回路（ＥＱ ＭＵＸ）
（前記図３中のトランジスタＱ11ｂ〜Ｑ15ｂで構成され
た回路）23を介してＰＭＯＳセンスアンプ（Ｐ−Ｓ／
Ａ）（前記図３中のトランジスタＱ18、Ｑ19で構成され
た回路）24と接続されている。
たはワードライン等）に対して必要な素子の組がｍ個あ
ると仮定すると、本発明によるこれらの素子のレイアウ
トは図４のようになる。各ビットライン対ＢＬ、／ＢＬ
は、行列状に配置された典型的なメモリセルアレイ中の
メモリセルＭＣに接続されている。ビットラインは、メ
モリセルアレイ中においてワードライン（例えばＷＬ
ｉ、ＷＬｊ等）と交差している。ビットライン対は、イ
コライザマルチプレクサ回路（ＥＱ ＭＵＸ）（前記図
３中のトランジスタＱ11ａ〜Ｑ15ａで構成された回路）
21を介してＮＭＯＳセンスアンプ（Ｎ−Ｓ／Ａ）（前記
図３中のトランジスタＱ16、Ｑ17で構成された回路）22
と、イコライザマルチプレクサ回路（ＥＱ ＭＵＸ）
（前記図３中のトランジスタＱ11ｂ〜Ｑ15ｂで構成され
た回路）23を介してＰＭＯＳセンスアンプ（Ｐ−Ｓ／
Ａ）（前記図３中のトランジスタＱ18、Ｑ19で構成され
た回路）24と接続されている。
【００２２】ビットライン対の一部分（例えば配線等）
は、ＮＭＯＳセンスアンプ22を列スイッチ（Ｃｏｌ Ｓ
Ｗ）（前記図３中のトランジスタＱ20、Ｑ21で構成され
た回路）25に接続し、また、ＰＭＯＳセンスアンプ24と
イコライザマルチプレクサ回路23を接続する。列スイッ
チ25内の前記トランジスタＱ20、Ｑ21は、ビットライン
対の一部分を介してセンスアンプ22、24に結合され、ビ
ットライン対を選択し、データライン、すなわちＬＤＱ
上にデータを出力する。
は、ＮＭＯＳセンスアンプ22を列スイッチ（Ｃｏｌ Ｓ
Ｗ）（前記図３中のトランジスタＱ20、Ｑ21で構成され
た回路）25に接続し、また、ＰＭＯＳセンスアンプ24と
イコライザマルチプレクサ回路23を接続する。列スイッ
チ25内の前記トランジスタＱ20、Ｑ21は、ビットライン
対の一部分を介してセンスアンプ22、24に結合され、ビ
ットライン対を選択し、データライン、すなわちＬＤＱ
上にデータを出力する。
【００２３】ｍ個の必要な素子の組は、（ｍ×ｘ′）μ
ｍ以内の幅にレイアウトされ、ｘ′は各ビットライン対
（またはワードライン対等）のピッチよりも小さい。従
ってｍ×（ｘ−ｘ′）μｍの幅を有するスペースが、列
スイッチ25とＰＭＯＳセンスアンプ24それぞれの配列の
中間に形成される。そして、図４に示すように、このス
ペースに主データラインスイッチ26（ＭＤＱＳＷ）及び
Ｐ−Ｓ／Ａ駆動回路（Ｐ−Ｓ／Ａ ＤＲ）27が形成され
ている。
ｍ以内の幅にレイアウトされ、ｘ′は各ビットライン対
（またはワードライン対等）のピッチよりも小さい。従
ってｍ×（ｘ−ｘ′）μｍの幅を有するスペースが、列
スイッチ25とＰＭＯＳセンスアンプ24それぞれの配列の
中間に形成される。そして、図４に示すように、このス
ペースに主データラインスイッチ26（ＭＤＱＳＷ）及び
Ｐ−Ｓ／Ａ駆動回路（Ｐ−Ｓ／Ａ ＤＲ）27が形成され
ている。
【００２４】上記列スイッチ25及びＰＭＯＳセンスアン
プ24のピッチは、ピッチを減らした両側回路配置の場合
には、ビットライン対のピッチの２倍であるビットライ
ンのピッチの４倍よりも約５％少なく、また、ピッチを
減らした片側回路配置の場合にはビットライン対のピッ
チであるビットラインのピッチの２倍よりも約５％少な
い。片側回路配置において、例えば片側のセンスアンプ
は、メモリセルアレイの一方の側に配置された１つの行
センスアンプである。両側回路配置の場合、メモリセル
アレイは、それぞれメモリセルアレイの異なる側に配置
された２行のセンスアンプを含む。ビットラインは、交
差指状（インターデジタル）方法で第１のセンスアンプ
の行と第２のセンスアンプの行に交互に接続される。
プ24のピッチは、ピッチを減らした両側回路配置の場合
には、ビットライン対のピッチの２倍であるビットライ
ンのピッチの４倍よりも約５％少なく、また、ピッチを
減らした片側回路配置の場合にはビットライン対のピッ
チであるビットラインのピッチの２倍よりも約５％少な
い。片側回路配置において、例えば片側のセンスアンプ
は、メモリセルアレイの一方の側に配置された１つの行
センスアンプである。両側回路配置の場合、メモリセル
アレイは、それぞれメモリセルアレイの異なる側に配置
された２行のセンスアンプを含む。ビットラインは、交
差指状（インターデジタル）方法で第１のセンスアンプ
の行と第２のセンスアンプの行に交互に接続される。
【００２５】各ビットライン対（またはワードライン対
等）には必要でない素子をスパース（sparse）装置と呼
ぶことにすると、それは空いた領域内にレイアウトされ
る。例えば、上記主データラインスイッチ26またはセン
スアンプ駆動回路（例えばＰ−Ｓ／Ａ駆動回路27）は、
センスアンプに隣接した空いた領域に設置させることが
できる。ピッチの減少は、センスアンプのセンスマージ
ンを劣化させない程度の小さいものである。結果とし
て、チップ上の面積の余分な使用は最小にされ、全長ｙ
も減少する。図４に示されているように、ビットライン
対の一部分のピッチは、ビットラインのピッチｘから少
なくともｘ＋ｘ′のピッチまで変化する。実効的にはビ
ットライン対の一部分は、次第に傾斜して半導体チップ
のビットライン対の一部分の領域の中間にスペースを形
成する。さらに、傾斜させることによって、全長ｙが減
少する。
等）には必要でない素子をスパース（sparse）装置と呼
ぶことにすると、それは空いた領域内にレイアウトされ
る。例えば、上記主データラインスイッチ26またはセン
スアンプ駆動回路（例えばＰ−Ｓ／Ａ駆動回路27）は、
センスアンプに隣接した空いた領域に設置させることが
できる。ピッチの減少は、センスアンプのセンスマージ
ンを劣化させない程度の小さいものである。結果とし
て、チップ上の面積の余分な使用は最小にされ、全長ｙ
も減少する。図４に示されているように、ビットライン
対の一部分のピッチは、ビットラインのピッチｘから少
なくともｘ＋ｘ′のピッチまで変化する。実効的にはビ
ットライン対の一部分は、次第に傾斜して半導体チップ
のビットライン対の一部分の領域の中間にスペースを形
成する。さらに、傾斜させることによって、全長ｙが減
少する。
【００２６】特に、特定の装置のピッチを減少してスパ
ース装置のためにスペースを形成することによって、特
定の装置と別の装置との間の接続配線は傾斜しなければ
ならない。どの程度、配線を傾斜させなければならない
かは、ピッチの減少、すなわちｘ−ｘ′に依存する。最
大に傾斜される配線は、挿入されるスパース装置に最も
近いワイヤである。図５の（ａ）には斜めの配線30によ
って回路素子31と32とを接続した場合が示されており、
図５の（ｂ）には回路素子31と32とが直角折曲げ配線33
で接続された従来のレイアウトが示されている。図５の
（ａ）と（ｂ）とを比較すると、斜め配線30で接続する
ことによって図５の（ａ）のレイアウトの寸法ｙ′は、
直角折曲げ配線33を使用したレイアウトの寸法ｙ″より
も小さくなることがわかる。
ース装置のためにスペースを形成することによって、特
定の装置と別の装置との間の接続配線は傾斜しなければ
ならない。どの程度、配線を傾斜させなければならない
かは、ピッチの減少、すなわちｘ−ｘ′に依存する。最
大に傾斜される配線は、挿入されるスパース装置に最も
近いワイヤである。図５の（ａ）には斜めの配線30によ
って回路素子31と32とを接続した場合が示されており、
図５の（ｂ）には回路素子31と32とが直角折曲げ配線33
で接続された従来のレイアウトが示されている。図５の
（ａ）と（ｂ）とを比較すると、斜め配線30で接続する
ことによって図５の（ａ）のレイアウトの寸法ｙ′は、
直角折曲げ配線33を使用したレイアウトの寸法ｙ″より
も小さくなることがわかる。
【００２７】従来技術によるＤＲＡＭのレイアウトの方
式で得られるものよりも広いスペースを必要とする素子
が、ｘ′の幅を最小にすることによって、本発明によっ
て設けられるスペースにレイアウトされることができ
る。
式で得られるものよりも広いスペースを必要とする素子
が、ｘ′の幅を最小にすることによって、本発明によっ
て設けられるスペースにレイアウトされることができ
る。
【００２８】上述の構造を有する２５６ＭｂのＤＲＡＭ
は、ＢＥＳＴセルと共に０．２５μｍのＣＭＯＳ技術を
使用して開発及び実行されてきた。ＢＥＳＴセルは、文
献“A 0.6 μm 2 256Mb Trench DRAM Cell with Self-
Aligned BuriEd STrap（BEST）”（by Nesbit et al. i
n IEDM Dig. Tech. Papers, Dec. 1993, pp. 627-630）
に記載されている。センスアンプの幅の全体は、米国特
許出願第00629.48644 号の明細書に記載されている交換
可能な階層データライン方式と、本発明のセンスアンプ
のレイアウトを組合わせることによってＤＲＡＭのセン
スアンプの幅は２．３２ｍｍから１．９１ｍｍに１８％
減少される。交換可能なデータライン方式及びセンスア
ンプのレイアウトの両者によってセンスアンプ全体の幅
は９％ずつ減少する。図６に上述のチップの幅と従来の
チップの幅との比較が示されている。従来のＤＲＡＭの
寸法は、交換可能なデータライン方式及び本発明のセン
スアンプが使用されない場合に評価された値である。
は、ＢＥＳＴセルと共に０．２５μｍのＣＭＯＳ技術を
使用して開発及び実行されてきた。ＢＥＳＴセルは、文
献“A 0.6 μm 2 256Mb Trench DRAM Cell with Self-
Aligned BuriEd STrap（BEST）”（by Nesbit et al. i
n IEDM Dig. Tech. Papers, Dec. 1993, pp. 627-630）
に記載されている。センスアンプの幅の全体は、米国特
許出願第00629.48644 号の明細書に記載されている交換
可能な階層データライン方式と、本発明のセンスアンプ
のレイアウトを組合わせることによってＤＲＡＭのセン
スアンプの幅は２．３２ｍｍから１．９１ｍｍに１８％
減少される。交換可能なデータライン方式及びセンスア
ンプのレイアウトの両者によってセンスアンプ全体の幅
は９％ずつ減少する。図６に上述のチップの幅と従来の
チップの幅との比較が示されている。従来のＤＲＡＭの
寸法は、交換可能なデータライン方式及び本発明のセン
スアンプが使用されない場合に評価された値である。
【００２９】上述の説明はセンスアンプのレイアウトに
ついて述べられているが、本発明はスパース装置の構成
にも適用され、行デコーダ、ワードライン駆動回路、列
デコーダ等を含むピッチが制限された回路の全ての種類
のレイアウトに適用される。さらに、センスアンプのレ
イアウトにおいて、選択トランジスタ及びＰＭＯＳセン
スアンプは、実施の形態におけるビットライン対のピッ
チの２倍以下のピッチを有するようにレイアウトされる
が、ＮＭＯＳセンスアンプ、イコライザ／マルチプレク
サのいずれのピッチも主データラインスイッチＭＤＱＳ
Ｗなどを設けるために減少させることができる。
ついて述べられているが、本発明はスパース装置の構成
にも適用され、行デコーダ、ワードライン駆動回路、列
デコーダ等を含むピッチが制限された回路の全ての種類
のレイアウトに適用される。さらに、センスアンプのレ
イアウトにおいて、選択トランジスタ及びＰＭＯＳセン
スアンプは、実施の形態におけるビットライン対のピッ
チの２倍以下のピッチを有するようにレイアウトされる
が、ＮＭＯＳセンスアンプ、イコライザ／マルチプレク
サのいずれのピッチも主データラインスイッチＭＤＱＳ
Ｗなどを設けるために減少させることができる。
【００３０】なお、本発明の特定の実施の形態が説明及
び図示されてきたが、本発明はそれに限定されるもので
はなく、当業者によって種々の変更が可能であることは
理解されるべきである。
び図示されてきたが、本発明はそれに限定されるもので
はなく、当業者によって種々の変更が可能であることは
理解されるべきである。
【００３１】
【発明の効果】以上説明したようにこの発明によれば、
半導体チップ上に所定のスペース領域を設けることがで
き、従来で問題となっていた設計が制限されるという欠
点を克服することができる。
半導体チップ上に所定のスペース領域を設けることがで
き、従来で問題となっていた設計が制限されるという欠
点を克服することができる。
【図１】この発明の実施の形態に係るＤＲＡＭチップの
構成を示すブロック図。
構成を示すブロック図。
【図２】図１のＤＲＡＭチップにおける１６Ｍｂのユニ
ットの概略図。
ットの概略図。
【図３】図１のＤＲＡＭチップにおける例示的なダブル
セグメントの概略図。
セグメントの概略図。
【図４】本発明による不規則ピッチ回路のレイアウトの
一方式の概略図。
一方式の概略図。
【図５】本発明による回路素子のレイアウトと従来技術
による回路素子のレイアウトの概略図。
による回路素子のレイアウトの概略図。
【図６】本発明によるチップの幅と従来のチップの幅と
を比較して示す図。
を比較して示す図。
【図７】従来のビットライン構造の概略図。
【図８】ローカルデータラインと主データラインと主デ
ータラインスイッチとを含んでいるＤＲＡＭの概略図。
ータラインスイッチとを含んでいるＤＲＡＭの概略図。
【図９】２５６ＭｂのＤＲＡＭのセンスアンプの回路
図。
図。
【図１０】従来のＤＲＡＭのレイアウトの一方式の概略
図。
図。
【図１１】付加的な素子のためのスペースを含んでいる
従来のＤＲＡＭのレイアウトの一方式の概略図。
従来のＤＲＡＭのレイアウトの一方式の概略図。
10…１６Ｍｂのユニット、 11…１Ｍｂのデータブロック、 12…行デコーダ及びセンスアンプ、 13…行冗長ブロック、 21，23…イコライザマルチプレクサ回路（ＥＱ ＭＵ
Ｘ）、 22…ＮＭＯＳセンスアンプ（Ｎ−Ｓ／Ａ）、 24…ＰＭＯＳセンスアンプ（Ｐ−Ｓ／Ａ）、 25…列スイッチ（Ｃｏｌ ＳＷ）、 26…主データラインスイッチ（ＭＤＱＳＷ）、 27…Ｐ−Ｓ／Ａ駆動回路（Ｐ−Ｓ／Ａ ＤＲ）、 30…斜めの配線、 31，32…回路素子、 ＢＬ，／ＢＬ…ビットライン対、 ＷＬ…ワードライン、 ＭＣ…メモリセル、 ＣＳＬ…列選択信号、 ＬＳＥＧ…左側のセグメント、 ＲＳＥＧ…右側のセグメント、 ＬＤＱ…ローカルデータライン対、 ＭＤＱ…主データライン対、 ＭＤＱＳＷ…主データラインスイッチ、 ＣＡＲ…スペアカラム、 ＣＡ…メモリセルアレイのカラム、 Ｑ11ａ〜Ｑ15ａ、Ｑ11ｂ〜Ｑ15ｂ、Ｑ16、Ｑ17、Ｑ20〜
Ｑ23…ＮＭＯＳトランジスタ、 Ｑ18，Ｑ19…ＰＭＯＳトランジスタ。
Ｘ）、 22…ＮＭＯＳセンスアンプ（Ｎ−Ｓ／Ａ）、 24…ＰＭＯＳセンスアンプ（Ｐ−Ｓ／Ａ）、 25…列スイッチ（Ｃｏｌ ＳＷ）、 26…主データラインスイッチ（ＭＤＱＳＷ）、 27…Ｐ−Ｓ／Ａ駆動回路（Ｐ−Ｓ／Ａ ＤＲ）、 30…斜めの配線、 31，32…回路素子、 ＢＬ，／ＢＬ…ビットライン対、 ＷＬ…ワードライン、 ＭＣ…メモリセル、 ＣＳＬ…列選択信号、 ＬＳＥＧ…左側のセグメント、 ＲＳＥＧ…右側のセグメント、 ＬＤＱ…ローカルデータライン対、 ＭＤＱ…主データライン対、 ＭＤＱＳＷ…主データラインスイッチ、 ＣＡＲ…スペアカラム、 ＣＡ…メモリセルアレイのカラム、 Ｑ11ａ〜Ｑ15ａ、Ｑ11ｂ〜Ｑ15ｂ、Ｑ16、Ｑ17、Ｑ20〜
Ｑ23…ＮＭＯＳトランジスタ、 Ｑ18，Ｑ19…ＰＭＯＳトランジスタ。
Claims (15)
- 【請求項１】 行列状に配置された複数のメモリセルを
有するメモリセルアレイと、 前記メモリセルアレイ内の１列中のメモリセルに接続さ
れたそれそれ第１及び第２のビットラインで構成された
複数のビットライン対と、 前記各ビットライン対に結合され、前記ビットライン対
のそれぞれにおけるデータを感知する複数のセンスアン
プと、 前記ビットライン対に結合されてビットライン対を選択
し、データライン上に相補的なデータ信号を出力する選
択トランジスタとを具備し、 前記選択トランジスタと前記センスアンプは、それらが
前記メモリセルアレイの両側に配置されている両側回路
配置においては、その少なくとも一部が前記ビットライ
ン対のピッチの２倍未満のピッチを有するように半導体
チップ上にレイアウトされていることを特徴とする半導
体メモリ装置。 - 【請求項２】 前記選択トランジスタ及び前記センスア
ンプのピッチが、両側回路配置における前記ビットライ
ン対のピッチの２倍よりも約５％小さいことを特徴とす
る請求項１記載の半導体メモリ装置。 - 【請求項３】 前記２個のセンスアンプに隣接した前記
半導体チップ上にスペースが形成されていることを特徴
とする請求項１記載の半導体メモリ装置。 - 【請求項４】 前記スペースには、前記センスアンプを
駆動するセンスアンプ駆動回路と、前記データライン対
に結合されてデータライン対を選択するデータラインス
イッチ回路とが形成されることを特徴とする請求項３記
載の半導体メモリ装置。 - 【請求項５】 前記複数のビットライン対は、前記セン
スアンプと前記選択トランジスタを相互接続させるた
め、または前記センスアンプを前記ビットライン対に結
合させるためのビットライン対の一部分を具備してお
り、この一部分において、ほとんど全ての前記ビットラ
イン対のピッチが前記ビットライン対のピッチよりも大
きいことを特徴とする請求項１記載の半導体メモリ装
置。 - 【請求項６】 前記複数のビットライン対は、前記セン
スアンプと前記選択トランジスタとを相互接続させるた
め、または前記センスアンプを前記ビットライン対に結
合させるためのビットライン対の一部分を具備してお
り、この一部分のそれぞれが傾斜していることを特徴と
する請求項１記載の半導体メモリ装置。 - 【請求項７】 メモリセルアレイの対応する行及び対応
する列の１つにおけるメモリセルにそれぞれ接続された
第１及び第２のラインで構成されたライン対と、 前記ライン対に接続され、前記ライン対のそれぞれ１つ
におけるデータを感知するセンスアンプと、 前記ライン対に結合されてライン対を選択し、ライン上
に相補的なデータ信号を出力する選択トランジスタとを
具備し、 前記選択トランジスタと前記センスアンプは、それらが
前記メモリセルアレイの両側に配置されている両側回路
配置においては、その少なくとも一部が前記ライン対の
ピッチの２倍未満のピッチを有するように半導体チップ
上にレイアウトされていることを特徴とする半導体メモ
リ装置。 - 【請求項８】 各対が同一のピッチｘを有するｍ個（ｍ
は整数）のライン対と、 前記ｍ個のライン対の１つにそれぞれ対応し、幅（ｍ×
ｘ′）以内（ｘ′はピッチｘよりも小さい）にレイアウ
トされたｍ個の組の回路素子と、 ｍ×（ｘ−ｘ′）の幅を有するスペースとを具備したこ
とを特徴とする半導体メモリ装置。 - 【請求項９】 （ｘ−ｘ′）／ｘがほぼ０．０５である
ことを特徴とする請求項８に記載の半導体メモリ装置。 - 【請求項１０】 前記ライン対がビットライン対及びワ
ードラインのどちらか一方または両方であることを特徴
とする請求項８に記載の半導体メモリ装置。 - 【請求項１１】 前記回路素子が、ｍ個のセンスアンプ
とｍ個の選択トランジスタとを含んでいることを特徴と
する請求項８記載の半導体メモリ装置。 - 【請求項１２】 少なくとも一ケ所にスペースが設けら
れていることを特徴とする請求項８に記載の半導体メモ
リ装置。 - 【請求項１３】 前記スペースには、センスアンプ駆動
回路とデータラインスイッチ回路とが形成されることを
特徴とする請求項１２に記載の半導体メモリ装置。 - 【請求項１４】 前記回路素子の各組内の回路素子を相
互接続するそれぞれの組に対応するｍ個の接続配線対を
さらに具備し、ほとんど全ての前記接続配線対のピッチ
がｘよりも大きく、前記接続配線対の１つのピッチがｘ
＋ｘ′以上であることを特徴とする請求項８に記載の半
導体メモリ装置。 - 【請求項１５】 前記回路素子の各組内の回路素子を相
互接続するそれぞれの組に対応するｍ個の接続配線対を
さらに具備し、前記各接続配線がそれぞれ傾斜している
ことを特徴とする請求項８に記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US402379 | 1995-03-13 | ||
| US08/402,379 US5636158A (en) | 1995-03-13 | 1995-03-13 | Irregular pitch layout for a semiconductor memory device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001143589A Division JP2002016147A (ja) | 1995-03-13 | 2001-05-14 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08279602A true JPH08279602A (ja) | 1996-10-22 |
| JP3202580B2 JP3202580B2 (ja) | 2001-08-27 |
Family
ID=23591637
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05324796A Expired - Fee Related JP3202580B2 (ja) | 1995-03-13 | 1996-03-11 | 半導体メモリ装置 |
| JP2001143589A Pending JP2002016147A (ja) | 1995-03-13 | 2001-05-14 | 半導体メモリ装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001143589A Pending JP2002016147A (ja) | 1995-03-13 | 2001-05-14 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5636158A (ja) |
| JP (2) | JP3202580B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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