JP2585183B2

JP2585183B2 - 半導体記憶装置

Info

Publication number: JP2585183B2
Application number: JP5236553A
Authority: JP
Inventors: 薫本並
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-10-21
Filing date: 1993-09-22
Publication date: 1997-02-26
Anticipated expiration: 2012-02-26
Also published as: DE4335997C2; JPH0799250A; DE4335997A1; US5365474A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般に半導体記憶装
置に関するものであり、より特定的には、ストレージノ
ードの加工精度を高めることができるように改良された
ビット線埋込型半導体記憶装置に関する。

【０００２】

【従来の技術】近年、半導体記憶装置は、コンピュータ
などの情報機器の目覚しい普及によって、その需要が急
速に拡大している。さらに、機能的には、大規模な記憶
容量を有し、かつ高速動作が可能なものが要求されてい
る。これに伴って、半導体記憶装置の高集積化、高速応
答性および高信頼性に関する技術開発が進められてい
る。

【０００３】半導体記憶装置の中で、記憶情報のランダ
ムな入出力が可能なものとして、ＤＲＡＭ（ダイナミッ
クランダムアクセスメモリ）が知られている。一般に、
ＤＲＡＭは、多数の記憶情報を蓄積する記憶領域である
メモリセルアレイと、外部の入出力に必用な周辺回路と
から構成される。

【０００４】図１は、一般的なＤＲＡＭの構成を示すブ
ロック図である。図１を参照して、ＤＲＡＭ５０は、記
憶情報のデータ信号を蓄積するためのメモリセルアレイ
５１と、アドレス信号（単位記憶回路を構成するメモリ
セルを選択するための信号）を外部から受けるためのロ
ウアンドカラムアドレスバッファ５２と、そのアドレス
信号を解読することによってメモリセルを指定するため
のロウデコーダ５３およびカラムデコーダ５４と、指定
されたメモリセルに蓄積された信号を増幅して読出すセ
ンスリフレッシュアンプ５５と、データ入出力のための
データインバッファ５６およびデータアウトバッファ５
７と、クロック信号を発生するクロックジェネレータ５
８とを含んでいる。

【０００５】メモリセルアレイ５１は、半導体チップ上
で大きな面積を占める。メモリセルアレイ５１の中で
は、単位記憶情報を蓄積するためのメモリセルが、マト
リックス状に、複数個配列されて設けられている。

【０００６】図２は、メモリセルアレイを構成するメモ
リセル４ビット分の等価回路図を示している。図示され
たメモリセルは、１個の電界効果トランジスタと、これ
に接続された１個のキャパシタとから構成される、いわ
ゆる１トランジスタ１キャパシタ型のメモリセルであ
る。このタイプのメモリセルは、構造が簡単なため、メ
モリセルアレイの集積度を向上させることが容易であ
り、大容量を必用とするＤＲＡＭによく用いられてい
る。

【０００７】このようなトランジスタとキャパシタは、
図３を参照して、半導体基板１の主表面中フィールド領
域２ａ内に形成される。フィールド領域２ａは、分離酸
化膜２によって、他のフィールド領域２ａから分離され
る。

【０００８】表１は、この明細書中で説明される種々の
半導体装置の、特徴を整理したものである。以下、第１
の従来例、第２の従来例、第３の従来例を説明し、その
後、本願発明について説明する。

【０００９】第１の従来例図４は、第１の従来例に係る半導体装置の平面図であ
り、図５は、図４におけるＡ−Ｂ線に沿う断面図であ
る。

【００１０】これらの図を参照して、当該半導体装置
は、互いに交差する、ワード線４とビット線１５を備え
る。ワード線４とビット線１５の交差点近傍に、トラン
スファゲートトランジスタとスタックトタイプキャパシ
タが設けられる。トランスファゲートトランジスタは、
シリコン基板１の表面中に形成された一対のソース／ド
レイン領域６，６と、シリコン基板１の表面上に絶縁層
を介在させて形成されたゲート電極（ワード線）４とを
備える。

【００１１】スタックトタイプキャパシタは、ソース／
ドレイン領域６に接触し、かつ、ゲート電極４の上部に
まで延びるストレージノード（下部電極）１１を備え
る。ストレージノード１１とソース／ドレイン領域６と
の接触部分は、ストレージノードコンタクト５０と呼ば
れる。ストレージノード１１の表面を、キャパシタ絶縁
膜１２が被覆している。キャパシタ絶縁膜１２を介在さ
せて、ストレージノード１１の上に、セルプレート１３
が設けられている。

【００１２】トランスファゲートトランジスタとスタッ
クトタイプキャパシタを覆うように、シリコン基板１の
上に層間絶縁膜２０が設けられている。層間絶縁膜２０
中には、ビット線コンタクト５１を露出させるためのビ
ット線コンタクトホール５２が設けられている。ビット
線コンタクトホール５２を通って、ビット線１５が、ソ
ース／ドレイン領域６の他方に接続されている。ソース
／ドレイン領域６、ビット線コンタクト５１、ストレー
ジノードコンタクト５０は、フィールド領域２ａ内に形
成される。

【００１３】フィールド領域２ａは、フィールド酸化膜
２によって、他のフィールド領域２ａから分離されてい
る。

【００１４】図６（Ａ）は、説明を明確にするために、
図４からフィールド領域２ａを抜き出して、全体を図示
した、半導体装置の平面図である。図６（Ｂ）は、図６
（Ａ）におけるＢ−Ｂ線に沿う断面図である。

【００１５】図４と図６（Ａ）（Ｂ）を参照して、フィ
ールド領域２ａは、ビット線１５が延びる方向に所定の
ピッチで複数個配置されている。参照符号ａで示すフィ
ールド領域２ａの列に隣接して、参照符号ｂで示すフィ
ールド領域２ａが平行に設けられている。さらに、参照
符号ｂで示されるフィールド領域の列に隣接して、参照
符号ｃで示されるフィールド２ａが設けられている。参
照符号ａで示されたフィールド領域２ａと参照符号ｂで
示されたフィールド領域２ａは、ビット線が延びる方向
に互いに１／２ピッチずれて形成されている。

【００１６】参照符号ｂで示すフィールド領域の列と参
照符号ｃで示すフィールド領域との関係においても、参
照符号ｂで示されるフィールド領域２ａと参照符号ｃで
示されるフィールド領域２ａは１／２ピッチずれて形成
されている。

【００１７】図７は、最密充填折り返しビットセルアレ
イの、ビット線１５とセンスアンプ５４との接続部分の
近傍における、フィールド領域２ａの配置を示した図で
ある。

【００１８】図４に示すような、ハーフピッチ配列構造
であって、かつ非ビット線埋込型スタックセル構造を有
する半導体記憶装置（第１の従来例）においては、キャ
パシタ容量を大きくするためには、図中、ＳＮ_X（スト
レージノードの長さ）で示す寸法とＳＮ_y（ストレージ
ノードの幅）で示す寸法を大きくする必要がある。しか
し、ＳＮｍｉｎ（ストレージノードと隣のストレージノ
ードとの距離）との寸法とＳＮｃｐ（ストレージノード
の端部とセルプレートの端部との距離）には所定値を確
保させる必要があり、ＳＮ_Xを大きくするには限界があ
る。したがって、第１の従来例に係る半導体記憶装置で
は、ＳＮ_Xを大きくすることができず、十分なキャパシ
タ容量を確保することが困難であった。

【００１９】なお、ノイズに対して強い、クオータピッ
チ配列の最密充填折り返しビットセルアレイが開示され
ている（１９９１年電子情報通信学会春季全国退会Ｃ−
６６５）が、フィールド領域がクオータピッチ配列であ
って、かつビット線埋め込み型のスタックセルは開示さ
れていない。

【００２０】第２の従来例第１の従来例における問題点を解決するために、図８に
示す、第２の従来例に係るビット線埋込型スタックセル
構造であって、かつ、ハーフピッチ配列構造を有する半
導体記憶装置が提案されている。

【００２１】図９は、図８におけるＡ−Ｂ線に沿う断面
図であり、図１０は図８におけるＣ−Ｄ線に沿う断面図
である。これらの図において、図４および図５の中で示
された部材と同一または相当する部分には、同一の参照
番号が付されている。

【００２２】これらの図を参照して、第２の従来例に係
る半導体記憶装置の特徴は、ビット線１５の上に、セル
プレート１３が形成されており、ビット線１５がセルプ
レート１３によって埋込まれたような構造となってい
る、ことである。このような構造にすると、ＳＮ_cpの寸
法についての制約はなくなる。したがって、ＳＮ_Xの寸
法とＳＮ_yの寸法を大きくとることができる。しかしな
がら、ＳＮ_Xの寸法とＳＮ_yの寸法をストレージノード
の加工精度限界まで大きくとると、ストレージノード１
１の端部が、ビット線コンタクト部５１に近づき、スト
レージノード１１を加工するための精度が悪くなるとい
う問題点がある。

【００２３】この問題点を解決するために、第３の従来
例に係る半導体記憶装置が提案されている。第３の従来
例に係る半導体記憶装置を説明する前に、図４に示す非
ビット線埋込型の半導体記憶装置の製造工程と、図８に
示すビット線埋込型半導体記憶装置の製造工程の概要を
比較して説明しておく。

【００２４】図１１（Ａ）は、非ビット線埋込型スタッ
クセルの製造工程の概要を示したものである。非ビット
線埋込型半導体記憶装置は、フィールド酸化膜を形成す
る工程（１５５）、トランスファゲートを形成する工程
（１５６）、ストレージノードを形成する工程（１５
７）、セルプレートを形成する工程（１５８）、ビット
線を形成する工程（１５９）を順次経由する。一方、ビ
ット線埋込型装置は、図１１（Ｂ）を参照して、フィー
ルド酸化膜を形成する工程（１５５）、トランスファゲ
ートを形成する工程（１５６）、ビット線を形成する工
程（１５９）、ストレージノードを形成する工程（１５
７）、セルプレートを形成する工程（１５８）を順次経
由する。

【００２５】第３の従来例図１２は、第３の従来例に係る半導体記憶装置の平面図
であり、図１３は図１２におけるＡ−Ｂ線に沿う断面図
である。なお、図１２において、Ａ−Ｂ線で切った断面
図では、ストレージノード１１は、現れてこないはずで
ある。しかし、図１３では、特徴部分を明確にするため
に、作図上のルールに反するが、便宜上、ストレージノ
ード１１を図示している。

【００２６】第３の従来例は、第２の従来例と同様に、
ビット線埋込型スタックセル構造であって、かつ、ハー
フピッチ配列構造を有している。図１４はフィールド領
域の様子を説明するための図である。

【００２７】第３の従来例においては、フィールド領域
（ａ）の列と、これに隣接するフィールド領域（ｂ）の
列が、ビット線１５が延びる方向に互いに１／２ピッチ
ずれて形成されており、かつ、フィールド領域２ａが、
ビット線１５が延びる方向に対して斜めに配置されてい
ることを特徴とする。なお、図１４において、点線で示
された領域は、ピッチのずれを明確にするために書かれ
たものであり、フィールド領域２ａを斜めに配置しない
と仮定したときの、フィールド領域の配置の想像図であ
る。

【００２８】第３の従来例においては、斜めに配置され
たフィールド領域に、ソース／ドレイン領域２ａ、スト
レージノードコンタクト、ビット線コンタクトが形成さ
れる。これについて、図１２と図１３を用いて、さらに
詳細に説明する。

【００２９】図１２、図１３および図１４を参照して、
フィールド領域２ａはビット線１５が延びる方向に対し
て、斜めに配置されている。シリコン基板１の上にゲー
ト電極が形成されている。ゲート電極４を覆うように層
間絶縁膜２０が形成されている。層間絶縁膜２０中に
は、ビット線コンタクト５１を露出させるためのビット
線コンタクトホール５１ｈが形成されている。ビット線
コンタクトホール５１ｈを通って、ビット線１５がソー
ス／ドレイン領域６に接続されている。ビット線１５を
覆うように、シリコン基板１の上に層間絶縁膜１８が形
成されている。層間絶縁膜１８の上に、キャパシタの下
部電極であるストレージノード１１が形成されている。
ストレージノード１１は、層間絶縁膜１８，２０中に形
成されたストレージノードコンタクトホール５０ｈを通
って、ストレージノードコンタクト５０により、ソース
／ドレイン領域６の他方に接続されている。

【００３０】

【発明が解決しようとする課題】次に、第３の従来例に
係る半導体記憶装置の問題点について説明する。

【００３１】図１５は図１３におけるストレージノード
１１の端部１１ａを拡大して示した斜視図である。図１
２と図１３と図１５を参照して、ストレージノード１１
の平面積を大きくとるためには、ＳＮ_XとＳＮ_yの寸法
を加工精度限界まで大きく取らなければならない。ＳＮ
_XとＳＮ_yの寸法を大きくすると、ストレージノード１
１の端部１１ａがビット線コンタクトホール５１ｈの上
に位置するようになる。

【００３２】図１６は、ストレージノード１１をパター
ニングしているときの、半導体装置の断面図である。ス
トレージノードの端部１１ａがビット線コンタクトホー
ル５１ｈの上にあるため、層間絶縁膜１８の凹部の斜面
部１８ａにストレージノード１１の残渣１１ｂが付着し
やすくなる。この残渣１１ｂは、ストレージノード１１
と隣接するストレージノード１１とを接続し、ひいて
は、ストレージノード１１，１１間にショートが起こ
る。

【００３３】斜面部１８ａに残渣が残るという問題は、
図１７を参照して、ストレージノード１１を互いにずら
せて形成した場合にも認められる。すなわち、図１７に
おけるＤ−Ｄ線に沿う断面図である図１８を参照して、
ストレージノード１１の端部１１ａは、層間絶縁膜１８
の凹部の斜面部１８ａの上に形成される。したがって、
ハーフピッチ配列構造を採用する限り、ストレージノー
ド１１を互いにどのようにずらせて形成しようとも、斜
面部１８ａに残渣が残るという上記問題を回避すること
はできない。

【００３４】また、図１３に示すビット線埋込型半導体
記憶装置においては、次のような問題点も生じていた。
すなわち、ビット線埋込型メモリセルの場合、図１３を
参照して、ワード線４とビット線１５との距離が近づく
ので、ワード線４とビット線１５との線間容量が増大す
るという問題点があった。

【００３５】この発明は、上記のような問題点を解決す
るためになされたもので、ストレージノードの加工精度
を高めることができるように改良されたビット線埋込型
半導体記憶装置を提供することを目的とする。

【００３６】この発明の他の目的は、最密充填折り返し
ビットセルアレイにおいて、ストレージノードの加工精
度を高めることができるように改良されたビット線埋込
型半導体記憶装置を提供することを目的とする。

【００３７】この発明の他の目的はビット線埋込型キャ
パシタにおいて、ワード線の信号伝播遅延時間が改善さ
れるように改良されたビット線埋込型半導体記憶装置を
提供することを目的とする。

【００３８】

【課題を解決するための手段】この発明は、トランスフ
ァゲートであるワード線とデータ線であるビット線の交
差点に設けられたメモリセルによって、記憶情報の入出
力を行なう半導体記憶装置に係るものである。当該半導
体装置は、主表面を有する半導体基板を備える。上記半
導体基板の主表面中には、フィールド酸化膜が設けられ
ている。上記半導体基板の主表面中には、上記フィール
ド酸化膜により互いに分離され、かつ上記ビット線が延
びる方向に所定のピッチで形成された複数個の第１のフ
ィールド領域が設けられている。当該装置は、さらに、
複数個の上記第１のフィールド領域で形成された列に隣
接して、かつ、この列に平行に設けられ、さらに、前記
ピッチと同じピッチで形成された複数個の第２のフィー
ルド領域を備える。上記第１の第１のフィールド領域と
上記第２のフィールド領域は、上記ビット線が延びる方
向に互いに１／４ピッチずれて形成されている。

【００３９】上記第１および第２のフィールド領域は、
それぞれ、（ａ）これらのフィールド領域の上に設けられたトラ
ンスファゲートと、（ｂ）上記半導体基板の主表面中であって、かつ上記
トランスファゲートの両側に設けられた一対のソース／
ドレイン領域と、（ｃ）上記トランスファゲートを覆うように上記半導
体基板の上に設けられた第１の層間絶縁膜と、（ｄ）上記第１の層間絶縁膜中に設けられ、上記ソー
ス／ドレイン領域の一方の表面を露出させるためのビッ
ト線コンタクトホールと、（ｅ）上記ビット線コンタクトホールを通って上記ソ
ース／ドレイン領域の一方に接触するように、上記第１
の層間絶縁膜の上に設けられたビット線と、（ｆ）上記ビット線を覆うように上記半導体基板の上
に設けられた第２の層間絶縁膜と、（ｇ）前記第２の層間絶縁膜中に設けられ、上記ソー
ス／ドレイン領域の他方の表面を露出させるためのスト
レージノードコンタクトホールと、（ｈ）上記ストレージノードコンタクトホールを通っ
て上記ソース／ドレイン領域の他方に接続されるよう
に、上記第２の層間絶縁膜の上に設けられたストレージ
ノードと、（ｉ）上記ストレージノードの表面を覆うキャパシタ
絶縁膜と、（ｊ）上記キャパシタ絶縁膜を介在させて上記ストレ
ージノードを覆うように上記半導体基板の上に設けられ
たセルプレートと、を有する。上記ストレージノードの
平面形状は、その長手方向が上記ビット線の延びる方向
と同じである、長辺と短辺を有する長方形である。上記
ストレージノードの、上記長辺と上記短辺が交わる、角
部分は、上記ビット線コンタクトホールの上に存在しな
い。

【００４０】この発明の好ましい実施態様によれば、上
記第１および第２のフィールド領域の平面形状は、六角
形にされる。

【００４１】この発明のさらに好ましい実施態様によれ
ば、上記第１および第２のフィールド領域は、上記ビッ
ト線が延びる方向に対して斜めに配置されている。

【００４２】この発明のさらに好ましい実施態様によれ
ば、上記トランスファゲートは、ポリシリコンの上に高
融点金属シリサイドを重ねてなるポリサイド構造を含
む。この発明の他の局面に従う半導体記憶装置は、トラ
ンスファゲートであるワード線とデータ線であるビット
線の交差点に設けられたメモリセルによって、記憶情報
の入出力を行なう半導体記憶装置に係るものである。当
該半導体装置は、主表面を有する半導体基板を備える。
上記半導体基板の主表面中には、フィールド酸化膜が設
けられている。上記半導体基板の主表面中には、上記フ
ィールド酸化膜により互いに分離され、かつ上記ビット
線が延びる方向に所定のピッチで形成された複数個の第
１フィールド領域が設けられている。当該装置は、さら
に、複数個の上記第１のフィールド領域で形成された列
に隣接して、かつ、この列に平行に設けられ、さらに、
上記ピッチと同じピッチで形成された複数個の第２のフ
ィールド領域を備える。上記第１のフィールド領域と上
記第２のフィールド領域は、上記ビット線が延びる方向
に互いに１／４ピッチずれて形成されている。上記第１
および第２のフィールド領域は、それぞれ、（ａ）これらのフィールド領域の上に設けられたトラ
ンスファゲートと、（ｂ）上記半導体基板の主表面中であって、かつ上記
トランスファゲートの両側に設けられた１対のソース／
ドレイン領域と、（ｃ）上記トランスファゲートを覆うように前記半導
体基板の上に設けられた第１の層間絶縁膜と、（ｄ）上記第１の層間絶縁膜中に設けられ、上記ソー
ス／ドレイン領域の一方の表面を露出させるためのビッ
ト線コンタクトホールと、（ｅ）上記ビット線コンタクトホールを通って上記ソ
ース／ドレイン領域の一方に接触するように、上記第１
の層間絶縁膜の上に設けられたビット線と、（ｆ）上記ビット線を覆うように上記半導体基板の上
に設けられた第２の層間絶縁膜と、（ｇ）上記第２の層間絶縁膜中に設けられ、上記ソー
ス／ドレイン領域上の他方の表面を露出させるためのス
トレージノードコンタクトホールと、（ｈ）上記ストレージノードコンタクトホールを通っ
て上記ソース／ドレイン領域の他方に接続されるように
上記第２の層間絶縁膜の上に設けられたストレージノー
ドと、（ｉ）上記ストレージノードの表面を覆うキャパシタ
絶縁膜と、（ｊ）上記キャパシタ絶縁膜を介在させて上記ストレ
ージノードを覆うように上記半導体基板の上に設けられ
たセルプレートと、を有する。前記第１および第２のフ
ィールド領域は、前記ビット線の延びる方向に対して、
斜めに配置されている。前記第１および第２のフィール
ド領域の平面形状は六角形である。上記ストレージノー
ドコンタクトホールは、上記六角形の２つの隣接する辺
によって取り囲まれた部分の上に形成されている。前記
ストレージノードの平面形状は、その長手方向が、前記
ビット線の延びる方向と同じ方向である長方形である。

【００４３】

【作用】この発明に係る、ビット線がセルプレートの下
に埋込まれた半導体記憶装置によれば、ビット線が延び
る方向に所定のピッチで形成された複数個の第１フィー
ルド領域と、上記第１のフィールド領域の列に隣接し
て、かつ、この列に平行に設けられ、さらに上記ピッチ
と同じピッチで形成された複数個の第２のフィールド領
域と、を備え、上記第１のフィールド領域と上記第２の
フィールド領域が上記ビット線が延びる方向に互いに１
／４ピッチずれて形成されている。また、ストレージノ
ードの平面形状は、その長手方向がビット線の延びる方
向と同じである、長辺と短辺を有する長方形である。こ
のように構成することによって、ストレージノードの、
上記長辺と上記短辺が交わる、角部分を、ビット線コン
タクトホールの上に存在しないようにすることができ
る。ひいては、ストレージノードの加工精度限界までス
トレージノードの長さと幅の寸法を大きくとることがで
きる。

【００４４】

【実施例】図１９は、この発明の一実施例に係るビット
線埋込型スタックセル構造の半導体記憶装置の平面図で
ある。図２０は、図１９における、Ｂ−Ｂ線に沿う断面
図である。図２１は、最密充填折り返しビットセルアレ
イの、センスアンプの近傍における、フィールド領域の
配置の様子を示した平面図である。シリコン基板１の主
表面に、ビット線１５が延びる方向に所定のピッチで、
（ａ）で示す複数個の第１のフィールド領域２ａが形成
されている。（ａ）で示す複数個の上記第１のフィール
ド領域２ａで形成された列に隣接して、かつ、この列に
平行に、上記ピッチと同じピッチで形成された、（ｂ）
で示す複数個の第２のフィールド領域２ａが設けられて
いる。（ａ）で示す第１のフィールド領域２ａと（ｂ）
で示す第２のフィールド領域２ａとは、ビット線１５が
延びる方向に互いに１／４ピッチずれて形成されてい
る。

【００４５】実施例に係る半導体記憶装置の構造を、図
２０を用いて、さらに詳細に説明する。フィールド領域
２ａの上にトランスファゲート４が設けられる。シリコ
ン１の主表面中であって、トランスファゲート４の両側
には、一対のソース／ドレイン領域６，６が配置されて
いる。ソース／ドレイン領域６，６は、図２０を参照し
て、ビット線１５が延びる方向に対して斜めに延びるよ
うに形成されている。

【００４６】トランスファゲート４は、多結晶シリコン
膜４ｂと高融点金属シリサイド膜４ａの積層構造からな
っている。高融点金属シリサイド膜４ａは、たとえばＭ
ｏＳｉ₂，ＷＳｉ₂，ＴａＳｉ₂，ＴｉＳｉ₂等から形
成される。トランスファゲート４を覆うように、シリコ
ン基板１の上に第１の層間絶縁膜１９が設けられる。

【００４７】第１の層間絶縁膜１９中には、ソース／ド
レイン領域６の一方の表面（ビット線コンタクト１６）
を露出させるためのビット線コンタクトホール３１が設
けられる。ビット線コンタクトホール３１を通って、ソ
ース／ドレイン領域６の一方（ビット線コンタクト）に
接触するように、第１の層間絶縁膜１９の上にビット線
１５が設けられている。ビット線１５を覆うように、シ
リコン基板１の上に第２の層間絶縁膜１８が設けられ
る。第１および第２の層間絶縁膜１９，１８中に、ソー
ス／ドレイン領域６の他方の表面（ストレージノードコ
ンタクト１７）を露出させるためのストレージノードコ
ンタクトホール３２が設けられている。ストレージノー
ドコンタクトホール３２を通って、ソース／ドレイン領
域６の他方（ストレージノードコンタクト１７）に接続
されるように、第２の層間絶縁膜１８の上に、パターニ
ングされたストレージノード１１が設けられている。ス
トレージノード１１の表面を、キャパシタ絶縁膜１２が
覆っている。ストレージノード１１の平面形状は、その
長手方向がビット線１５の延びる方向と同じである、長
辺と短辺を有する長方形である。ストレージノード１１
の、上記長辺と上記短辺が交わる、角部分は、ビット線
コンタクトホール３１の上に存在しない。

【００４８】図２２は、ストレージノード１１の端部１
１ａ付近の拡大斜視図である。図１９と図２０と図２１
と図２２を参照して、隣接するフィールド領域の列を、
互いに１／４ピッチずらせて形成しているので、ストレ
ージノードの加工精度限界までＳＮ_XとＳＮ_yの寸法を
大きくとっても、ストレージノード１１の端部１１ａ
は、ビット線コンタクト３１の上部分には形成されな
い。

【００４９】その結果、ストレージノード１１の端部１
１ａの直下に位置する層間絶縁膜１８の表面は平坦とな
り、ストレージノード１１のパターニング時に、ストレ
ージノード１１の残渣が層間絶縁膜１８の上に残らな
い。

【００５０】また、ゲート電極４がポリサイド構造とな
っているので、配線抵抗が低くなっており、ひいては信
号伝播遅延時間が改善される。

【００５１】なお、上記実施例では、図１９を参照し
て、フィールド領域２ａの平面形状が、細長く斜めに延
びる六角形の場合を例示した。この場合には、ストレー
ジノードコンタクトホール１７は、六角形の、互いに隣
接する二辺で囲まれる部分に設けられる。これに対し
て、図２３に示すように、フィールド領域２ａを、その
平面形状が、四角形５０と平行四辺形５１と四角形５２
とからなる八角形にすることも考えられる。しかし、図
２３のような形状にフィールド領域２ａを形成した場合
には、次のような問題点が生じる。

【００５２】すなわち、フィールド領域２ａの形状を八
角形とすると、図２４を参照して、フィールド領域の端
部２ａｂが、フィールド酸化膜２によって、三方から取
り囲まれることになる。フィールド酸化膜２は、図２５
（図２４のＡ−Ａ線に沿う断面図）を参照して、バーズ
ビーク２ｂを有する。バーズビーク２ｂは、図２４と図
２６を参照して、フィールド領域の幅Ｗｄが小さくなる
につれて大きくなる。その結果、図２４のように、フィ
ールド領域の端部２ａｂがフィールド酸化膜２によって
三方から取り囲まれると、フィールド領域の端部２ａｂ
の面積は、バーズビーク２ｂの占有面積の分だけ、小さ
くなる。これに対して、フィールド領域の形状を六角形
にすると、図２７を参照して、フィールド領域の端部２
ａｂは、フィールド酸化膜２によって二方から取り囲ま
れる。その結果、図２８を参照して、フィールド領域の
端部２ａｂが二方から取り囲まれる場合のフィールド領
域の端部２ａｂの面積は、フィールド領域の端部２ａｂ
が三方からフィールド酸化膜２によって取り囲まれる場
合のフィールド領域の端部２ａｂの面積よりも、斜線の
部分の面積Ｓ₁だけ大きくなる。

【００５３】フィールド領域の端部２ａｂの面積を大き
くできるということは、結果として、フィールド領域の
端部２ａｂに形成されるストレージノードコンタクトホ
ールの径を大きくすることができることになる。ひいて
は、ストレージノードと基板との接触面積を大きくで
き、ひいては、それらの間の抵抗を小さくできる。その
結果、図１９に示すフィールド領域の配置をとると、図
２３に示すフィールド領域の配置をとる場合に比べて、
この部分に形成されるＤＲＡＭのメモリセルへの書込み
が容易となる。

【００５４】なお、上記実施例では、図２１を参照し
て、フィールド領域２ａをビット線が延びる方向に対し
て斜めに配置する場合を例示したが、この発明は、これ
に限られるものではない。図２９に示すように、フィー
ルド領域２ａをビット線１５が延びる方向に平行に配置
しても、上記実施例と同様の効果を奏する。

【００５５】

【発明の効果】以上説明したとおり、この発明に係る、
ビット線がセルプレートの下に埋込まれた半導体記憶装
置によれば、ビット線が延びる方向に所定のピッチで形
成された複数個の第１のフィールド領域と、上記第１の
フィールド領域の列に隣接して、かつ、この列に平行に
設けられ、さらに上記ピッチと同じピッチで形成された
複数個の第２のフィールド領域と、を備え、上記第１の
フィールド領域と上記第２のフィールド領域が、上記ビ
ット線が延びる方向に互いに１／４ピッチずれて形成さ
れている。また、ストレージノードの平面形状は、その
長手方向がビット線の延びる方向と同じである、長辺と
短辺を有する長方形である。このように構成しているの
で、ストレージノードの、上記長辺と上記短辺が交わ
る、角部分が、ビット線コンタクトホールの上に存在し
ないようにすることができる。ひいては、ストレージノ
ードの加工精度限界まで、ストレージノードの長さと幅
の寸法を大きくとることができ、ひいては、ストレージ
ノードの表面積を大きくとることができるようになり、
キャパシタの容量を増加させることができる。この発明
の他の局面に従う半導体記憶装置によれば、第１および
第２のフィールド領域の平面形状を六角形にし、上記ス
トレージノードコンタクトホールを上記六角形の２つの
隣接した辺によって取り囲まれた部分の上に形成し、さ
らに、ストレージノードの平面形状を、その長手方向が
上記ビット線の延びる方向と同じである長方形にしてい
るので、ストレージノードの加工精度を向上させること
ができる。その結果、得られた装置は信頼性の高い半導
体記憶装置となる。

【図面の簡単な説明】

【図１】一般的なＤＲＡＭの構成を示すブロック図であ
る。

【図２】一般的なＤＲＡＭのメモリセルの等価回路図で
ある。

【図３】分離酸化膜がその主表面中に形成されたシリコ
ン基板の斜視図である。

【図４】第１の従来例に係る半導体記憶装置の平面図で
ある。

【図５】図４におけるＡ−Ｂ線に沿う断面図である。

【図６】図４に示す半導体記憶装置の、フィールド領域
の部分を抜き出した図である。（Ａ）は平面図であり、
（Ｂ）は（Ａ）におけるＢ−Ｂ線に沿う断面図である。

【図７】図４に示す半導体記憶装置の、最密充填折り返
しビットセルアレイの、センスアンプ付近におけるフィ
ールド領域の配置図である。

【図８】第２の従来例に係る半導体記憶装置の平面図で
ある。

【図９】図８における、Ａ−Ｂ線に沿う断面図である。

【図１０】図８におけるＣ−Ｄ線に沿う断面図である。

【図１１】（Ａ）は、ビット線がセルプレートの下に埋
込まれていない構造を有する、半導体記憶装置の製造工
程図である。（Ｂ）は、ビット線がセルプレートの下に
埋込まれた構造を有する、半導体記憶装置の製造工程図
である。

【図１２】第３の従来例に係る半導体記憶装置の平面図
である。

【図１３】図１２におけるＡ−Ｂ線に沿う断面図であ
る。

【図１４】図１２に示す半導体記憶装置の、フィールド
領域のみを抜き出した図である。

【図１５】図１３に示す半導体記憶装置の製造方法の主
要工程における問題点を示した斜視図である。

【図１６】図１３に示す半導体記憶装置の製造方法の主
要工程における問題点を示した断面図である。

【図１７】図１２に示す従来技術の変形例（ストレージ
ノードを互いにずらせて形成したもの）の平面図であ
る。

【図１８】図１７におけるＤ−Ｄ線に沿う断面図であ
る。

【図１９】本発明の一実施例に係る半導体記憶装置の平
面図である。

【図２０】図１９におけるＢ−Ｂ線に沿う断面図であ
る。

【図２１】本発明に係る半導体記憶装置の、最密充填折
り返しビットセルアレイの、センスアンプ付近における
フィールド領域の配置図である。

【図２２】本発明に係る半導体記憶装置の製造方法の主
要工程を示す斜視図である。

【図２３】図１９に示す実施例の装置の変形例の平面図
である。

【図２４】図２３に示す変形例の、フィールド領域の端
部付近の平面図である。

【図２５】図２４におけるＡ−Ａ線に沿う断面図であ
る。

【図２６】フィールド領域の幅Ｗｄとバーズビークの長
さとの関係を示す図である。

【図２７】図１９に示す実施例の、フィールド領域の端
部付近の平面図である。

【図２８】図１９に示す半導体装置のフィールド領域の
端部部分面積と、図２３に示す半導体装置のフィールド
領域の端部部分の面積との相異を示す図である。

【図２９】本発明の他の実施例に係る、フィールドパタ
ーンの配置図である。

【符号の説明】

１シリコン基板２ａフィールド領域４トランスファゲート６ソース／ドレイン領域１１ストレージノード１２キャパシタ絶縁膜１５ビット線１８第２の層間絶縁膜１９第１の層間絶縁膜３１ビット線コンタクトホール３２ストレージノードコンタクトホール

Claims

(57)【特許請求の範囲】

【請求項１】トランスファゲートであるワード線とデ
ータ線であるビット線の交差点に設けられたメモリセル
によって、記憶情報の入出力を行なう半導体記憶装置で
あって、主表面を有する半導体基板と、前記半導体基板の主表面中に設けられたフィールド酸化
膜によって互いに分離され、かつ前記ビット線が延びる
方向に所定のピッチで形成された複数個の第１のフィー
ルド領域と、複数個の前記第１のフィールド領域で形成された列に隣
接して、かつ、この列に平行に設けられ、さらに、前記
ピッチと同じピッチで形成された複数個の第２のフィー
ルド領域と、を備え、前記第１のフィールド領域と前記第２のフィールド領域
は、前記ビット線が延びる方向に互いに１／４ピッチず
れて形成されており、前記第１および第２のフィールド領域は、それぞれ、（ａ）これらのフィールド領域の上に設けられたトラ
ンスファゲートと、（ｂ）前記半導体基板の主表面中であって、かつ前記
トランスファゲートの両側に設けられた一対のソース／
ドレイン領域と、（ｃ）前記トランスファゲートを覆うように前記半導
体基板の上に設けられた第１の層間絶縁膜と、（ｄ）前記第１の層間絶縁膜中に設けられ、前記ソー
ス／ドレイン領域の一方の表面を露出させるためのビッ
ト線コンタクトホールと、（ｅ）前記ビット線コンタクトホールを通って前記ソ
ース／ドレイン領域の一方に接触するように、前記第１
の層間絶縁膜の上に設けられたビット線と、（ｆ）前記ビット線を覆うように前記半導体基板の上
に設けられた第２の層間絶縁膜と、（ｇ）前記第２の層間絶縁膜中に設けられ、前記ソー
ス／ドレイン領域の他方の表面を露出させるためのスト
レージノードコンタクトホールと、（ｈ）前記ストレージノードコンタクトホールを通っ
て前記ソース／ドレイン領域の他方に接続されるよう
に、前記第２の層間絶縁膜の上に設けられたストレージ
ノードと、（ｉ）前記ストレージノードの表面を覆うキャパシタ
絶縁膜と、（ｊ）前記キャパシタ絶縁膜を介在させて前記ストレ
ージノードを覆うように前記半導体基板の上に設けられ
たセルプレートと、を有し、前記ストレージノードの平面形状は、その長手方向が前
記ビット線の延びる方向と同じである、長辺と短辺を有
する長方形であり、前記ストレージノードの、前記長辺と前記短辺が交わ
る、角部分は、前記ビット線コンタクトホールの上に存
在しない、半導体記憶装置。
【請求項２】前記第１および第２のフィールド領域の
平面形状は、六角形である、請求項１に記載の半導体記
憶装置。
【請求項３】前記ストレージノードコンタクトホール
は、前記六角形の互いに隣接する二辺で囲まれる部分に
設けられている、請求項２に記載の半導体記憶装置。
【請求項４】前記第１および第２のフィールド領域
は、前記ビット線が延びる方向に対して斜めに配置され
ている、請求項１に記載の半導体記憶装置。
【請求項５】前記トランスファゲートは、ポリシリコ
ンの上に高融点金属シリサイドを重ねてなるポリサイド
構造である、請求項１に記載の半導体記憶装置。
【請求項６】前記トランスファゲートは、ＭｏＳｉ₂
／ｐｏｌｙＳｉ，ＷＳｉ₂ ／ｐｏｌｙＳｉ，ＴａＳｉ₂
／ｐｏｌｙＳｉおよびＴｉＳｉ₂ ／ｐｏｌｙＳｉからな
る群より選ばれたポリサイド構造である、請求項５に記
載の半導体記憶装置。
【請求項７】トランスファゲートであるワード線とデ
ータ線であるビット線の交差点に設けられたメモリセル
によって、記憶情報の入出力を行なう半導体記憶装置で
あって、主表面を有する半導体基板と、前記半導体基板の主表面中に設けられたフィールド酸化
膜によって互いに分離され、かつ前記ビット線が延びる
方向に所定のピッチで形成された複数個の第１のフィー
ルド領域と、複数個の前記第１のフィールド領域で形成された列に隣
接して、かつ、この列に平行に設けられ、さらに、前記
ピッチと同じピッチで形成された複数個の第２のフィー
ルド領域と、を備え、前記第１のフィールド領域と前記第２のフィールド領域
は、前記ビット線が延びる方向に互いに１／４ピッチず
れて形成されており、前記第１および第２のフィールド領域は、それぞれ、（ａ）これらのフィールド領域の上に設けられたトラ
ンスファゲートと、（ｂ）前記半導体基板の主表面中であって、かつ前記
トランスファゲートの両側に設けられた１対のソース／
ドレイン領域と、（ｃ）前記トランスファゲートを覆うように前記半導
体基板の上に設けられた第１の層間絶縁膜と、（ｄ）前記第１の層間絶縁膜中に設けられ、前記ソー
ス／ドレイン領域の一方の表面を露出させるためのビッ
ト線コンタクトホールと、（ｅ）前記ビット線コンタクトホールを通って前記ソ
ース／ドレイン領域の一方に接触するように、前記第１
の層間絶縁膜の上に設けられたビット線と、（ｆ）前記ビット線を覆うように前記半導体基板の上
に設けられた第２の層間絶縁膜と、（ｇ）前記第２の層間絶縁膜中に設けられ、前記ソー
ス／ドレイン領域の他方の表面を露出させるためのスト
レージノードコンタクトホールと、（ｈ）前記ストレージノードコンタクトホールを通っ
て前記ソース／ドレイン領域の他方に接続されるよう
に、前記第２の層間絶縁膜の上に設けられたストレージ
ノードと、（ｉ）前記ストレージノードの表面を覆うキャパシタ
絶縁膜と、（ｊ）前記キャパシタ絶縁膜を介在させて前記ストレ
ージノードを覆うように前記半導体基板の上に設けられ
たセルプレートとを備え、前記第１および第２のフィールド領域は、前記ビット線
が延びる方向に対して、斜めに配置されており、前記第１および第２のフィールド領域の平面形状は、六
角形であり、前記ストレージノードコンタクトホールは前記六角形の
２つの隣接する辺によって取り囲まれる部分の上に形成
されており、前記ストレージノードの平面形状は、その長手方向が前
記ビット線の延びる方向と同じである長方形である、半
導体記憶装置。