DE4335997A1 - Halbleiterspeichervorrichtung - Google Patents
HalbleiterspeichervorrichtungInfo
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
Die vorliegende Erfindung bezieht sich allgemein auf eine Halb
leiterspeichervorrichtung und genauer auf eine Halbleiterspei
chervorrichtung vom begrabenen Bitleitungs-Typ, die zur Verbes
serung der Prozeß- bzw. Herstellungsgenauigkeit eines Speicher
knotens verbessert ist.
In der Vergangenheit hat sich die Nachfrage nach Halbleiterspei
chervorrichtungen dank der Verbreitung von Informationsvorrich
tungen, wie Computern, schnell erhöht. Funktionell wird eine
Halbleiterspeichervorrichtung mit einer großen Speicherkapazität,
die mit hoher Betriebsgeschwindigkeit arbeitet, benötigt. Dem
entsprechend wurde die Entwicklung der Technologie zur hohen
Integration, schneller Antwort bzw. schnellem Zugriff und hoher
Zuverlässigkeit der Halbleiterspeichervorrichtung durchgeführt.
Unter den Halbleiterspeichervorrichtungen ist ein DRAM (Dynamic
Random Access Memory = dynamischer Speicher mit wahlfreiem Zu
griff), der eine wahlfreie Eingabe/Ausgabe von Speicherinforma
tion erlaubt, bekannt. Allgemein weist ein DRAM ein Speicherzel
lenfeld, welches ein Speicherbereich ist, der eine große Menge
von Speicherinformation speichert, und einen peripheren Schal
tungsaufbau, der für die externe Eingabe-Ausgabe benötigt wird,
auf.
Fig. 1 ist eine Blockdarstellung, die eine Struktur eines allge
meinen DRAMs zeigt. Wie Fig. 1 zeigt, weist ein DRAM 50′ ein
Speicherzellenfeld 51′, das Datensignale der Speicherinformation
speichert, einen Zeilen- und Spaltenadreßpuffer 52′ zum Empfang
eines externen Adreßsignals (ein Signal zur Auswahl einer Spei
cherzelle, die eine Speicherschaltungseinheit darstellt), einen
Zeilendecoder 53′ und einen Spaltendecoder 54′ zur Bestimmung der
Speicherzelle durch Decodierung des Adreßsignals, einen Leseauf
frischverstärker 55′ zur Verstärkung und zum Lesen des Signals,
das in der bestimmten Speicherzelle gespeichert ist, einen Daten
eingabepuffer 56′ und einen Datenausgabepuffer 57′ zur Datenein
gabe/-ausgabe, und einen Taktgenerator 58′, der ein Taktsignal
erzeugt, auf.
Das Speicherzellenfeld 51′ nimmt eine große Fläche auf einem
Halbleiterchip ein. Eine Mehrzahl von Speicherzellen, die jeweils
eine Speicherinformationseinheit speichern, sind in einer Matrix
in dem Speicherzellenfeld 51′ vorgesehen.
Fig. 2 ist ein Ersatzschaltbild für 4 Bit von Speicherzellen, die
das Speicherzellenfeld bilden. Die gezeigte Speicherzelle ist
eine sogenannte 1-Transistor-1-Kondensator-Typ Speicherzelle, die
aus einem Feldeffekttransistor und einem damit verbundenen Kon
densator aufgebaut ist. Dieser Typ von Speicherzelle weist eine
einfache Struktur auf, so daß ein höherer Grad von Integration
des Speicherzellenfeldes leicht erreicht werden kann, und er da
her in einem DRAM, der eine hohe Kapazität benötigt, oft verwen
det wird.
Wie Fig. 3 zeigt, sind ein solcher Transistor und Kondensator in
einem Feldbereich 2a in der Oberfläche eines Halbleitersubstrates
1 ausgebildet. Ein Feldbereich 2a ist von einem anderen Feldbe
reich 2a durch eine Trenn- bzw. Isolationsoxidschicht 2 getrennt
bzw. isoliert.
In der unten gezeigten Tabelle 1 sind die Charakteristiken von
verschiedenen Halbleiterspeichervorrichtungen, die in dieser Be
schreibung beschrieben werden, aufgeführt. Ein erstes, ein zwei
tes, und ein drittes bekanntes Beispiel werden im folgenden be
schrieben, gefolgt von der Beschreibung der vorliegenden Erfin
dung.
Fig. 4 ist eine Draufsicht auf eine Halbleitervorrichtung ent
sprechend einem ersten bekannten Beispiel und Fig. 5 ist eine
Schnittansicht, die in Fig. 4 entlang der Linie A-B genommen
wurde.
Wie diese Figuren zeigen, weist eine Halbleitervorrichtung eine
Wortleitung 4 und eine Bitleitung 15, die einander kreuzen, auf.
Ein Transfer(gate)transistor und ein Kondensator vom Stapeltyp
sind in der Umgebung der Kreuzung (bzw. des Überquerungspunktes)
der Wortleitung 4 und der Bitleitung 15 vorgesehen. Der Transfer
transistor weist ein Paar von Source/Drain-Bereichen 6, 6, die in
der Oberfläche des Siliziumsubstrates 1 ausgebildet sind, und
eine Gateelektrode (eine Wortleitung) 4, die auf der Oberfläche
des Siliziumsubstrates 1 mit einer dazwischen angeordneten Iso
lierschicht ausgebildet ist, auf.
Der Kondensator vom Stapeltyp kontaktiert einen der Source/Drain-
Bereiche 6 und weist einen Speicherknoten (eine untere Elektrode)
11, die sich zu dem oberen Abschnitt der Gateelektrode 4 er
streckt, auf. Ein Kontaktabschnitt des Speicherknotens 11 und des
Source/Drain-Bereiches 6 wird Speicherknotenkontakt 50 genannt.
Eine Kondensatorisolierschicht 12 bedeckt die Oberfläche des
Speicherknotens 11. Eine Zellplatte 13 ist über dem Speicherkno
ten 11 mit der dazwischen angeordneten Kondensatorisolierschicht
12 vorgesehen.
Eine Zwischenschicht-Isolierschicht 20 ist auf dem Siliziumsub
strat 1 zur Bedeckung des Transfertransistors und des gestapelten
Kondensators vorgesehen. Ein Bitleitungskontaktloch 52 ist in der
Zwischenschicht-Isolierschicht 20 zum Freilegen eines Bitlei
tungskontaktes 51 vorgesehen. Die Bitleitung 15 ist durch das
Bitleitungskontaktloch 52 mit einem der Source/Drain-Bereiche 6
verbunden. Die Source/Drain-Bereiche 6, der Bitleitungskontakt 51
und der Speicherknotenkontakt 50 sind im Feldbereich 2a ausge
bildet.
Ein Feldbereich 2a ist von einem anderen Feldbereich 2a durch die
Feldoxidschicht (Trennoxidschicht) 2 isoliert.
Fig. 6A ist eine Draufsicht auf die Halbleitervorrichtung, die
den gesamten Feldbereich 2a zeigt, der zum besseren Verständnis
aus der Fig. 4 genommen wurde. Fig. 6B ist eine Schnittansicht,
die entlang der Linie B-B in Fig. 6A genommen wurde.
Wie die Fig. 4, 6A und 6B zeigen, ist eine Mehrzahl von Feldbe
reichen 2a in einem vorbestimmten Abstand in der Richtung, in der
die Bitleitung 15 verläuft (von einer Kante (Rand) eines Feldbe
reichs 2a in Verlaufsrichtung der Bitleitung zu der entsprechen
den Kante des nächsten Feldbereichs 2a in Verlaufsrichtung),
angeordnet. Benachbart zu einer Zeile von Feldbereichen 2a, die
mit dem Bezugszeichen a bezeichnet sind, ist ein Feldbereich 2a,
der mit dem Bezugszeichen b bezeichnet ist, parallel vorgesehen.
Genauso ist benachbart zu einer Zeile von Feldbereichen, die mit
dem Bezugszeichen b bezeichnet sind, ein Feldbereich 2a, der mit
dem Bezugszeichen c bezeichnet ist, vorgesehen. Der Feldbereich
2a, der mit dem Bezugszeichen a versehen ist, und der Feldbereich
2a, der mit dem Bezugszeichen b versehen ist, sind in der
Verlaufsrichtung der Bitleitung zueinander um 1/2 Abstand gegen
einander verschoben.
Wie bei der Beziehung zwischen einer Zeile von mit dem Bezugs
zeichen a bezeichneten Feldbereichen und den mit dem Bezugszei
chen b bezeichneten Feldbereichen sind auch die mit dem Bezugs
zeichen b bezeichneten Feldbereiche 2a und die mit dem Bezugs
zeichen c bezeichneten Feldbereiche 2a gegeneinander um 1/2 Ab
stand verschoben.
Fig. 7 zeigt eine Anordnung von Feldbereichen 2a in der Umgebung
des Kontaktabschnitts der Bitleitung 15 und eines Leseverstärkers
54 eines dicht gepackten Zellfeldes mit gefalteter Bitleitung.
Bei der Halbleiterspeichervorrichtung mit einer Struktur mit
einem halben Abstand Anordnung genauso wie bei der in Fig. 4 ge
zeigten gestapelten Zellstruktur vom unbegrabenen Bitleitungs-Typ
(das erste bekannte Beispiel) ist es notwendig, eine Dimension
SNx (eine Länge des Speicherknotens) und eine Dimension SNy (eine
Weite (Breite) des Speicherknotens) zur Erhöhung der Kapazität
des Kondensators zu erhöhen. Es sollten jedoch vorbestimmte
Dimensionen von SNmin (ein Abstand zwischen zwei benachbarten
Speicherknoten) und SNcp (ein Abstand von einem Ende des Spei
cherknotens zu einem Ende der Zellplatte) reserviert bzw. beibe
halten werden, so daß es eine Begrenzung für die Erhöhung von SNx
gibt. Derart ist es bei der Halbleiterspeichervorrichtung des
ersten bekannten Beispiels schwierig, eine ausreichende Kapazität
des Kondensators zu reservieren bzw. beizubehalten, da SNx nicht
erhöht werden konnte.
Obwohl ein dicht gepacktes Zellfeld mit gefalteter Bitleitung mit
einer Viertel Abstand Anordnung, das gegen Rauschen immun ist,
offenbart ist (The Institute of Electronics, Information and
Communication Engineers of Japan, National Spring Meeting, 1991,
C-665), sind ein Feldbereich mit einer Viertel Abstand Anordnung
und eine gestapelte Zelle vom begrabenen Bitleitungs-Typ nicht
offenbart.
Zur Lösung des Problems des ersten bekannten Beispieles wurde als
ein zweites bekanntes Beispiel eine Halbleiterspeichervorrichtung
mit einer gestapelten Zellstruktur vom begrabenen Bitleitungs-Typ
und einer Struktur mit halber Abstand Anordnung, wie in Fig. 8
gezeigt, vorgeschlagen.
Fig. 9 ist eine Schnittansicht, die entlang der Linie A-B in Fig.
8 genommen wurde, und Fig. 10 ist eine Schnittansicht, die ent
lang der Linie C-D in Fig. 8 genommen wurde. In diesen Figuren
bezeichnen die gleichen Bezugszeichen, die in Fig. 4 und 5 den
Abschnitten gegeben wurden, die identisch oder entsprechend zu
diesen Teilen sind, dieselben Teile.
Wie diese Figuren zeigen, ist das Merkmal der Halbleiterspei
chervorrichtung nach dem zweiten bekannten Beispiel das, daß eine
Zellplatte 13 über einer Bitleitung 15 ausgebildet ist, und der
art die Bitleitung 15 unter der Zellplatte 13 begraben ist. In
einer solchen Struktur gibt es keine Begrenzung für die Dimension
SNcp, so daß die Dimensionen SNx und SNy erhöht werden können.
Jedoch wird, falls die Dimensionen SNx und SNy bis zur Grenze der
Prozeßgenauigkeit des Speicherknotens erhöht werden, die Genauig
keit des Herstellens des Speicherknotens 11 gestört, da ein Ende
eines Speicherknotens 11 zu nahe an dem Bitleitungskontaktab
schnitt 51 positioniert ist.
Um dieses Problem zu lösen, wurde die Halbleiterspeichervorrich
tung nach dem dritten bekannten Beispiel vorgeschlagen. Vor der
Beschreibung der Halbleitervorrichtung entsprechend dem dritten
bekannten Beispiel werden ein Herstellungsverfahren der in Fig. 4
gezeigten Halbleitervorrichtung vom unbegrabenen Bitleitungs-Typ
und ein Herstellungsverfahren für die in Fig. 8 gezeigte Halb
leitervorrichtung vom begrabenen Bitleitungs-Typ in der folgenden
Beschreibung miteinander verglichen.
Fig. 11a zeigt schematisch ein Herstellungsverfahren der gesta
pelten Zelle vom unbegrabenen Bitleitungs-Typ. Die Halbleiter
vorrichtung vom unbegrabenen Bitleitungs-Typ wird durch die
Schritte des Ausbildens einer Feldoxidschicht (155), des Aus
bildens eines Transfergates (156), des Ausbildens eines Spei
cherknotens (157), des Ausbildens einer Zellplatte (158) und des
Ausbildens einer Bitleitung (159) in dieser Folge ausgebildet.
Währenddessen wird die Vorrichtung vom begrabenen Bitleitungs-Typ
durch die Schritte des Ausbildens einer Feldoxidschicht (155),
des Ausbildens eines Transfergates (156), des Ausbildens einer
Bitleitung (159), des Ausbildens eines Speicherknotens (157) und
des Ausbildens einer Zellplatte (158) in dieser Folge ausgebil
det, wie in Fig. 11B gezeigt.
Fig. 12 ist eine Draufsicht auf eine Halbleiterspeichervorrich
tung nach dem dritten bekannten Beispiel, und Fig. 13 ist eine
Schnittansicht, die entlang der Linie A-B in Fig. 12 genommen
wurde. In Fig. 12 sollte der Speicherknoten 11 nicht in der ent
lang der Linie A-B genommenen Schnittansicht erscheinen, jedoch
ist in Fig. 13 zur klaren Darstellung der charakteristischen
Teile der Speicherknoten 11 gezeigt, obwohl dies gegen die Zei
chenregel ist.
Das dritte bekannte Beispiel weist eine Zellstruktur vom begra
benen Bitleitungs-Typ und die Struktur mit halber Abstand Anord
nung wie bei dem zweiten bekannten Beispiel auf. Fig. 14 zeigt
den Feldbereich.
Das dritte bekannte Beispiel weist die Charakteristiken, daß eine
Zeile von Feldbereichen (a) und eine benachbarte Zeile von Feld
bereichen (b) gegeneinander um 1/2 Abstand in der Verlaufsrich
tung der Bitleitung 15 verschoben sind, und daß der Feldbereich
2a schräg zu der Verlaufsrichtung der Bitleitung 15 angeordnet
ist, auf. In Fig. 14 sind die Bereiche, die durch gestrichelte
Linien gezeigt sind, Phantomanordnungen der Feldbereiche unter
der Annahme, daß die Feldbereiche 2a nicht schräg angeordnet
sind, was zur Klarstellung der Verschiebung des Abstandes dient.
Bei dem dritten bekannten Beispiel sind Source/Drain-Bereiche 2a,
der Speicherknotenkontakt und der Bitleitungskontakt in dem
schräg angeordneten Feldbereich ausgebildet, und eine detail
liertere Beschreibung wird unter Bezugnahme auf die Fig. 12 und
13 gegeben.
Wie in den Fig. 12, 13 und 14 gezeigt, ist ein Feldbereich 2a
schräg zu der Verlaufsrichtung der Bitleitung 15 angeordnet. Die
Gateelektrode 4 ist auf dem Siliziumsubstrat 1 ausgebildet. Die
Zwischenschicht-Isolierschicht 20 ist zur Bedeckung der Gate
elektrode 4 ausgebildet. Ein Bitleitungskontaktloch 51h ist in
der Zwischenschicht-Isolierschicht 20 zum Freilegen des Bitlei
tungskontaktes 51 ausgebildet. Die Bitleitung 15 ist mit einem
der Source/Drain-Bereiche 6 durch das Bitleitungskontaktloch 51h
verbunden. Eine Zwischenschicht-Isolierschicht 18 ist auf dem
Siliziumsubstrat 1 zur Bedeckung der Bitleitung 15 ausgebildet.
Der Speicherknoten 11, der die untere Elektrode des Kondensators
ist, ist auf der Zwischenschicht-Isolierschicht 18 ausgebildet.
Der Speicherknoten 11 ist mit dem anderen der Source/Drain-Be
reiche 6 über den Speicherknotenkontakt 50 durch das Speicher
knotenkontaktloch 50h, das in den Zwischenschicht-Isolierschich
ten 18 und 20 ausgebildet ist, verbunden.
Es werden die Probleme der Halbleiterspeichervorrichtung ent
sprechend dem dritten bekannten Beispiel beschrieben.
Fig. 15 ist eine vergrößerte perspektivische Ansicht eines Endes
11a des Speicherknotens 11 aus Fig. 13. Wie die Fig. 12, 13 und
15 zeigen, sollten die Dimensionen SNx und SNy zur Erhöhung der
planen Fläche des Speicherknotens 11 bis zur Grenze der Herstel
lungsgenauigkeit erhöht werden. Wenn die Dimensionen SNx und SNy
erhöht werden, sollte das Ende 11a des Speicherknotens 11 über
dem Bitleitungskontaktloch 51h angeordnet sein.
Fig. 16 ist eine Schnittansicht der Halbleitervorrichtung während
des Musterns des Speicherknotens 11. Ein Rest 11b des Speicher
knotens 11 haftet leicht an einem schrägen bzw. geneigten Ab
schnitt 18a der Ausnehmung in der Zwischenschicht-Isolierschicht
18, da das Ende 11a des Speicherknotens über dem Bitleitungskon
taktloch 51h angeordnet ist. Der Speicherknoten 11 und ein be
nachbarter Speicherknoten 11 sind durch diesen Rest 11b verbun
den, und dementsprechend sind die Speicherknoten 11 und 11 kurz
geschlossen.
Das Problem des auf dem geneigten Abschnitt 18a existierenden
Restes wird auch in Fig. 17 gefunden, wo die Speicherknoten 11 in
einer zueinander verschobenen Weise ausgebildet sind. Genauer
ist, wie die Fig. 18, die entlang der Linie D-D aus Fig. 17 ge
nommen wurde, zeigt, ein Ende 11a des Speicherknotens 11 auf
einem konkaven geneigten Abschnitt 18a der Zwischenschicht-Iso
lierschicht 18 ausgebildet. Darum kann, solange die Struktur mit
halber Abstand Anordnung verwendet wird, das Problem des Restes
an dem geneigten Abschnitt 18a nicht vermieden werden, ganz
gleich, wie die Speicherknoten relativ zueinander verschoben
werden.
Währenddessen tritt bei der in Fig. 13 gezeigten Halbleiterspei
chervorrichtung des begrabenen Bitleitungs-Typs außerdem das
folgende Problem auf. Bei der in Fig. 13 gezeigten Speicherzelle
vom begrabenen Bitleitungs-Typ wird die Zwischenleitungskapazität
(Kapazität zwischen Leitungen) zwischen der Wortleitung 4 und der
Bitleitung 15 erhöht, da die Wortleitung 4 und die Bitleitung 15
einander sehr nahe kommen.
Die vorliegende Erfindung löst die oben beschriebenen Probleme.
Es ist Aufgabe der vorliegenden Erfindung, eine verbesserte Halb
leiterspeichervorrichtung vom begrabenen Bitleitungs-Typ, bei der
die Herstellungsgenauigkeit des Speicherknotens verbessert ist,
bei der insbesondere die Herstellungsgenauigkeit eines Speicher
knotens in einem dicht gepackten Zellfeld mit gefalteter Bitlei
tung erhöht werden kann, und bei der die Verzögerungszeit der
Signalfortpflanzung der Wortleitung bei dem Kondensator vom be
grabenen Bitleitungstyp kürzer gemacht wird, zu ermöglichen.
Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrich
tung nach Anspruch 1.
Weiterbildungen der Erfindung sind in den Unteransprüchen ge
kennzeichnet.
Eine Halbleiterspeichervorrichtung führt die Eingabe/Ausgabe von
Speicherinformation durch eine Speicherzelle, die an der Kreuzung
einer Wortleitung, die als Transfergate dient, und einer Bitlei
tung, die als Datenleitung dient, aus. Die Halbleitervorrichtung
weist ein Halbleitersubstrat mit einer Hauptoberfläche auf. Eine
Feldoxidschicht ist in der Hauptoberfläche des Halbleitersub
strates vorgesehen. In der Hauptoberfläche des Halbleitersub
strates ist eine Mehrzahl von ersten Feldbereichen, die vonein
ander durch die obige Feldoxidschicht getrennt sind, und die in
einem vorgeschriebenen Abstand in der Verlaufsrichtung der Bit
leitung ausgebildet sind, vorgesehen. Zusätzlich weist die Vor
richtung eine Mehrzahl von zweiten Feldbereichen, die benachbart
zu und parallel zu den Zeilen, die durch die Mehrzahl der oben
erwähnten ersten Feldbereiche gebildet werden, und die mit dem
selben obigen Abstand ausgebildet sind, auf. Die obigen ersten
und zweiten Feldbereiche sind gegeneinander um einen 1/4 Abstand
in der Verlaufsrichtung der Bitleitungen verschoben.
Jeder der ersten und zweiten Feldbereiche weist auf:
- a) ein Transfergate, das auf dem Feldbereich vorgesehen ist;
- b) ein Paar von Source/Drain-Bereichen, die in der Hauptober fläche des Halbleitersubstrates auf beiden Seiten des obigen Transfergates vorgesehen sind;
- c) eine erste Zwischenschicht-Isolierschicht, die auf dem Halb leitersubstrat zur Bedeckung des Transfergates vorgesehen ist;
- d) ein Bitleitungskontaktloch, das in der ersten Zwischen schicht-Isolierschicht zum Freilegen einer Oberfläche von einem der Source/Drain-Bereiche vorgesehen ist;
- e) eine Bitleitung, die auf der ersten Zwischenschicht-Isolier schicht zum Kontaktieren von einem der obigen Source/Drain- Bereiche durch das obige Bitleitungskontaktloch vorgesehen ist;
- f) eine zweite Zwischenschicht-Isolierschicht, die auf dem Halbleitersubstrat zum Bedecken der Bitleitung vorgesehen ist;
- g) ein Speicherknotenkontaktloch, das in der zweiten Zwischen schicht-Isolierschicht zum Freilegen der Oberfläche des ande ren der Source/Drain-Bereiche vorgesehen ist;
- h) einen Speicherknoten, der auf der zweiten Zwischenschicht- Isolierschicht zur Kontaktierung des anderen der obigen Source/Drain-Bereiche durch das obige Speicherknotenkontakt loch vorgesehen ist;
- i) eine Kondensatorisolierschicht, die die Oberfläche des Spei cherknotens bedeckt; und
- j) eine Zellplatte, die auf dem Halbleitersubstrat zum Bedecken des Speicherknotens mit der dazwischen angeordneten Kondensa torisolierschicht vorgesehen ist.
Entsprechend einer zweiten bevorzugten Ausführungsform sind die
ersten und zweiten Feldbereiche schräg zu der Verlaufsrichtung
der Bitleitung angeordnet.
Entsprechend einer weiteren bevorzugten Ausführungsform weist das
Transfergate eine Polyzidstruktur, bei der ein Metallsilizid mit
hohem Schmelzpunkt auf polykristallinem Silizium abgeschieden
ist, auf.
Die Halbleiterspeichervorrichtung mit der unter der Zellplatte
begrabenen Bitleitung weist eine Mehrzahl von ersten Feldberei
chen, die in einem vorbestimmten Abstand in der Verlaufsrichtung
der Bitleitung ausgebildet sind, und eine Mehrzahl von zweiten
Feldbereichen, die benachbart zu und parallel zu der Zeile von
ersten Feldbereichen ausgebildet sind, und die außerdem mit dem
selben Abstand wie oben ausgebildet sind, auf. Die ersten Feld
bereiche und die zweiten Feldbereiche sind jeweils zueinander um
1/4 Abstand in der Verlaufsrichtung der Bitleitung verschoben.
Genauer sind die Feldbereiche so angeordnet, daß im Fall des
Musterns des Speicherknotens das Ende des Speicherknotens nicht
an dem oberen Abschnitt des Bitleitungskontaktloches erscheint.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich
aus der Beschreibung von Ausführungsbeispielen anhand der Figu
ren. Von den Figuren zeigen:
Fig. 1 eine Blockdarstellung, die eine Struktur eines allge
meinen DRAM zeigt;
Fig. 2 ein Ersatzschaltbild, das eine Speicherzelle eines all
gemeinen DRAM zeigt;
Fig. 3 eine perspektivische Ansicht eines Siliziumsubstrates 1
mit einer auf seiner Hauptoberfläche ausgebildeten
Trennisolierschicht;
Fig. 4 eine Draufsicht auf eine Halbleiterspeichervorrichtung
nach einem ersten bekannten Beispiel;
Fig. 5 eine Schnittansicht, die entlang der Linie A-B in Fig. 4
genommen ist;
Fig. 6A und 6B den Abschnitt der Feldbereiche, der aus der in Fig. 4
gezeigten Halbleiterspeichervorrichtung genommen ist,
wobei 6A eine Draufsicht und 6B eine Schnittansicht, die
entlang der Linie B-B in 6A genommen ist, zeigt;
Fig. 7 ein Layout der Feldbereiche in der Umgebung eines
Leseverstärkers in einem dicht gepackten Zellfeld mit
gefalteter Bitleitung bei der Halbleiterspeichervor
richtung aus Fig. 4;
Fig. 8 eine Draufsicht auf die Halbleiterspeichervorrichtung
entsprechend einem zweiten bekannten Beispiel;
Fig. 9 eine Schnittansicht, die entlang der Linie A-B in Fig. 8
genommen ist;
Fig. 10 eine Schnittansicht, die entlang der Linie C-D in Fig. 8
genommen ist;
Fig. 11A ein Herstellungsverfahren der Halbleiterspeichervor
richtung, bei der die Bitleitung nicht unter der Zell
platte begraben ist;
Fig. 11B ein Herstellungsverfahren für die Halbleiterspeicher
vorrichtung mit einer Struktur, bei der die Bitleitung
unter der Zellplatte begraben ist;
Fig. 12 eine Draufsicht auf die Halbleiterspeichervorrichtung
nach einem dritten bekannten Beispiel;
Fig. 13 eine Schnittansicht, die entlang der Linie A-B in Fig.
12 genommen ist;
Fig. 14 die Feldbereiche, die aus der in Fig. 12 gezeigten Halb
leiterspeichervorrichtung genommen sind;
Fig. 15 eine perspektivische Ansicht, die das Problem bei dem
Hauptherstellungsprozeß der in Fig. 13 gezeigten Halb
leiterspeichervorrichtung zeigt;
Fig. 16 eine Schnittansicht, die das Problem bei den Haupt
schritten der Herstellung der Halbleiterspeichervor
richtung aus Fig. 13 zeigt;
Fig. 17 eine Draufsicht auf eine Modifizierung (Speicherknoten
sind gegeneinander verschoben ausgebildet) der bekannten
Technik aus Fig. 12;
Fig. 18 eine Schnittansicht, die in Fig. 17 entlang der Linie
D-D genommen ist;
Fig. 19 eine Draufsicht auf die Halbleiterspeichervorrichtung
nach einer Ausführungsform der vorliegenden Erfindung;
Fig. 20 eine Schnittansicht, die entlang der Linie B-B in Fig.
19 genommen ist;
Fig. 21 ein Layout der Feldbereiche in der Umgebung des Lese
verstärkers eines dicht gepackten Zellfeldes mit gefal
teter Bitleitung bei der Halbleiterspeichervorrichtung;
Fig. 22 eine perspektivische Ansicht, die die Hauptschritte des
Herstellens der Halbleiterspeichervorrichtung zeigen;
Fig. 23 eine Draufsicht auf eine Modifizierung der in Fig. 19
gezeigten Ausführungsform;
Fig. 24 eine Draufsicht auf die Umgebung des Endes der Feldbe
reiche in der Modifizierung aus Fig. 23;
Fig. 25 eine Schnittansicht, die in Fig. 24 entlang der Linie
B-B genommen ist;
Fig. 26 ein Diagramm, das die Beziehung zwischen einer Weite Wd
des Feldbereiches und der Länge des Vogelschnabels
zeigt;
Fig. 27 eine Draufsicht auf die Umgebung des Endes der Feldbe
reiche bei der Ausführungsform aus Fig. 19;
Fig. 28 eine Darstellung, die den Unterschied zwischen der End
bereichsfläche des Feldbereichs bei der Ausführungsform
aus Fig. 19 und der Endbereichsfläche des Feldbereiches
bei der Halbleitervorrichtung aus Fig. 23 zeigt;
Fig. 29 ein Layout des Feldmusters entsprechend einer anderen
Ausführungsform der vorliegenden Erfindung.
Fig. 19 ist eine Draufsicht auf die Halbleiterspeichervorrichtung
mit der gestapelten Zellstruktur vom begrabenen Bitleitungstyp
entsprechend einer Ausführungsform. Fig. 20 ist eine Schnittan
sicht, die entlang der Linie B-B in Fig. 17 genommen ist. Fig. 21
ist eine Draufsicht, die die Anordnung der Feldbereiche in der
Umgebung des Leseverstärkers eines dicht gepackten Zellfeldes mit
gefalteter Bitleitung (close packed folded bit-line cell array)
zeigt. In der Hauptoberfläche eines Siliziumsubstrates 1 ist eine
Mehrzahl von ersten Feldbereichen 2a, die durch (a) dargestellt
sind, in einem vorbestimmten Abstand in der Verlaufsrichtung
einer Bitleitung 15 ausgebildet. Eine Mehrzahl von zweiten Feld
bereichen 2a, die durch (b) dargestellt sind, sind benachbart zu
und parallel zu der Mehrzahl von ersten Feldbereichen 2a, die
durch (a) dargestellt sind, und mit demselben Abstand wie oben
ausgebildet. Der durch (a) gekennzeichnete erste Feldbereich 2a
und der durch (b) gekennzeichnete zweite Feldbereich 2a sind zu
einander um 1/4 Abstand in der Verlaufsrichtung der Bitleitung 15
verschoben ausgebildet.
Eine Struktur der Halbleiterspeichervorrichtung entsprechend der
Ausführungsform wird im folgenden unter Bezugnahme auf Fig. 20
beschrieben. Ein Transfergate 4 ist auf einem Feldbereich 2a
vorgesehen. Ein Paar von Source/Drain-Bereichen 6, 6 ist in der
Hauptoberfläche des Siliziumsubstrates 1 auf beiden Seiten des
Transfergates 4 angeordnet. Wie Fig. 20 zeigt, sind die
Source/Drain-Bereiche 6, 6 sich schräg zu der Verlaufsrichtung
der Bitleitung 15 erstreckend ausgebildet.
Das Transfergate 4 weist eine gestapelte Schichtstruktur aus
einer polykristallinen Siliziumschicht 4b und einer Metallsili
zidschicht 4a mit hohem Schmelzpunkt auf. Die Metallsilizid
schicht 4a mit hohem Schmelzpunkt ist zum Beispiel aus MoSi2,
WSi2, TaSi2 oder TiSi2 ausgebildet. Eine erste Zwischenschicht-
Isolierschicht 19 ist auf dem Siliziumsubstrat 1 zur Bedeckung
des Transfergates 4 vorgesehen.
Ein Bitleitungskontaktloch 31 ist in der ersten Zwischenschicht-
Isolierschicht 19 zum Freilegen der Oberfläche von einem der
Source/Drain-Bereiche 6 ausgebildet. Die Bitleitung 15 ist auf
der ersten Zwischenschicht-Isolierschicht 19 zur Kontaktierung
von einem der Source/Drain-Bereiche 6 (Bitleitungskontakt 16)
durch das Bitleitungskontaktloch 31 ausgebildet. Eine zweite
Zwischenschicht-Isolierschicht 18 ist auf dem Siliziumsubstrat 1
zur Bedeckung der Bitleitung 15 ausgebildet. Ein Speicherknoten
kontaktloch 32 ist in der ersten und der zweiten Zwischenschicht-
Isolierschicht 19 und 18 zum Freilegen der Oberfläche des anderen
Source/Drain-Bereiches 6 (Speicherknotenkontakt 17) ausgebildet.
Ein gemusterter Speicherknoten 11 ist auf der zweiten Zwischen
schicht-Isolierschicht zur Verbindung mit dem anderen
Source/Drain-Bereich 6 (Speicherknotenkontakt 17) durch das
Speicherknotenkontaktloch 32 ausgebildet. Eine Kondensatoriso
lierschicht 12 bedeckt die Oberfläche des Speicherknotens 11.
Eine Zellplatte 13 ist mit der dazwischen angeordneten Konden
satorisolierschicht 12 über dem Speicherknoten 11 ausgebildet.
Fig. 22 ist eine vergrößerte perspektivische Ansicht, die die
Umgebung eines Endes 11a des Speicherknotens 11 zeigt.
Wie die Fig. 19, 20, 21 und 22 zeigen, wird, da die benachbarten
Zeilen der Feldbereiche zueinander um 1/4 Abstand verschoben
ausgebildet sind, das Ende 11a des Speicherknotens 11 nicht an
dem oberen Abschnitt des Bitleitungskontaktloches 31 ausgebildet,
selbst wenn die Dimensionen SNx und SNy bis zu der Grenze der
Herstellungsgenauigkeit des Speicherknotens erhöht werden.
Als ein Ergebnis ist die Oberfläche der Zwischenschicht-Isolier
schicht 18, die unter dem Ende 11a des Speicherknotens 11 ange
ordnet ist, flach, und dementsprechend wird beim Mustern des
Speicherknotens 11 kein Rest des Speicherknotens 11 auf der Zwi
schenschicht-Isolierschicht 18 zurückgelassen.
Außerdem ist, da die Gateelektrode 4 eine Polyzidstruktur auf
weist, der Verbindungswiderstand derselben niedrig, und derart
wird die Verzögerungszeit der Signalfortpflanzung kürzer gemacht.
Bei der obigen Ausführungsform wird in Fig. 19 ein Fall gezeigt,
bei dem die plane bzw. flächige Ausbildung des Feldbereiches 2a
ein Sechseck, das sich in einer länglichen geneigten Art und
Weise erstreckt, ist. In diesem Fall ist das Speicherknotenkon
taktloch 32 in einem Abschnitt des Sechsecks (Hexagon) vorgese
hen, der durch zwei benachbarte Seiten umgeben ist. Im Gegensatz
dazu ist es eine mögliche Überlegung, daß die plane Ausbildung
des Feldbereichs 2a ein Achteck (Oktagon) mit einem Viereck
(Tetragon) 500, einem Parallelogramm (510) und einem Viereck
(Tetragon) 520, wie in Fig. 23 gezeigt, ist. Jedoch wird die
Ausbildung des Feldbereiches 2a in der in Fig. 23 gezeigten Kon
figuration in dem im folgenden beschriebenen Problem resultieren.
Wie Fig. 24 zeigt, wird, wenn der Aufbau des Feldbereiches 2a ein
Achteck ist, ein Endabschnitt 2ab des Feldbereiches durch drei
Seiten der Feldoxidschicht 2 umgeben. Die Feldoxidschicht 2 weist
einen Vogelschnabel 2b, wie in Fig. 25 gezeigt (die Schnittan
sicht, die entlang der Linie A-A aus Fig. 24 genommen ist), auf.
Der Vogelschnabel 2b wird größer wie die Weite (Breite) Wd des
Feldbereiches schmaler wird, wie in den Fig. 24 und 26 gezeigt.
Darum wird, wenn der Endabschnitt 2ab des Feldbereiches durch
drei Seiten der Feldoxidschicht 2, wie in Fig. 24 gezeigt, umge
ben ist, die Fläche des Endabschnittes 2ab des Feldbereiches
durch die von dem Vogelschnabel 2b besetzte Fläche reduziert. Im
Gegensatz dazu ist, falls der Aufbau des Feldbereiches ein Hexa
gon ist, der Endabschnitt 2ab des Feldbereiches von zwei Seiten
der Feldoxidschicht 2, wie in Fig. 27 gezeigt, umgeben. Darum ist
die Fläche des Endabschnittes 2ab des Feldbereiches, wenn er von
zwei Seiten umgeben ist, um die Fläche S1 des gestrichelten
Abschnittes größer als die Fläche des Endabschnittes 2ab des
Feldbereiches, wenn er von der Feldoxidschicht 2 umgeben ist, wie
in Fig. 28 gezeigt.
Der Anstieg der Fläche des Endabschnittes 2ab des Feldbereiches
bedeutet, daß der Durchmesser des Speicherknotenkontaktloches,
das in dem Endabschnitt 2ab des Feldbereiches ausgebildet ist,
größer gemacht werden kann. Dies erlaubt den Anstieg der Kon
taktfläche zwischen dem Speicherknoten und dem Substrat, was in
einem kleinen Widerstand zwischen diesen resultiert. Darum er
möglicht die in Fig. 19 gezeigte Anordnung der Feldbereiche den
Vorteil, daß das Schreiben in eine Speicherzelle eines DRAM, die
in diesem Bereich ausgebildet ist, im Vergleich mit dem Fall, in
dem die in Fig. 23 gezeigte Anordnung des Feldbereiches genommen
wird, erleichtert wird.
Bei der oben beschriebenen Ausführungsform sind, wie in Fig. 21
gezeigt, die Feldbereiche 2a schräg zu der Verlaufsrichtung der
Bitleitung angeordnet. Jedoch ist die vorliegende Erfindung
nicht darauf begrenzt. Wie in Fig. 29 gezeigt, kann derselbe
Effekt wie bei der oben beschriebenen Ausführungsform erhalten
werden, wenn Feldbereiche 2a parallel zu der Verlaufsrichtung der
Bitleitung 15 angeordnet sind.
Wie oben beschrieben, weist die Halbleiterspeichervorrichtung mit
der unter der Zellplatte begrabenen Bitleitung die Mehrzahl von
ersten Feldbereichen, die in einem vorbestimmten Abstand (von
z. B. einer Kante (Rand) in Verlaufsrichtung zu der entsprechenden
Kante des nächsten Feldbereichs) in der Verlaufsrichtung der
Bitleitung ausgebildet sind, und die Mehrzahl von zweiten Feld
bereichen, die benachbart zu und parallel zu der Zeile von ersten
Feldbereichen und in demselben obigen Abstand ausgebildet sind,
auf. Die obigen ersten Feldbereiche und die obigen zweiten Feld
bereiche sind jeweils gegeneinander um 1/4 Abstand in der Ver
laufsrichtung der obigen Bitleitung verschoben. In anderen Worten
sind die Feldbereiche so angeordnet, daß beim Mustern des Spei
cherknotens das Ende des Speicherknotens nicht an dem oberen Ab
schnitt des Bitleitungskontaktloches erscheint. Darum kann die
Verarbeitungsgenauigkeit des Speicherknotens verbessert werden,
und dementsprechend kann eine zuverlässigere Halbleiterspei
chervorrichtung erhalten werden.
Claims (7)
1. Eine Halbleiterspeichervorrichtung, die Eingabe/Ausgabe von
Speicherinformation unter Benutzung einer Speicherzelle mit einer
Wortleitung (4), die als ein Transfergate dient, und einer Bit
leitung (15), die als eine Datenleitung dient, ausführt, mit:
einem Halbleitersubstrat (1) mit einer Hauptoberfläche;
einer Mehrzahl von ersten Feldbereichen (2a(a)), die voneinander durch eine Feldoxidschicht (2), die in der Hauptoberfläche des Halbleitersubstrates (1) ausgebildet ist, getrennt sind, und die in einem vorbestimmten Abstand in der Verlaufsrichtung der Bit leitung (15) ausgebildet sind; und
einer Mehrzahl von zweiten Feldbereichen (2a(b)), die benachbart zu und parallel zu den Zeilen, die durch die Mehrzahl der ersten Feldbereiche (2a(a)) gebildet werden, und in demselben Abstand wie der Abstand ausgebildet sind, wobei die ersten Feldbereiche (2a(a)) und die zweiten Feldbereiche (2a(b)) jeweils zueinander um 1/4 des Abstandes in der Verlaufs richtung der Bitleitung (15) verschoben sind, und jeder der ersten und der zweiten Feldbereiche (2a, 2a)
einem Halbleitersubstrat (1) mit einer Hauptoberfläche;
einer Mehrzahl von ersten Feldbereichen (2a(a)), die voneinander durch eine Feldoxidschicht (2), die in der Hauptoberfläche des Halbleitersubstrates (1) ausgebildet ist, getrennt sind, und die in einem vorbestimmten Abstand in der Verlaufsrichtung der Bit leitung (15) ausgebildet sind; und
einer Mehrzahl von zweiten Feldbereichen (2a(b)), die benachbart zu und parallel zu den Zeilen, die durch die Mehrzahl der ersten Feldbereiche (2a(a)) gebildet werden, und in demselben Abstand wie der Abstand ausgebildet sind, wobei die ersten Feldbereiche (2a(a)) und die zweiten Feldbereiche (2a(b)) jeweils zueinander um 1/4 des Abstandes in der Verlaufs richtung der Bitleitung (15) verschoben sind, und jeder der ersten und der zweiten Feldbereiche (2a, 2a)
- a) ein Transfergate (4), das auf dem Feldbereich ausgebildet ist,
- b) ein Paar von Source/Drain-Bereichen (6, 6), das in der Hauptoberfläche des Halbleitersubstrates (1) auf beiden Seiten des Transfergates (4) ausgebildet ist,
- c) eine erste Zwischenschicht-Isolierschicht (19), die auf dem Halbleitersubstrat (1) zum Bedecken des Transfergates (4) ausgebildet ist,
- d) ein Bitleitungskontaktloch (31), das in der ersten Zwischen schicht-Isolierschicht (19) zum Freilegen der Oberfläche von einem der Source/Drain-Bereiche (6) ausgebildet ist,
- e) eine Bitleitung (15), die auf der ersten Zwischenschicht- Isolierschicht (19) zur Kontaktierung von einem der Source/Drain-Bereiche (6) durch das Bitleitungskontaktloch (31) ausgebildet ist,
- f) eine zweite Zwischenschicht-Isolierschicht (18), die auf dem Halbleitersubstrat (1) zum Bedecken der Bitleitung (15) vor gesehen ist,
- g) ein Speicherknotenkontaktloch (32), das in der zweiten Zwi schenschicht-Isolierschicht (18) zum Freilegen der Oberfläche des anderen der Source/Drain-Bereiche (6) ausgebildet ist,
- h) ein Speicherknoten (11), der auf der zweiten Zwischenschicht- Isolierschicht (18) zur Verbindung mit dem anderen der Source/Drain-Bereiche (6) durch das Speicherknotenkontaktloch (32) ausgebildet ist,
- i) einer Kondensatorisolierschicht (12), zum Bedecken der Ober fläche des Speicherknotens (11) und
- j) eine Zellplatte (13), die auf dem Halbleitersubstrat (1) zum Bedecken des Speicherknotens (11) mit der dazwischen angeord neten Kondensatorisolierschicht (12) ausgebildet ist, aufweist.
2. Halbleiterspeichervorrichtung nach Anspruch 1,
dadurch gekennzeichnet, daß die plane Ausbildung der ersten und
zweiten Feldbereiche ein Sechseck ist.
3. Halbleiterspeichervorrichtung nach Anspruch 2,
dadurch gekennzeichnet, daß das Speicherknotenkontaktloch in
einem Abschnitt, der durch zwei benachbarte Seiten des Sechsecks
umgeben ist, ausgebildet ist.
4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis
3,
dadurch gekennzeichnet, daß die ersten und zweiten Feldbereiche
(2a(a), 2a(b)) schräg zu der Verlaufsrichtung der Bitleitung
angeordnet sind.
5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis
4,
dadurch gekennzeichnet, daß das Transfergate (4) eine Polyzid
struktur aufweist, in der Metallsilizid mit hohem Schmelzpunkt
auf Polysilizium abgeschieden ist.
6. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis
5,
dadurch gekennzeichnet, daß das Transfergate (4) eine Polyzid
struktur aufweist, die aus der Gruppe, die aus MoSi2/Poly-Si,
WSi2/Poly-Si, TaSi2/Poly-Si und TiSi2/Poly-Si besteht, ausgewählt
ist.
7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis
6,
dadurch gekennzeichnet, daß der Speicherknoten (11) so gemustert
ist, daß ein Ende des Speicherknotens (11) in einem anderen
Bereich als dem Bereich, in dem das Bitleitungskontaktloch (31)
ausgebildet ist, ausgebildet ist.
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