JP4471902B2 - 半導体記憶装置 - Google Patents

Description

この発明は半導体記憶装置に関し、特に、セルフリフレッシュモードを有する半導体記憶装置に関する。

図１６は、セルフリフレッシュモードを有する従来のダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）の構成を示すブロック図である。

図１６を参照して、このＤＲＡＭは、制御信号入力端子３０〜３２，３４、アドレス信号入力端子群３３、データ信号入出力端子群３５、接地端子３６および電源端子３７を備える。また、このＤＲＡＭは、クロック発生回路３８、行および列アドレスバッファ３９、アドレス切換回路４０、アドレス発生回路４１、行デコーダ４２、列デコーダ４３、メモリマット４４、入力バッファ４７および出力バッファ４８を備え、メモリマット４４はメモリアレイ４５およびセンスリフレッシュアンプ＋入出力制御回路４６を含む。

クロック発生回路３８は、制御信号入力端子３０，３１を介して外部から与えられる信号ｅｘｔ／ＲＡＳ，ｅｘｔ／ＣＡＳに基づいて所定の動作モードを選択し、ＤＲＡＭ全体を制御する。行および列アドレスバッファ３９は、読出および書込動作時に、アドレス信号入力端子群３３を介して外部から与えられるアドレス信号Ａ０〜Ａｑ（ｑは自然数である）を行デコーダ４２および列デコーダ４３に選択的に与える。

アドレス発生回路４１は、図１７に示すように、発振器４９およびアドレスカウンタ５０を含む。発振器４９は、クロック発生回路３８から出力されるセルフリフレッシュ指示信号ＳＲＥＦＥによって活性化され、内部クロック信号ｉｎｔ／ＲＡＳを出力する。アドレスカウンタ５０は、直列接続された複数のフリップフロップＦＦ０〜ＦＦｑを含み、発振器４９から出力された内部クロック信号ｉｎｔ／ＲＡＳのパルス数をカウントする。フリップフロップＦＦ０〜ＦＦｑの出力は、それぞれセルフリフレッシュ用のアドレス信号Ｃ０〜Ｃｑとなる。アドレス切換回路４０は、セルフリフレッシュ指示信号ＳＲＥＦＥによって制御され、読出および書込動作時は行および列アドレスバッファ３９と行デコーダ４２とを結合し、セルフリフレッシュ動作時はアドレス発生回路４１と行デコーダ４２とを結合する。

メモリアレイ４５は、たとえば６４Ｍビットの記録容量を有する。１ビットのデータは１つのメモリセルに記憶される。各メモリセルは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。

行デコーダ４２は、行および列アドレスバッファ３９またはアドレス発生回路４１から与えられたアドレス信号に応答して、メモリアレイ４５の行アドレスを指定する。列デコーダ４３は、行および列アドレスバッファ３９から与えられたアドレス信号に応答して、メモリアレイ４５の列アドレスを指定する。

センスリフレッシュアンプ＋入出力制御回路４６は、読出および書込動作時に、行デコーダ４２および列デコーダ４３によって指定されたアドレスのメモリセルをグローバル信号入出力線対ＧＩＯの一端に接続する。また、センスリフレッシュアンプ＋入出力制御回路４６は、セルフリフレッシュ動作時に、行デコーダ４２によって指定された行アドレスのメモリセルのデータをリフレッシュする。

グローバル信号入出力線対ＧＩＯの他端は入力バッファ４７および出力バッファ４８に接続される。入力バッファ４７は、書込動作時に、制御信号入力端子３２を介して外部から与えられる信号ｅｘｔ／Ｗに応答して、データ信号入出力端子群３５から入力されたデータをグローバル信号入出力線対ＧＩＯを介して選択されたメモリセルに与える。出力バッファ４８は、読出動作時に、制御信号入力端子３４から入力される信号ｅｘｔ／ＯＥに応答して、選択されたメモリセルからの読出データをデータ信号入出力端子群３５に出力する。

図１８は、図１６に示したＤＲＡＭの行デコーダ４２およびメモリマット４４のレイアウトを示す図である。図１８を参照して、このＤＲＡＭでは、いわゆる交互シェアードセンスアンプ方式が採用されている。すなわち、メモリアレイ４５は複数のメモリアレイブロックＢＫ１〜ＢＫｍ（ｍは自然数である）に分割され、センスリフレッシュアンプ＋入出力制御回路４６が複数のセンスアンプ帯ＳＡ０〜ＳＡｍに分割され、センスアンプ帯ＳＡ０〜ＳＡｍの各間にメモリアレイブロックＢＫ１〜ＢＫｍの各々が配置される。

センスアンプ帯ＳＡ０には、隣接するメモリアレイブロックＢＫ１のたとえば偶数列に対応して複数のセンスリフレッシュアンプ５１が設けられる。センスアンプ帯ＳＡ１には、隣接するメモリアレイブロックＢＫ１とＢＫ２のたとえば奇数列に対応して複数のセンスリフレッシュアンプ５１が設けられる。センスアンプ帯ＳＡ１のセンスリフレッシュアンプ５１はメモリアレイブロックＢＫ１とＢＫ２で共用される。センスアンプ帯ＳＡ１のセンスリフレッシュアンプ５１が、メモリアレイブロックＢＫ１とＢＫ２のどちら側で使用されるかは行デコーダ４２から入力される信号ＢＬＩＬ１，ＢＬＩＲ１で決定される。他のセンスアンプ帯ＳＡ２〜ＳＡｍも同様である。

また、行デコーダ４２は、複数のワードドライバ群ＷＤ１〜ＷＤｍを含む。ワードドライバ群ＷＤ１〜ＷＤｍは、それぞれメモリアレイブロックＢＫ１〜ＢＫｍに対応して設けられる。ワードドライバ群ＷＤ１は、信号群Ｘおよび信号ＲＸ０−１，ＲＸ１−１に応答して、メモリアレイブロックＢＫ１のうちのいずれかの行を選択する。信号群Ｘは、外部から与えられたアドレス信号Ａ１〜Ａ７またはアドレス発生回路４１から与えられたアドレス信号Ｃ１〜Ｃ７に基づいて、行デコーダ４２内で生成された信号群である。信号ＲＸ０−１，ＲＸ１−１は、アドレス信号Ａ０，Ａ８〜Ａｑまたはアドレス信号Ｃ０，Ｃ８〜Ｃｑに基づいて、行デコーダ４２内で生成された信号である。他のワードドライバ群ＷＤ２〜ＷＤｍも同様である。

図１９は、図１８に示したメモリアレイブロックＢＫ１およびその周辺の構成を示す一部省略した回路ブロック図である。図１９を参照して、メモリアレイブロックＢＫ１は、行列状に配列された複数のメモリセルＭＣと、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬＰとを含む。メモリセルＭＣは、アクセス用のＭＯＳトランジスタＱと情報記憶用のキャパシタＣとを含む。ワード線ＷＬは、ワードドライバ群ＷＤ１の出力を伝達し、選択された行のメモリセルＭＣを活性化させる。ビット線対ＢＬＰは、互いに相補な信号が伝達されるビット線ＢＬ，／ＢＬを含み、選択されたメモリセルＭＣとデータ信号の入出力を行なう。

メモリアレイブロックＢＫ１の奇数列のビット線対ＢＬＰは、転送ゲート６１を介してセンスリフレッシュアンプ５１に接続され、さらに転送ゲート６４を介してメモリアレイブロックＢＫ２の奇数列のビット線対ＢＬＰに接続される。転送ゲート６１は、それぞれビット線ＢＬ，／ＢＬとセンスリフレッシュアンプ５１の入出力ノードＮ１，Ｎ２との間に接続されるＮチャネルＭＯＳトランジスタ６２，６３を含む。ＮチャネルＭＯＳトランジスタ６２，６３のゲートは、ともに信号ＢＬＩＬ１を受ける。転送ゲート６４は、それぞれビット線ＢＬ，／ＢＬとセンスリフレッシュアンプ５１の入出力ノードＮ１，Ｎ２との間に接続されるＮチャネルＭＯＳトランジスタ６５，６６を含む。ＮチャネルＭＯＳトランジスタ６５，６６のゲートは、ともに信号ＢＬＩＲ１を受ける。転送ゲート６１，６４はメモリアレイブロックＢＫ１とＢＫ２のうち、選択された方のメモリアレイブロック（たとえばＢＫ１）とセンスリフレッシュアンプ５１を接続し、他方のメモリアレイブロック（この場合はＢＫ２）とセンスリフレッシュアンプ５１を遮断する。

センスリフレッシュアンプ５１は、それぞれ入出力ノードＮ１，Ｎ２とノードＮ３の間に接続されたＮチャネルＭＯＳトランジスタ５２，５３と、それぞれ入出力ノードＮ１，Ｎ２とノードＮ４の間に接続されたＰチャネルＭＯＳトランジスタ５５，５６とを含む。ＭＯＳトランジスタ５２，５５のゲートはともに入出力ノードＮ２に接続され、ＭＯＳトランジスタ５３，５６のゲートはともに入出力ノードＮ１に接続される。また、センスリフレッシュアンプ５１は、ノードＮ３と接地電位ＧＮＤのノードとの間に接続されたＮチャネルＭＯＳトランジスタ５４と、ノードＮ４と電源電位Ｖｃｃのノードとの間に接続されたＰチャネルＭＯＳトランジスタ５７とを含む。ＭＯＳトランジスタ５４，５７のゲートは、それぞれセンスアンプ活性化信号ＳＡＮＥ，ＳＡＰＥを受ける。センスリフレッシュアンプ５１は、メモリセルＭＣが選択された後にビット線ＢＬ，／ＢＬ間に現れる微小電位差を増幅する。

また、転送ゲート６１と６４の間に、メモリセルＭＣが選択される前にビット線ＢＬ，／ＢＬをビット線電位Ｖｃｃ／２にイコライズするためのビット線イコライズ回路７０が設けられる。ビット線イコライズ回路７０は、それぞれセンスアンプ５１の入出力ノードＮ１，Ｎ２とノードＮ５の間に接続されたＮチャネルＭＯＳトランジスタ７１，７２と、入出力ノードＮ１とＮ２の間に接続されたＮチャネルＭＯＳトランジスタ７３とを含む。ＭＯＳトランジスタ７１〜７３のゲートはビット線イコライズ信号ＢＬＥＱを受ける。ノードＮ５にはビット線電位Ｖｃｃ／２が与えられる。

また、このＤＲＡＭでは、２ウェイ方式が採用されている。メモリアレイブロックＢＫ１の複数のワード線ＷＬは、２つのウェイＷ０，Ｗ１に分割される。ウェイＷ０は奇数行のワード線ＷＬを含み、ウェイＷ１は偶数行のワード線ＷＬを含む。メモリアレイブロックＢＫ１のウェイＷ０，Ｗ１にそれぞれ信号ＲＸ０−１，ＲＸ１−１が割当てられ、各ウェイＷ０，Ｗ１に属する各ワード線ＷＬに信号群Ｘが割当てられている。メモリアレイブロックＢＫ１の各ワード線ＷＬは、信号ＲＸ０−１，ＲＸ１−１と信号群Ｘで特定される。

この２ウェイ方式を構成するため、ワードドライバ群ＷＤ１は、メモリアレイブロックＢＫ１の各奇数行に対応して設けられたワードドライバ（ＡＮＤゲート）８０と、各偶数行に対応して設けられたワードドライバ（ＡＮＤゲート）８１と、各隣接するワードドライバ８０と８１に対応して設けられたワードドライバ（ＡＮＤゲート）８２とを含む。ワードドライバ８２は、信号群Ｘを受ける。ワードドライバ８０は、ワードドライバ８２の出力と信号ＲＸ０−１を受ける。ワードドライバ８１は、ワードドライバ８２の出力と信号ＲＸ１−１を受ける。ワードドライバ８０，８１の出力は、それぞれ対応のワード線ＷＬに与えられる。たとえば信号群Ｘがすべて活性化レベルの「Ｈ」レベルとなり、かつウェイＷ０を選択する信号ＲＸ０−１が活性化レベルの「Ｈ」レベルになったとき、第１番目のワード線ＷＬ１が選択される。他のメモリアレイブロックＢＫ２〜ＢＫｍも同様である。

次に、図１６〜図１９で示したＤＲＡＭの動作を簡単に説明する。書込動作においては、列デコーダ４３によってアドレス信号に応じた列のビット線対ＢＬＰが選択され、選択されたビット線対ＢＬＰはセンスリフレッシュアンプ＋入出力制御回路４６およびグローバル信号入出力線ＧＩＯを介して入力バッファ４７に接続される。入力バッファ４７は、信号ｅｘｔ／Ｗに応答して、データ信号入出力端子群３５からの書込データをグローバル信号入出力線対ＧＩＯを介して選択されたビット線対ＢＬＰに与える。書込データはビット線ＢＬ，／ＢＬ間の電位差として与えられる。次いで、行デコーダ４２が、アドレス信号に応じた行のワード線ＷＬを活性化レベルである「Ｈ」レベルに立上げ、その行のメモリセルＭＣのＭＯＳトランジスタＱを導通させる。選択されたメモリセルＭＣのキャパシタＣには、ビット線ＢＬまたは／ＢＬの電位に応じた量の電荷が蓄えられる。

メモリセルＭＣのキャパシタＣの電荷は徐々に流出するのでデータのリフレッシュが行なわれる。図２０はセルフリフレッシュ動作を示すタイムチャートである。クロック発生回路３８は、信号ｅｘｔ／ＣＡＳが立下がった後に信号ｅｘｔ／ＲＡＳが立下がり、かつその状態が１００μｓ以上保持されたことを検出すると、セルフリフレッシュ指示信号ＳＲＥＦＥを出力する。

クロック発生回路３８からセルフリフレッシュ指示信号ＳＲＥＦＥが出力されたことに応じて、アドレス切換回路４０はアドレス発生回路４１と行デコーダ４２を結合する。また、アドレス発生回路４１の発振器４９が発振を開始し、内部クロック信号ｉｎｔ／ＲＡＳを出力する。アドレスカウンタ５０は、内部クロック信号ｉｎｔ／ＲＡＳのパルス数をカウントしアドレス信号Ｃ０〜Ｃｑを出力する。

このアドレス信号Ｃ０〜Ｃｑが、たとえばメモリアレイブロックＢＫ１内のあるワード線ＷＬを指定するものであるとすると、図１９において、内部クロック信号ｉｎｔ／ＲＡＳの立下がりに応じて信号ＢＬＩＲ１，ＢＬＥＱが「Ｈ」レベルから「Ｌ」レベルに立下がり、転送ゲート６４のＭＯＳトランジスタ６５，６６とビット線イコライズ回路７０のＭＯＳトランジスタ７１〜７３が非導通になる。行デコーダ４２は、そのアドレス信号Ｃ０〜Ｃｑに応じた行のワード線ＷＬを「Ｈ」レベルに立上げる。ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのキャパシタＣの電荷量に応じて微小量だけ変化する。

次いで、センスアンプ活性化信号ＳＡＮＥが「Ｈ」レベルに立上げられ、センスアンプ活性化信号ＳＡＰＥが「Ｌ」レベルに立下げられてセンスリフレッシュアンプ５１が活性化される。ビット線ＢＬの電位がビット線／ＢＬの電位よりも微小量だけ高いとき、ＭＯＳトランジスタ５３，５５の抵抗値がＭＯＳトランジスタ５２，５６の抵抗値よりも低くなって、ビット線ＢＬの電位が「Ｈ」レベルまで引上げられ、ビット線／ＢＬの電位が「Ｌ」レベルまで引下げられる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電位よりも微小量だけ高いとき、ＭＯＳトランジスタ５２，５６の抵抗値がＭＯＳトランジスタ５３，５５の抵抗値よりも小さくなって、ビット線／ＢＬの電位が「Ｈ」レベルまで引上げられ、ビット線ＢＬの電位が「Ｌ」レベルまで引下げられる。

信号ｉｎｔ／ＲＡＳが「Ｈ」レベルに立上がると、ワード線ＷＬは非活性化レベルである「Ｌ」レベルに立下げられ、信号ＢＬＩＲ１，ＢＬＥＱ，ＳＡＮＥ，ＳＡＰＥがリセットされて、そのワード線ＷＬについてのデータのリフレッシュが終了する。

このようなサイクルがメモリアレイブロックＢＫ１の各ワード線ＷＬについて行なわれ、次いでメモリアレイブロックＢＫ２の各ワード線ＷＬについて行なわれて行く。信号ｅｘｔ／ＲＡＳ，ｅｘｔ／ＣＡＳが「Ｈ」レベルとなり、セルフリフレッシュ信号ＳＲＥＦＥの出力が停止されると、セルフリフレッシュモードが終了する。

読出動作においては、行デコーダ４２によって選択された行のメモリセルＭＣのデータがリフレッシュ動作時と同様にしてビット線対ＢＬＰに読出され、列デコーダ４３によって選択された列のビット線対ＢＬＰのデータがグローバル信号入出力線対ＧＩＯを介して出力バッファ４８に与えられる。出力バッファ４８は、信号ｅｘｔ／ＯＥに応答して、読出データをデータ信号入出力端子群３５に出力する。

しかし、従来のＤＲＡＭには以下のような問題があった。すなわち、各メモリアレイブロックＢＫ１〜ＢＫｍのワード線ＷＬの数をｎ本（ｎは自然数である）とすると、たとえば信号ＢＬＩＲ１はメモリアレイブロックＢＫ１が選択されている間にｋ回（ｋ≦ｎ）振幅し、信号ＢＬＩＬ１，ＢＬＩＲ２はメモリアレイブロックＢＫ２が選択されている間にｎ回振幅していた。また、信号ＲＸ０−１，ＲＸ１−１はメモリアレイブロックＢＫ１が選択されている間にｋ／２回振幅し、信号ＲＸ０−２，ＲＸ１−２はメモリアレイブロックＢＫ２が選択されている間にｎ／２回振幅していた。

これらの信号ＢＬＩ，ＲＸの「Ｈ」レベルは、ビット線ＢＬ，／ＢＬをフルスイングさせるために電源電位Ｖｃｃよりも高い昇圧電位Ｖｐｐに設定されている。この昇圧電位Ｖｐｐを生成するために昇圧ポンプ回路が使用されるが、昇圧ポンプ回路のポンプ効率が３０〜４０％程度と低いので、昇圧電位Ｖｐｐを安定に保つためには信号ＢＬＩ，ＲＸを振幅させるのに必要な電力の数倍の大きな電力が必要になっていた。

それゆえに、この発明の主たる目的は、消費電力が小さな半導体記憶装置を提供することである。

この発明に係る半導体記憶装置は、セルフリフレッシュモードを有する半導体記憶装置であって、メモリアレイ、アドレス指定手段、第１の信号発生手段、第２の信号発生手段、ワード線駆動手段、およびリフレッシュ実行手段を備える。メモリアレイは、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられ、予め複数のグループに分割された複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線対とを含み、セルフリフレッシュモード時に、各グループに第１のアドレスが割当てられ、各グループに属する各ワード線に第２のアドレスが割当てられる。アドレス指定手段は、セルフリフレッシュモードが設定されたことに応じて、メモリアレイのうちのある第１のアドレスに属する各第２のアドレスを順次指定し、次いで他の第１のアドレスに属する各第２のアドレスを順次指定して行く。第１の信号発生手段は、各第１のアドレスに対応して設けられ、アドレス指定手段によって対応の第１のアドレスの指定が開始されたことに応じて活性化レベルの信号を出力し、セルフリフレッシュモードが設定されている場合、第１のアドレスに属する各第２のアドレスが順次指定されている間活性化レベルの信号を出力し、対応の第１のアドレスの指定が終了したことに応じて非活性化レベルの信号を出力し、セルフリフレッシュモードが設定されていない場合、各アドレスの指定が終了するごとに非活性化レベルの信号を出力する。第２の信号発生手段は、各第２のアドレスに対応して設けられ、アドレス指定手段によって対応の第２のアドレスの指定が開始されたことに応じて活性化レベルの信号を出力し、アドレスの指定が終了したことに応じて非活性化レベルの信号を出力する。ワード線駆動手段は、各ワード線に対応して設けられ、対応の第１および第２の信号発生手段の両方から活性化レベルの信号が出力されたことに応じて、対応のワード線を活性化レベルにする。リフレッシュ実行手段は、ワード線駆動手段によって活性化レベルにされたワード線に対応するメモリセルのデータのリフレッシュを行なう。

この発明に係る半導体記憶装置では、複数のワード線が複数のグループに分割され、各グループに第１のアドレスが割当てられ、各グループに属する各ワード線に第２のアドレスが割当てられる。各第１のアドレスに対応して第１の信号発生手段が設けられ、各第２のアドレスに対応して第２の信号発生手段が設けられる。第１および第２の信号発生手段は、アドレス指定手段が対応のアドレスを指定している期間中、活性化レベルの信号を出力してワード線駆動手段を活性化させる。したがって、アドレス指定手段によって指定される第２のアドレスが変更されるごとに第１および第２の信号発生手段の出力レベルが１回振幅していた従来に比べ、消費電力の低減化が図られる。

また、この発明に係る他の半導体記憶装置は、セルフリフレッシュモードを有する半導体記憶装置であって、メモリアレイ、リフレッシュ実行手段、アドレス指定手段、第１の信号発生手段、第２の信号発生手段、接続手段、およびワード線駆動手段を備える。メモリアレイは、各々が、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線対とを有する複数のブロックを含み、セルフリフレッシュモード時に、各ブロックに第１のアドレスが割当てられ、各ブロックに属する各ワード線に第２のアドレスが割当てられる。リフレッシュ実行手段は、メモリアレイの複数のブロックの各間に設けられ、隣接するブロックの活性化レベルにされたワード線に対応するメモリセルのデータのリフレッシュを行なう。アドレス指定手段は、セルフリフレッシュモードが設定されたことに応じて、メモリアレイのうちのある第１のアドレスに属する各第２のアドレスを順次指定し、次いで他の第１のアドレスに属する各第２のアドレスを順次指定して行く。第１の信号発生手段は、各第１のアドレスに対応して設けられ、アドレス指定手段によって対応の第１のアドレスの指定が開始されたことに応じて活性化レベルの信号を出力し、セルフリフレッシュモードが設定されている場合、第１のアドレスに属する各第２のアドレスが順次指定されている間活性化レベルの信号を出力し、対応の第１のアドレスの指定が終了したことに応じて非活性化レベルの信号を出力し、セルフリフレッシュモードが設定されていない場合、各アドレスの指定が終了するごとに非活性化レベルの信号を出力する。第２の信号発生手段は、各第２のアドレスに対応して設けられ、アドレス指定手段によって対応の第２のアドレスの指定が開始されたことに応じて活性化レベルの信号を出力し、アドレスの指定が終了したことに応じて非活性化レベルの信号を出力する。接続手段は、各ブロックに対応して設けられ、対応の第１の信号発生手段から活性化レベルの信号が出力されたことに応じて、対応のブロックと対応のリフレッシュ実行手段とを接続するとともに該リフレッシュ実行手段と他のブロックとを切離す。ワード線駆動手段は、各ワード線に対応して設けられ、対応の第１および第２の信号発生手段の両方から活性化レベルの信号が出力されたことに応じて、対応のワード線を活性化レベルにする。

この発明に係る他の半導体記憶装置では、メモリアレイが複数のブロックに分割され、複数のブロックの各間にリフレッシュ実行手段が設けられ、各ブロックに対応して接続手段が設けられる。接続手段は、対応のブロックがアドレス指定手段によって指定されている期間中、対応のブロックと対応のリフレッシュ実行手段とを接続する。したがって、アドレス指定手段によって指定されるワード線が変更されるごとに接続手段がリセットされていた従来に比べ、消費電力の低減化が図られる。

以上のように、この半導体記憶装置では、第１および第２の信号発生手段は、アドレス発生手段が対応のアドレスを指定している期間中、活性化レベルの信号を出力する。したがって、アドレス指定手段によって指定される第２のアドレスが変更されるごとに第１および第２の信号発生手段の出力レベルが１回振幅していた従来に比べ、消費電力の低減化が図られる。

［実施の形態１］
図１は、この発明の実施の形態１によるＤＲＡＭの要部の構成を示す回路ブロック図、図２はアドレス発生回路４１の構成を示す回路ブロック図である。

図１および図２を参照して、このＤＲＡＭが従来のＤＲＡＭと異なる点は、行デコーダ４２内にセルフリフレッシュ開始トリガ発生回路１、リフレッシュアドレス変化検知回路２、ＡＮＤゲート３，１０、フリップフロップ４およびラッチ回路８，９が新たに設けられている点と、アドレス信号Ｃ０がアドレス発生回路４１のフリップフロップＦＦ７から出力され、アドレス信号Ｃ１〜Ｃ７がそれぞれアドレス発生回路４１のフリップフロップＦＦ０〜ＦＦ６から出力される点である。

セルフリフレッシュ開始トリガ発生回路１は、通常時は「Ｈ」レベルを出力し、クロック発生回路３８からセルフリフレッシュ指示信号ＳＲＥＦＥが出力されたことに応じて「Ｌ」レベルのパルスを出力する。リフレッシュアドレス変化検知回路２は、通常時は「Ｈ」レベルを出力し、アドレス信号Ｃ０すなわちアドレス発生回路４１のフリップフロップＦＦ７の出力が変化したことに応じて「Ｌ」レベルのパルスを出力する。ＡＮＤゲート３は、セルフリフレッシュ開始トリガ発生回路１の出力信号と、リフレッシュアドレス変化検知回路２の出力信号との論理積信号／ＲＡＴＤを出力する。

フリップフロップ４は、２つのＮＡＮＤゲート５，６およびインバータ７を含む。フリップフロップ４は、信号／ＲＡＴＤによってセットされ、アドレス発生回路４１の発振器４９から出力される内部クロック信号ｉｎｔ／ＲＡＳによってリセットされる。フリップフロップ４の出力が信号／ＨＯＬＤとなる。

ラッチ回路８は、図３に示すように、トランスファーゲート１１およびインバータ１２〜１４を含む。トランスファーゲート１１は入力ノード８ａと中間ノード８ｃの間に接続され、インバータ１２は中間ノード８ｃと出力ノード８ｂの間に接続され、インバータ１３は出力ノード８ｂと中間ノード８ｃの間に接続される。信号／ＨＯＬＤは、トランスファーゲート１１のＮチャネルＭＯＳトランジスタ側のゲート１１ａに直接入力されるとともに、インバータ１４を介してトランスファーゲート１１のＰチャネルＭＯＳトランジスタ側のゲート１１ｂに入力される。したがって、信号／ＨＯＬＤが「Ｈ」レベルから「Ｌ」レベルに立下がるときの入力レベルがインバータ１２，１３によってラッチされる。ラッチ回路９も同様である。ラッチ回路８には信号ＲＸＭが入力され、ラッチ回路９には信号φＢＬ０−１が入力される。

ＡＮＤゲート１０は、ラッチ回路８，９の出力信号Ｐｒｅ．ＲＸ，Ｐｒｅ．ＢＳ０−１を受ける。ＡＮＤゲート１０の出力は信号ＲＸ０−１となる。信号ＲＸ０−１，ＲＸ１−１〜ＲＸ０−ｍ，ＲＸ１−ｍの各々に対応してラッチ回路９およびＡＮＤゲート１０が設けられる。

図４は、図１〜図３で示したＤＲＡＭの動作を示すタイムチャートである。セルフリフレッシュ指示信号ＳＲＥＦＥがクロック発生回路３８から出力されると、内部クロック信号ｉｎｔ／ＲＡＳがアドレス発生回路４１の発振器４９から出力され、アドレスカウンタ５０のカウント動作が開始される。

また、セルフリフレッシュ指示信号ＳＲＥＦＥが出力されたことに応じて、「Ｌ」レベルのパルス信号Ｐ１がセルフリフレッシュ開始トリガ発生回路１から出力され、アドレス信号Ｃ０すなわちアドレス発生回路４１のフリップフロップＦＦ７に出力が変化したことに応じて「Ｌ」レベルのパルス信号Ｐ２，Ｐ３，…がリフレッシュアドレス変化検知回路２から出力される。パルス信号Ｐ１，Ｐ２，Ｐ３，…は、ＡＮＤゲート３を通過して信号／ＲＡＴＤとなる。

フリップフロップ４は、信号／ＲＡＴＤの「Ｌ」レベルへの立下がりによってセットされ、内部クロック信号ｉｎｔ／ＲＡＳの「Ｌ」レベルへの立下がりによってリセットされる。フリップフロップ４の出力が信号／ＨＯＬＤとなる。

信号φＢＬ０−１，φＢＬ１−１は、アドレス発生回路４１のフリップフロップＦＦ７〜ＦＦｑの出力Ｃ０，Ｃ８〜Ｃｑと内部クロック信号ｉｎｔ／ＲＡＳとに基づいて、行デコーダ４２内で生成される信号である。信号φＢＬ０−１は、メモリアレイブロックＢＫ１の一方のウェイＷ０が選択されたことを示す信号であり、ブロックＢＫ１のウェイＷ０が選択されている期間において内部クロック信号ｉｎｔ／ＲＡＳの反転信号となる。信号φＢＬ１−１は、メモリアレイブロックＢＫ１の他方のウェイＷ１が選択されたことを示す信号であり、ブロックＢＫ１のウェイＷ１が選択されている期間において内部クロック信号ｉｎｔ／ＲＡＳの反転信号となる。

信号φＢＬ０−１は、信号／ＨＯＬＤが「Ｈ」レベルから「Ｌ」レベルに立下がるときにラッチ回路９にラッチされ、信号／ＨＯＬＤが「Ｌ」レベルから「Ｈ」レベルに立上がるときにラッチ回路９のラッチが解除される。ラッチ回路９の出力が信号Ｐｒｅ．ＢＳ０−１となる。信号φＢＬ１−１も同様にして信号Ｐｒｅ．ＢＳ１−１となる。これにより、信号φＢＬ０−１，φＢＬ１−１のうち内部クロック信号ｉｎｔ／ＲＡＳと同周期で振幅している部分が「Ｈ」レベルに平滑化される。

信号ＲＸＭは、内部クロック信号ｉｎｔ／ＲＡＳとほぼ同じタイミングで振幅する信号であり、クロック発生回路３８から出力される。信号ＲＸＭは、信号／ＨＯＬＤが「Ｈ」レベルから「Ｌ」レベルに立下がるときにラッチ回路８にラッチされ、信号／ＨＯＬＤが「Ｌ」レベルから「Ｈ」レベルに立上がるときにラッチ回路８のラッチが解除される。ラッチ回路８の出力が信号Ｐｒｅ．ＲＸとなる。信号Ｐｒｅ．ＲＸとＰｒｅ．ＢＳ０−１の論理積信号が信号ＲＸ０−１となり、信号Ｐｒｅ．ＲＸとＰｒｅ．ＢＳ１−１の論理積信号が信号ＲＸ１−１となる。この信号ＲＸ０−１，ＲＸ１−１によって図１９のワードドライバ８０，８１が活性化される。

信号ＲＸ０−１によってウェイＷ０のワードドライバ８０が活性化されている間にウェイＷ０に属するワード線ＷＬが順次選択されてデータのリフレッシュが行なわれる。また、信号ＲＸ１−１によってウェイＷ１のワードドライバ８１が活性化されている間にウェイＷ１に属するワード線ＷＬが順次選択されてデータのリフレッシュが行なわれる。次いでブロックＢＫ２が選択され同様の動作が行なわれる。

この実施の形態１では、各ウェイＷ０，Ｗ１に上位アドレスが割当てられ各ウェイＷＬ，Ｗ１に属する各ワード線ＷＬに下位アドレスが割当てられ、あるブロックＢＫ（たとえばＢＫ１）のあるウェイＷ（たとえばＷ０）のワード線ＷＬが選択されている間は、信号ＲＸ（この場合ＲＸ０−１）がリセットされず活性化レベルの「Ｈ」レベルに保持される。したがって、１本のワード線ＷＬが選択されるごとに信号ＲＸがリセットされていた従来に比べ消費電力が低減化される。具体的には、ｎ／２本のワード線ＷＬが選択される間に１回だけ［最初に選択されるウェイＷ０ではｊ本（ｊ＜ｎ／２）に１回だけ］、信号ＲＸのリセットを行なえばよいので、従来に比べ信号ＲＸをリセットするための電力が約２／ｎになる。通常、１ブロックＢＫ当たりのワード線ＷＬの数は２５６または５１２本であるので、消費電力は数百分の１になる。

なお、この実施の形態１では、ウェイ数を２にしたが、ウェイ数を３以上にしても同じ効果が得られることは言うまでもない。

また、ワードドライバ８０〜８２はＣＭＯＳトランジスタで構成されていてもよいし、ＮチャネルＭＯＳトランジスタで構成されていてもよい。

［実施の形態２］
図５は、この発明の実施の形態２によるＤＲＡＭの行デコーダ４２およびメモリマット４４のレイアウトを示す図、図６は図５の要部の拡大図である。

図５および図６を参照して、このＤＲＡＭでは、分割ワード線方式および２ウェイ方式が採用されている。各メモリアレイブロックＢＫ１〜ＢＫｍの各ワード線ＷＬが複数のサブワード線ＳＷＬに分割され、各メモリアレイブロックＢＫ１〜ＢＫｍは複数のサブブロック１６に分割され、各サブブロック１６に対応してＳＤ帯１５が設けられる。

各サブブロック１６の複数のサブワード線ＳＷＬは、２つのウェイＷ０，Ｗ１に分割される。ウェイＷ０は奇数行のサブワード線ＳＷＬを含み、ウェイＷ１は偶数行のサブワード線ＳＷＬを含む。ウェイＷ０，Ｗ１にそれぞれ信号ＳＤ０，ＳＤ１が割当てられ、各ウェイＷ０，Ｗ１に属する各サブワード線ＳＷＬに信号群Ｘが割当てられる。各サブブロック１６の各サブワード線ＳＷＬは、信号ＳＤ０，ＳＤ１と信号群Ｘで特定される。

２ウェイ方式を構成するため、各ＳＤ帯は、対応のサブブロック１６の各奇数行に対応して設けられたワードドライバ１７と、対応のサブブロック１６の各偶数行に対応して設けられたワードドライバ１８とを含む。また、各ワードドライバ群ＷＤ１〜ＷＤｍは、対応のメモリアレイブロックＢＫ１〜ＢＫｍの各ＳＤ帯１６の各隣接するワードドライバ１７と１８に対応して設けられたワードドライバ８２を含む。ワードドライバ８２は信号群Ｘを受ける。ワードドライバ１７は、ワードドライバ８２の出力と信号ＳＤ０を受ける。ワードドライバ１８は、ワードドライバ８２の出力と信号ＳＤ１を受ける。ワードドライバ１７，１８の出力はそれぞれ対応のサブワード線ＳＷＬに与えられる。

図７は、図５および図６で示したＤＲＡＭのうち信号ＳＤを生成する回路を示す回路ブロック図、図８はその動作を示すタイムチャートである。

図７および図８は、信号ＲＸＭ，Ｐｒｅ．ＲＸ，ＲＸ０−１，ＲＸ１−１がそれぞれ信号ＸＤＭ，Ｐｒｅ．ＳＤ，ＳＤ０，ＳＤ１に置換されているだけで、回路構成および動作は図１および図４と同じである。すなわち、ウェイＷ０，Ｗ１を選択する信号ＳＤ０，ＳＤ１は、各ウェイＷ０，Ｗ１に属するサブワード線ＳＷＬが選択されている間はリセットされない。

この実施の形態２でも、実施の形態１と同じ効果が得られる。
［実施の形態３］
図９は、この発明の実施の形態３によるＤＲＡＭの行デコーダ４２およびメモリマット４４のレイアウトを示す図、図１０は図９に示したワードドライバ群ＷＤの構成を示す一部省略した回路ブロック図である。

また、図１１は、このＤＲＡＭの要部を示す回路ブロック図、図１２はアドレス発生回路４１の構成を示す回路ブロック図である。

図１１および図１２を参照して、このＤＲＡＭが実施例１のＤＲＡＭと異なる点は、ラッチ回路８およびＡＮＤゲート１０が除去されている点と、ブロックＢＫの選択に関与するアドレス信号Ｃ８〜Ｃｑがアドレス発生回路４１のフリップフロップＦＦ０〜ＦＦ６から出力され、プリデコード信号ＸＪ，ＸＫ，ＸＬに関与するアドレス信号Ｃ１〜Ｃ７がフリップフロップＦＦ７〜ＦＦｑ−１から出力され、ウェイＷの選択に関与する信号がフリップフロップＦＦｑから出力される点である。リフレッシュアドレス変化検知回路２は、アドレス信号Ｃ１すなわちアドレス発生回路４１のフリップフロップＦＦ７の出力が変化したことに応じてパルス信号を出力する。ラッチ回路９には信号ＸＪＭが入力され、ラッチ回路９の出力は信号ＸＪとなる。プリデコード信号ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔの各々に対応してラッチ回路９が設けられる。

図１３は、図９〜図１２で示したＤＲＡＭの動作を示すタイムチャートである。実施の形態１と同様にして、信号／ＨＯＬＤが生成される。信号ＸＪＭは、信号／ＨＯＬＤが「Ｈ」レベルから「Ｌ」レベルに立下がるときにラッチ回路９にラッチされ、信号／ＨＯＬＤが「Ｌ」レベルから「Ｈ」レベルに立上がるときにラッチ回路９のラッチが解除される。ラッチ回路９の出力は信号ＸＪとなる。他の信号ＸＫ，ＸＬ，Ｒｅｓｅｔも同様である。

プリデコード信号ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔによって各ブロックＢＫ１〜ＢＫｍの２つのワードドライバ８０と８１が活性化されている間に、信号ＲＸ０−１〜ＲＸ０−ｍまたは信号ＲＸ１−１〜ＲＸ１−ｍが順次「Ｈ」レベルとなり、各ブロックＢＫ１〜ＢＫｍのあるワード線ＷＬが順次選択されてデータのリフレッシュが行なわれる。なお、リフレッシュ開始時は、プリデコード信号ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔによって各ブロックＢＫ１〜ＢＫｍの２つのワードドライバ８０と８１が活性化されている間に、信号ＲＸ０−ｈ（ｈ≧１）〜ＲＸ０−ｍまたは信号ＲＸｈ−１〜ＲＸ１−ｍが順次「Ｈ」レベルとなり、各ブロックＢＫｈ〜ＢＫｍのあるワード線ＷＬが順次選択されてデータのリフレッシュが行なわれる。

この実施の形態３では、各ブロックＢＫ１〜ＢＫｍに下位アドレスが割当てられ、各ブロックＢＫ１〜ＢＫｍに属する各ワード線ＷＬに上位アドレスが割当てられ、各ブロックＢＫ１〜ＢＫｍのあるワード線ＷＬが選択されている間は、プリデコード信号ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔはリセットされない。したがって、１本のワード線ＷＬが選択されるごとにプリデコード信号ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔがリセットされていた従来に比べ消費電力が低減化される。

［実施の形態４］
図１４は、この発明の実施の形態４によるＤＲＡＭの要部の構成を示す回路ブロック図である。

図１４を参照して、このＤＲＡＭが従来のＤＲＡＭと異なる点は、行デコーダ４２内にセルフリフレッシュ開始トリガ発生回路１、リフレッシュアドレス変化検知回路２、ＡＮＤゲート３、フリップフロップ４、ラッチ回路８，９、インバータ１９およびＮＡＮＤゲート２０が新たに設けられている点である。リフレッシュアドレス変化検知回路２は、通常時は「Ｈ」レベルを出力し、アドレス信号Ｃ８すなわちアドレス発生回路４１のフリップフロップＦＦ８の出力が変化したことに応じて「Ｌ」レベルのパルスを出力する。ラッチ回路８にはインバータ１９を介して信号ＢＬＩＭが入力され、ラッチ回路９にはブロック選択信号φＢＬ１が入力される。ＮＡＮＤゲート２０は、ラッチ回路８の出力信号Ｐｒｅ．ＢＬＩとラッチ回路への出力信号Ｐｒｅ．ＢＳ１とを受け、信号ＢＬＩＲ１を出力する。セルフリフレッシュ開始トリガ発生回路１、ＡＮＤゲート３、フリップフロップ４およびラッチ回路８，９は、図１で説明したものと同じである。信号ＢＬＩＬ１，ＢＬＩＲ１，ＢＬＩＬ２，ＢＬＩＲ２，…の各々に対応してラッチ回路９およびＮＡＮＤゲート２０が設けられる。ラッチ回路９には、対応の信号ＢＬＩＬ１，ＢＬＩＲ１，ＢＬＩＬ２，ＢＬＩＲ２，…が関与するブロックの選択信号φＢＬ２，φＢＬ１，φＢＬ３，φＢＬ２，…が入力される。

図１５は、図１４で示したＤＲＡＭの動作を示すタイムチャートである。実施の形態１と同様にして信号／ＨＯＬＤが生成される。信号φＢＬ１，φＢＬ２は、それぞれブロックＢＫ１，ＢＫ２が選択されている期間において内部クロック信号ｉｎｔ／ＲＡＳの反転信号となる。信号Ｐｒｅ．ＢＳ１，Ｐｒｅ．ＢＳ２は、信号φＢＬ１，φＢＬ２がラッチ回路９によってラッチされた信号である。信号φＢＬ１，φＢＬ２のうち内部クロック信号ｉｎｔ／ＲＡＳの反転信号となっている部分を「Ｈ」レベルに平滑化した信号がそれぞれＰｒｅ．ＢＳ１，Ｐｒｅ．ＢＳ２となる。信号ＢＬＩＭは、内部クロック信号ｉｎｔ／ＲＡＳとほぼ同じタイミングで振幅する信号であり、クロック発生回路３８から出力される。信号Ｐｒｅ．ＢＬＩは、信号ＢＬＩＭの反転信号がラッチ回路８によってラッチされた信号である。

信号ＢＬＩＲ０は、常に「Ｈ」レベルとなる。信号ＢＬＩＬ１，ＢＬＩＲ２は、ともに信号Ｐｒｅ．ＢＳ２とＰｒｅ．ＢＬＩの論理積信号の反転信号であり、通常時は「Ｈ」レベルとなりブロックＢＫ２が選択されている間は「Ｌ」レベルとなる。信号ＢＬＩＲ１は、信号Ｐｒｅ．ＢＳ１とＰｒｅ．ＢＬＩの論理積信号の反転信号であり、通常時は「Ｈ」レベルとなりブロックＢＫ１が選択されている間は「Ｌ」レベルとなる。

信号ＢＬＩＲ１が「Ｌ」レベルになっている間にブロックＢＫ１の各ワード線ＷＬが順次選択されてデータのリフレッシュが行なわれる。信号ＢＬＩＬ１，ＢＬＩＲ２が「Ｌ」レベルになっている間にブロックＢＫ２の各ワード線ＷＬが順次選択されてデータのリフレッシュが行なわれる。次いで、ブロックＢＫ３が選択されて同様の動作が行なわれる。

この実施の形態では、あるブロックＢＫ（たとえばＢＫ２）が選択されている間は信号ＢＬＩ（この場合はＢＬＩＬ１およびＢＬＩＲ２）はリセットされず活性化レベルの「Ｌ」レベルに保持される。したがって、１本のワード線ＷＬが選択されるごとに信号ＢＬＩがリセットされていた従来に比べ消費電力が低減化される。

なお、この実施の形態と実施の形態１〜３のいずれかとを組合せると消費電力が一層低減化される。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１によるＤＲＡＭの要部の構成を示す回路ブロック図である。 図１に示したアドレス発生回路の構成を示す一部省略した回路ブロック図である。 図１に示したラッチ回路の構成を示す回路ブロック図である。 図１に示したＤＲＡＭの動作を示すタイムチャートである。 この発明の実施の形態２によるＤＲＡＭの行デコーダおよびメモリマットのレイアウトを示す図である。 図５に示した行デコーダおよびメモリマットの要部の構成を示す一部省略した回路ブロック図である。 図５に示したＤＲＡＭの要部の構成を示す回路ブロック図である。 図５に示したＤＲＡＭの動作を示すタイムチャートである。 この発明の実施の形態３によるＤＲＡＭの行デコーダおよびメモリマットのレイアウトを示す図である。 図９に示したワードドライバの構成を示す回路ブロック図である。 図９に示したＤＲＡＭの要部の構成を示す回路ブロック図である。 図１１に示したアドレス発生回路の構成を示す一部省略した回路ブロック図である。 図９に示したＤＲＡＭの動作を示すタイムチャートである。 この発明の実施の形態４によるＤＲＡＭの要部の構成を示す回路ブロック図である。 図１４に示したＤＲＡＭの動作を示すタイムチャートである。 従来のＤＲＡＭの構成を示す回路ブロック図である。 図１６に示したアドレス発生回路の構成を示す一部省略した回路ブロック図である。 図１６に示した行デコーダおよびメモリマットのレイアウトを示す一部省略した図である。 図１８に示したメモリアレイブロックおよびその周辺の構成を示す一部省略した回路ブロック図である。 図１６に示したＤＲＡＭのセルフリフレッシュ動作を示すタイムチャートである。

符号の説明

１ セルフリフレッシュ開始トリガ発生回路、２ リフレッシュアドレス変化検知回路、３ ＡＮＤゲート、４ フリップフロップ、５，６ ＮＡＮＤゲート、７ インバータ、８，９ ラッチ回路、１０ ＡＮＤゲート、１１ トランスファーゲート、１２〜１４ インバータ、１５ ＳＤ帯、１６ サブブロック、１７，１８ ワードドライバ、１９ インバータ、２０ ＮＡＮＤゲート、３８ クロック発生回路、３９ 行および列アドレスバッファ、４０ アドレス切換回路、４１ アドレス発生回路、４２ 行デコーダ ４３ 列デコーダ、４４ メモリマット、４５ メモリアレイ、４６ センスリフレッシュアンプ＋入出力制御回路、４７ 入力バッファ、４８ 出力バッファ、４９ 発振器、５０ アドレスカウンタ、５１ センスリフレッシュアンプ、６１，６４ 転送ゲート、７０ ビット線イコライズ回路、８０〜８２ ワードドライバ、ＦＦ０〜ＦＦｑ フリップフロップ、ＢＫ１〜ＢＫｍ メモリアレイブロック、ＳＡ０〜ＳＡｍ センスアンプ帯、ＷＤ１〜ＷＤｍ ワードドライバ群、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線。

Claims (5)

1. セルフリフレッシュモードを有する半導体記憶装置であって、
   複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられ、予め複数のグループに分割された複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線対とを含み、前記セルフリフレッシュモード時に、各グループに第１のアドレスが割当てられ、各グループに属する各ワード線に第２のアドレスが割当てられるメモリアレイ、
   前記セルフリフレッシュモードが設定されたことに応じて、前記メモリアレイのうちのある第１のアドレスに属する各第２のアドレスを順次指定し、次いで他の第１のアドレスに属する各第２のアドレスを順次指定して行くアドレス指定手段、
   各第１のアドレスに対応して設けられ、前記アドレス指定手段によって対応の第１のアドレスの指定が開始されたことに応じて活性化レベルの信号を出力し、前記セルフリフレッシュモードが設定されている場合、前記第１のアドレスに属する各第２のアドレスが順次指定されている間活性化レベルの信号を出力し、対応の第１のアドレスの指定が終了したことに応じて非活性化レベルの信号を出力し、前記セルフリフレッシュモードが設定されていない場合、各アドレスの指定が終了するごとに非活性化レベルの信号を出力する第１の信号発生手段、
   各第２のアドレスに対応して設けられ、前記アドレス指定手段によって対応の第２のアドレスの指定が開始されたことに応じて活性化レベルの信号を出力し、アドレスの指定が終了したことに応じて非活性化レベルの信号を出力する第２の信号発生手段、
   各ワード線に対応して設けられ、対応の第１および第２の信号発生手段の両方から活性化レベルの信号が出力されたことに応じて、対応のワード線を活性化レベルにするワード線駆動手段、および
   前記ワード線駆動手段によって活性化レベルにされたワード線に対応するメモリセルのデータのリフレッシュを行なうリフレッシュ実行手段を備える、半導体記憶装置。
2. 前記メモリアレイは、複数のブロックに分割されており、
   前記ワード線駆動手段は、前記複数のブロックごとに各ブロックが配置される位置に設けられ、
   前記第１の信号発生手段の出力は、前記複数のブロック上を通るサブデコード線を通して、前記各ワード線駆動手段に与えられる、請求項１に記載の半導体記憶装置。
3. セルフリフレッシュモードを有する半導体記憶装置であって、
   各々が、複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線対とを有する複数のブロックを含み、前記セルフリフレッシュモード時に、各ブロックに第１のアドレスが割当てられ、各ブロックに属する各ワード線に第２のアドレスが割当てられるメモリアレイ、
   前記メモリアレイの複数のブロックの各間に設けられ、隣接するブロックの活性化レベルにされたワード線に対応するメモリセルのデータのリフレッシュを行なうリフレッシュ実行手段、
   前記セルフリフレッシュモードが設定されたことに応じて、前記メモリアレイのうちのある第１のアドレスに属する各第２のアドレスを順次指定し、次いで他の第１のアドレスに属する各第２のアドレスを順次指定して行くアドレス指定手段、
   各第１のアドレスに対応して設けられ、前記アドレス指定手段によって対応の第１のアドレスの指定が開始されたことに応じて活性化レベルの信号を出力し、前記セルフリフレッシュモードが設定されている場合、前記第１のアドレスに属する各第２のアドレスが順次指定されている間活性化レベルの信号を出力し、対応の第１のアドレスの指定が終了したことに応じて非活性化レベルの信号を出力し、前記セルフリフレッシュモードが設定されていない場合、各アドレスの指定が終了するごとに非活性化レベルの信号を出力する第１の信号発生手段、
   各第２のアドレスに対応して設けられ、前記アドレス指定手段によって対応の第２のアドレスの指定が開始されたことに応じて活性化レベルの信号を出力し、アドレスの指定が終了したことに応じて非活性化レベルの信号を出力する第２の信号発生手段、
   各ブロックに対応して設けられ、対応の第１の信号発生手段から活性化レベルの信号が出力されたことに応じて、対応のブロックと対応のリフレッシュ実行手段とを接続するとともに該リフレッシュ実行手段と他のブロックとを切離す接続手段、および
   各ワード線に対応して設けられ、対応の第１および第２の信号発生手段の両方から活性化レベルの信号が出力されたことに応じて、対応のワード線を活性化レベルにするワード線駆動手段を備える、半導体記憶装置。
4. 前記リフレッシュ実行手段は、センスアンプであって、
   前記接続手段は、対応のブロックのビット線対とセンスアンプを接続するトランジスタである、請求項３に記載の半導体記憶装置。
5. 前記第１の信号発生回路の出力信号の活性化レベルは、電源電圧レベルよりも高い昇圧電圧レベルである、請求項１から請求項４までのいずれかに記載の半導体記憶装置。

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