KR20170065433A - 메모리 관리 메커니즘을 구비한 전자 시스템 및 그의 동작 방법 - Google Patents

메모리 관리 메커니즘을 구비한 전자 시스템 및 그의 동작 방법 Download PDF

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KR20170065433A
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Abstract

본 발명은 전자 시스템에 관한 것으로, 운영 데이터에 엑세스 하도록 구성된 프로세서, 상기 프로세서에 결합되고, 상기 운영 데이터의 제한된 양을 저장하도록 구성된 고속 로컬 메모리, 버퍼링 캐시 메모리에 결합되고, 운영 데이터의 흐름을 유지하도록 구성되는 메모리 컨트롤러 및 상기 메모리 컨트롤러에 결합된 메모리 서브 시스템을 포함하되, 상기 메모리 서브 시스템은 고속 제어 버스에 의해, 타이밍이 중요한 상기 운영 데이터를 저장하도록 구성되는 제1 계층 메모리, 및 감소된 성능 제어 버스에 의해, 타이밍이 중요하지 않은 상기 운영 데이터를 저장하도록 구성되는 제2 계층 메모리를 포함하는 전자 시스템을 제공한다.

Description

메모리 관리 메커니즘을 구비한 전자 시스템 및 그의 동작 방법{Electronic system with memory management mechanism and method of operation thereof}
본 발명의 실시예들은 전자 시스템에 관한 것으로, 상세하게는 전자 시스템의 데이터 저장 기능을 위한 시스템에 관한 것이다.
최신 어플리케이션은 데이터 저장 장치에 대해 다양한 성능의 양태를 요구한다. 예를 들어, 고용량(high capacity), 저지연성(low latency), 고대역폭(high bandwidth) 및 저전력(low power)은 시스템 업체의 요구 사항들 중 일부이다. DRAM(dynamic random access memory)과 같은 메모리 기술은, 상술한 많은 장점들을 제공하여 수십 년 동안 메인 메모리로서 주로 선택되어 왔다. 그러나, 상기의 요구 사항들은 궁극적으로 상충되며, 이러한 문제는 10nm 아래의 기술 노드 범위에서 커질 것이다. 저항 메모리와 같은 신 메모리 기술은 비휘발성 및 기술 확장성을 포함하는 추가적인 기능과 함께 상기의 요구 사항들의 대부분을 제공할 것을 약속한다. 그러나, 이와 같은 시스템 또한 기록 경로의 신뢰성 및 내구성 결함과 관련된 기술적 도전에 직면하고 있어, DRAM을 신 메모리 기술로 완전하게 대체하는 것은 어렵다.
DRAM 용량은 기하학적 감소와 함께 지수적으로 확장됐지만, 애플리케이션 데이터 세트의 용량 증가는 기술 개발을 넘어서고 있다. 애플리케이션 데이터 세트의 증가하는 용량을 관리하기 위해 메모리 모듈의 수가 증가되어야 한다. 메모리 모듈의 개수의 증가는 인쇄 회로 기판, 전원 공급 장치 및 냉각 팬의 개수와 그에 상응하는 시스템의 신뢰성 저하에 파급 효과를 가져올 수 있다.
따라서, 광범위한 컴퓨터 사용 환경에서, 실행 신뢰성과 성능을 향상 향상시키는 메모리 관리 메커니즘을 구비한 전자 시스템에 대한 필요가 여전히 남아 있다. 소비자 기대치의 증가 및 시장에서 의미 있는 제품 차별화에 대한 기회의 감소와 함께, 날로 커져가는 상업 경쟁 압력의 관점에서, 이러한 문제에 대한 해답을 찾는 것은 점점 중요해진다. 또한, 비용을 절감하고, 효율성 및 성능을 향상시키고, 경쟁 압력을 충족시키기 위한 필요는 이러한 문제의 해답을 찾는 것에 대한 임계적 필요성에 더욱 긴급성을 더한다.
이러한 문제에 대한 해결책을 찾기 위한 시도는 오랫동안 계속되어 왔지만, 종래의 개발품들은 어떠한 해결책도 교시하거나 시사하지 못해 왔고, 따라서, 당해 기술 분야의 통상의 기술자는 이러한 문제에 대한 해결책을 오랫동안 찾을 수 없었다.
본 발명이 이루고자 하는 기술적 과제는 증가된 용량을 제공하면서도, 어플리케이션들의 고속 실행을 가능하게 하는 전자 시스템을 제공하는 데 있다.
본 발명의 실시예들에 따른 전자 시스템은, 운영 데이터에 엑세스 하도록 구성된 프로세서; 상기 프로세서에 결합되고, 상기 운영 데이터의 제한된 양을 저장하도록 구성된 로컬 캐시 메모리; 상기 로컬 캐시 메모리에 결합되고, 운영 데이터의 흐름을 유지하도록 구성되는 메모리 컨트롤러; 및 상기 메모리 컨트롤러에 결합된 메모리 서브 시스템을 포함하되, 상기 메모리 서브 시스템은: 고속 제어 버스에 의해, 타이밍이 중요한 상기 운영 데이터를 저장하도록 구성되는 제1 계층 메모리, 및 감소된 성능 제어 버스에 의해, 타이밍이 중요하지 않은 상기 운영 데이터를 저장하도록 구성되는 제2 계층 메모리를 포함한다.
본 발명의 실시예들에 따른 전자 시스템의 제조 방법은, 고속 제어 버스에 의해, 타이밍이 중요한 운영 데이터를 저장하도록 구성되는 제1 계층 메모리를 결합시키는 것, 및 감소된 성능 제어 버스에 의해, 타이밍이 중요하지 않은 상기 운영 데이터를 저장하도록 구성되는 제2 계층 메모리를 결합시키는 것에 의해 메모리 서브시스템을 형성하는 것; 상기 고속 제어 버스 및 상기 감소된 성능 제어 버스에 의해 메모리 컨트롤러를 상기 메모리 서브시스템에 결합시키는 것; 로컬 캐시 메모리를 상기 메모리 컨트롤러 및 상기 메모리 서브시스템에 결합시키는 것; 및 운영 데이터에 엑세스 하도록 구성되는 프로세서를 결합시키는 것을 포함한다.
본 발명의 실시예들은 상기 언급된 것들에 대신하거나 그에 더하여 다른 단계들 또는 구성 요소들을 갖는다. 단계들 또는 구성 요소들은, 첨부 도면을 참조하여 취해진 이하의 상세한 설명으로부터, 당해 기술 분야의 통상의 기술자에게 명백해질 것이다.
본 발명의 실시예들에 따른 전자 시스템은, 제2 계층 메모리에 의해 제공되는 증가된 용량을 제공할 뿐만 아니라 제1 계층 메모리를 이용하여 소프트웨어 어플리케이션들의 고속 실행을 가능하게 함으로써, 프로세서 어레이의 성능을 향상시킬 수 있다.
도 1은 일 실시예에 따른 메모리 관리 메커니즘을 구비한 전자 시스템의 구조적인(architectural) 블록도이다.
도 2는 일 실시예에 따른 제2 계층 메모리의 제2 계층 저장 어레이의 구조적인 블록도이다.
도 3은 일 실시예에 따른 제2 계층 메모리에 최적화된 로컬 비트 라인 감지 증폭기의 개략도이다.
도 4는 일 실시예에 따른 제2 계층 메모리의 추가적인 용량의 개략도이다.
도 5는 본 발명의 실시예들에 따른 전자 시스템의 제조 방법의 순서도이다.
다양한 실시예들은, 보다 부담이 적은 I/O 구조(architecture)를 구축함으로써 전자 시스템의 실행 효율을 극대화하는 메모리 관리를 구비한 전자 시스템을 제공한다. 전자 시스템은, 시스템 속도 요구를 맞추기 위한 고속의 휘발성 메모리를 가질 수 있는 제1의 계층 메모리 구조(first tiered memory structure), 및 매우 큰 용량을 갖지만 저하된 인터페이스 속도를 제공하는 제2의 계층 메모리 구조(second tiered memory structure)를 제시한다.
전자 시스템의 다양한 실시예들은, 대용량 어플리케이션 데이터베이스를 수용할 수 있는, 공간 및 메모리 관리를 위한 에너지 효율적인 구조를 제공할 수 있다. 계층 메모리 구조는 고속의 휘발성 메모리와 계층 메모리 구조의 상이한 클럭 속도 구조를 수용할 수 있는 메모리 컨트롤러에 의해 관리될 수 있다.
이하의 실시예들은 당해 기술 분야의 통상의 기술자가 본 발명을 이해하고 사용하기 충분하도록 상세하게 설명된다. 다른 실시예들은 본 명세서에 기초하여 명백해질 것으로 이해되어야 하고, 시스템, 프로세스 또는 기계적 변화가 본 발명의 범위를 벗어나지 않고 이루어질 수 있다.
이하의 설명에서, 다수의 구체적인 세부 사항들은 본 발명의 완전한 이해를 제공하기 위해 주어진다. 그러나, 본 발명이 이러한 구체적인 세부 사항들 없이도 실시될 수 있음은 명백할 것이다. 본 발명의 실시예를 모호하게 하는 것을 피하기 위해, 자명한 회로, 시스템 구성 및 공정 단계는 상세하게 개시되지 않는다.
시스템의 실시예들을 나타내는 도면들은 적당히 개략적이며 실제 크기 비율이 아니다. 특히, 도면에서 일부 치수(dimension)는 설명의 이해를 돕기 위해 과장되게 도시된다. 마찬가지로, 설명의 편의를 위해 도면에서 일반적으로 유사한 방향을 표시하는 것으로 보여지더라도, 이러한 도면의 묘사는 대부분 임의적이다. 일반적으로, 본 발명은 임의의 방향으로 동작될 수 있다.
본 명세서에서 언급된 “모듈(module)”은, 기계적 인터페이스 구조 및 본 발명의 실시예의 메모리 패키지를 보유하는 실장 장치(mounting device)를 포함하는 플러그 하드웨어 구조를 포함할 수 있다. 또한, 이하에서 장치 청구항 부분에 모듈이 기재되어 있는 경우, 모듈은 장치 청구항의 목적 및 범위에서 하드웨어 회로를 포함하는 것으로 간주된다. 또한, 하드웨어는 예를 들어, 회로, 프로세서, 메모리, 집적 회로, 집적 회로 코어, 압력 센서, 관성 센서, 마이크로 전자 기계 시스템(MEMS), 수동 소자 또는 이들의 조합일 수 있다.
도 1을 참조하면, 일 실시예에 따른 메모리 관리 메커니즘을 구비한 전자 시스템(100)의 구조적인(architectural) 블록도가 도시된다. 전자 시스템(100)은, 제1 프로세서(104), 제2 프로세서(106), N-1번째 프로세서(108), 및 N번째 프로세서(110)를 갖는 프로세서 어레이(102)를 포함한다. 프로세서 어레이(102)는 시스템의 개별 프로세서, 단일 프로세서 모듈 내의 프로세서 코어 또는 이들의 조합일 수 있다.
프로세서 어레이(102)의 프로세서들의 각각은, 프로세서 어레이(102)의 모든 프로세서들을 위해, 운영 데이터(113) 예를 들어, 명령어들 및 데이터를 제공할 수 있는 휘발성 메모리 캐쉬와 같은 버퍼링 캐시 메모리(112)에 엑세스(access) 할 수 있다. 제1 프로세서(104), 제2 프로세서(106), N-1번째 프로세서(108), 및 N번째 프로세서(110)의 아키텍처는 각각, 그들의 코어에 서비스를 제공하기 위한 근접 캐시로서 기능할 수 있는 고속 로컬 메모리(105)에 결합될 수 있는 것을 알 수 있다. 고속 로컬 메모리(105)는 운영 체제와 사용자 어플리케이션들의 실행을 위한 명령어들 및 데이터에 대한 빠른 엑세스를 제공하며, 프로세서 어레이(102)의 코어들에 근접한 메모리 구조들로 구성될 수 있다. 고속 로컬 메모리(105)는 명령 및 데이터 인출(fetching)의 가속을 위해 사용되는 L1, L2, Lm 캐시로 구성될 수 있다. 고속 로컬 메모리(105)의 크기는, 제1 프로세서(104), 제2 프로세서(106), N-1번째 프로세서(108), 또는 N번째 프로세서(110)의 실행을 위해 예비로 준비될 수 있는 명령어들 및 데이터의 양을 제한할 수 있다.
버퍼링 캐시 메모리(112, 이하 로컬 캐시 메모리로 지칭될 수 있다)는 운영 체제 명령어들, 어플리케이션 프로그램 명령어들, 사용자 데이터 또는 이들의 조합일 수 있는 운영 데이터(113)의 흐름을 관리하기 위한 외부 캐시일 수 있다. 로컬 캐시 메모리(112)는 프로세서 어레이(102)의 외부에 있지만 이에 매우 근접한 메모리 구조이고, 운영 체제 명령어들, 어플리케이션 프로그램 명령어들, 사용자 데이터 또는 이들의 조합에 대한 신속한 엑세스를 제공하는데 전용(dedicated)될 수 있음을 알 수 있다.
메모리 컨트롤러(114)는 운영 데이터(113)(예컨대, 커맨드 및 사용자 데이터)를 메모리 서브시스템(116)으로부터 로컬 캐시 메모리(112)로 전달하는 것, 및 운영 데이터(113)(예컨대, 커맨드 및 사용자 데이터)를 로컬 캐시 메모리(112)로부터 메모리 서브시스템(116)으로 전달하는 것을 조정할 수 있다. 메모리 서브시스템(116)은, 각각이 메모리 컨트롤러(114) 및 메모리 데이터 버스(memory data bus, 122)에 링크된 제1 계층 메모리(118) 및 제2 계층 메모리(120)를 포함하는 단일 모듈일 수 있다. 운영 데이터(113)는, 프로세서 어레이(102)에 대한 홀딩 포인트(holding point)로서, 제1 계층 메모리(118), 제2 계층 메모리(120), 또는 이들의 조합에 포함될 수 있다. 메모리 컨트롤러(114)는 고속 제어 버스(fast control bus, 124)를 통해 제1 계층 메모리(118)에 결합될 수 있다. 메모리 컨트롤러(114)는 감소 성능 제어 버스(reduced performance control bus, 126)를 통해 제2 계층 메모리(120)에 결합될 수 있다. 메모리 서브시스템(116)은, 듀얼 인라인 메모리 모듈(dual in-line memory module, DIMM), 멀티 칩 패키지, 다수의 메모리 패키지를 구비한 인쇄 회로 기판, 또는 이들의 조합과 같은 단일 모듈일 수 있는 것으로 이해된다.
메모리 컨트롤러(114)는 제1 계층 메모리(118) 및 제2 계층 메모리(120)에 동일한 속도로 리프레쉬 타이밍(refresh timing)을 제공할 수 있다. 제1 계층 메모리(118)와 제2 계층 메모리(120)에서, 개개의 비트 저장 셀의 구조는 동일할 수 있다. 제2 계층 메모리(120)에서, 로컬 서브 워드 라인 드라이버들(local sub-word-line drivers)과 같은 주변 회로들은 제거되는 반면, 로컬 비트 라인 감지 증폭기들(local bit-line sense amplifiers) 및 입출력 라인들(IO lines)은 더 작은 면적에 대해 최적화된다. 비록 이것이 제2 계층 메모리(120)의 높은 엑세스 지연 시간(access latency)(즉, tAA, tAC)을 초래할지라도, 리프레쉬 타이밍(refresh timing, tREF) 또는 리프레쉬 간격(refresh interval, tREFI)에는 영향을 미치지 않을 것이다. 리프레쉬 페널티(refresh penalty, tRFC)는 로컬 비트 라인 감지 증폭기들에 의한 활성화 및 프리차지 타이밍(precharge timing)에 관련될 수 있다. 제2 계층 메모리(120)에 대한 최적화는 로컬 서브 워드 라인 드라이버들의 제거와 로컬 비트 라인 감지 증폭기들의 최적화를 포함할 수 있다. 로컬 서브 워드 라인 드라이버들의 제거와 로컬 비트 라인 감지 증폭기들의 최적화는 각각 RAS(row address select) 및 CAS(column address select) 제어 지연 시간들을 증가시킬 수 있다. 그리고, 리프레쉬 페널티(tRFC)는 제1 계층 메모리(118)에 비해 제2 계층 메모리(120)에 대해서 더 높아질 수 있다. 그러나, 더 중요한 변수는 리프레쉬 간격(tREFI)인데, 증가된 리프레쉬 페널티(tRFC)가 리프레쉬 간격(tREFI)(그리고, 리프레쉬 타이밍(tREF)) 보다 훨씬 작기 때문에, 제1 계층 메모리(118) 및 제2 계층 메모리(120)에 대해 리프레쉬 간격(tREFI)은 동일하다.
제1 계층 메모리(118) 및 제2 계층 메모리(120)는 동일한 기술에 의해 제조될 수 있지만, 제2 계층 메모리(120)는 동일한 다이(die) 크기에서 매우 높은 저장 용량을 제공할 수 있다. 제2 계층 메모리(120)의 용량의 증가는 어드레스 라인 증폭기들(address line amplifiers)과 로컬 서브 워드 라인 드라이버들의 결여, 로컬 비트 라인 감지 증폭기들의 최적화, 및 금속 라우팅(routing) 층들에 대한 의존도의 감소에 의해 가능해질 수 있다. 제2 계층 메모리(120)는, 개개의 비트 저장 셀의 추가적인 용량을 위해, 어드레스 라인 증폭기들 및 로컬 서브 워드 라인 드라이버들의 제거에 의해 자유로워진 공간을 활용할 수 있으며, 이는 제1 계층 메모리(118)의 용량을 넘어서는 제2 계층 메모리(120)의 용량의 현저한 증가를 제공할 수 있다. 예컨대, 제2 계층 메모리(120)는 제1 계층 메모리(118)보다 30% 내지 50% 더 큰 용량을 가질 수 있다.
제1 계층 메모리(118)는, 고속의 엑세스 및 기술의 기하학적 구조에 의해 한정되는 용량(volumes)을 제공하는 기존의 DRAM 메모리일 수 있다. 일부 실시예들에 있어서, 제1 계층 메모리(118)는, 운영 데이터(113)에 엑세스하는 지연 시간을 감소시키기 위하여, 로컬 서브 워드 라인 드라이버들 및 로컬 비트 라인 감지 증폭기들을 지지하는데 반도체 다이 면적의 30%까지 활용활 수 있다.
제2 계층 메모리(120)는, 용량의 상당한 증가와 다소 저하된 엑세스 시간을 교환할 수 있는, DRAM 기술의 새로운 구조일 수 있다. 제2 계층 메모리(120)는, 반도체 다이 크기의 증가 없이 50% 또는 이를 초과하는 추가적인 저장 용량을 제공하기 위해, 로컬 서브 워드 라인들을 구현하지 않음으로써, 그리고 로컬 비트 라인 감지 증폭기들을 최적화함으로써 확보된 공간을 활용할 수 있다. 추가적인 용량을 수용하기 위해, 추가적인 개개의 비트 저장 셀의 배선은 폴리 실리콘층을 통하여 형성될 수 있다. 추가적인 용량을 서로 연결하는 폴리 실리콘층의 이용은 제2 계층 메모리(120)의 혼잡한 금속 배선 층들에 영향을 미치지 않고 행해질 수 있다. 로컬 서브 워드 라인 드라이버들의 제거, 폴리 실리콘 배선들, 및 로컬 비트 라인 감지 증폭기들의 최적화에 기인하여, 제2 계층 메모리(120)의 행 어드레스 선택(row address select, 이하 RAS) 및 열 어드레스 선택(column address select, 이하 CAS) 제어들은, 메모리 데이터 버스(122)에 대한 운영 데이터(113)에 엑세스 하기 위한 추가적인 시간을 필요로 한다.
제1 계층 메모리(118)와 제2 계층 메모리(120) 사이의 RAS 및 CAS의 타이밍의 차이를 수용하기 위하여, 메모리 컨트롤러(114)는 주 제어 버스(primary control bus, 124)와 부 제어 버스(secondary control bus, 126)를 제공할 수 있다. 주 제어 버스(124)는 RAS 및 CAS 제어 라인들의 표준 타이밍을 제공하기 위해 제1 계층 메모리(118)에 결합될 수 있다. 부 제어 버스(126)는 RAS 및 CAS 제어 라인들의 연장된 타이밍 버전을 제공하기 위해 제2 계층 메모리(120)에 결합될 수 있다.
제1 계층 메모리(118) 및 제2 계층 메모리(120)의 조합은 현재 프로세서 어레이(102)에 사용할 수 없는 몇 가지 옵션들을 제공할 수 있다. 제1 계층 메모리(118) 및 제2 계층 메모리(120)의 이러한 조합은, 고성능과 고용량을 보장하면서 보다 작은 치수로 메모리 서브시스템(116)을 축소(scaling)하는데 도움을 줄 수 있다. 제1 계층 메모리(118)는 감소된 지연 시간을 제공하도록 최적화되는 반면, 제2 계층 메모리(120)는 증가된 용량을 제공하도록 최적화된다. 프로세서 어레이(102)에서 실행되는 어플리케이션들은, 하드웨어 캐싱 메커니즘(hardware caching mechanism) 또는 소프트웨어 계층 구조(software tiering structure)로서 메모리 서브시스템(116)을 이용할 수 있다. 전자에서, 제1 계층 메모리(118)는 제2 계층 메모리(120)의 캐쉬로서의 역할을 하고, 운영 시스템에 제2 계층 메모리(120)의 용량만이 표시될 것이다. 후자에서, 제1 계층 메모리(118) 및 제2 계층 메모리(120) 모두 운영 시스템에 표시될 수 있고, 보다 높은 용량을 얻을 수 있다. 그러나, 운영 시스템은 타이밍이 중요한(즉, 임계 타이밍을 갖는) 운영 데이터(113)를 제1 계층 메모리(118)에 저장하고, 타이밍이 중요하지 않은(즉, 비임계 타이밍을 갖는) 운영 데이터(113)를 제2 계층 메모리(120)에 저장하는 것이 가능하도록 스케줄 변경을 구현해야 할 것이다.
전자 시스템(100)은, 제2 계층 메모리(120)에 의해 제공되는 증가된 용량을 제공할 뿐만 아니라 제1 계층 메모리(118)를 이용하여 소프트웨어 어플리케이션들의 고속 실행을 가능하게 함으로써, 프로세서 어레이(102)의 성능을 향상시킬 수 있는 것으로 밝혀졌다. 제1 계층 메모리(118)와 제2 계층 메모리(120)의 읽기 및 쓰기 엑세스 시간의 차이는 메모리 컨트롤러(114)에 의해 관리되고, 프로세서 어레이(102)에는 전혀 표시되지 않을 수 있다. 메모리 서브시스템(116)에 제2 계층 메모리(120)를 포함시킴으로써, 패키지 및 보드의 개수의 증가 없이 보다 큰 용량이 달성될 수 있다. 그에 따른 시스템은, 제1 계층 메모리(118)의 동등한 용량보다, 더 적은 에너지를 사용하고, 더 적은 냉각을 필요로 하고, 또한 더 작은 공간에 적합할 수 있다.
도 2를 참조하면, 일 실시예에 따른 제2 계층 메모리의 저장 셀 어레이의 구조적인 블록도가 도시된다. 제2 계층 저장 어레이(201)의 구조적인 블록도는 N x M의 직사각형의 어레이로 배열된 다수의 어레이 세그먼트들(204)을 구비한 저장 셀 어레이(202)를 도시한다. 다수의 워드 라인들(206)이 어레이 세그먼트들(204)의 N 행들을 가로질러 배치될 수 있다. 워드 라인들(206)은, 어레이 세그먼트들(204)의 M 열들 모두를 어드레스하는, 워드 라인들(206)의 전부를 제어할 수 있는 글로벌 워드 라인 드라이버(208)에 의해 구동될 수 있다. 글로벌 워드 라인 드라이버(208)는, 각각이 저장 셀 어레이(202)의 N 행들 내의 어레이 세그먼트들(204)의 모두를 구동시키는 글로벌 워드 라인들(210)의 완전한 세트를 제어할 수 있다.
어레이 세그먼트들(204)의 각각은, 글로벌 워드 라인 드라이버(208)에 의해 구동되는 워드 라인들(206) 중 하나에 선택적으로 결합되는, 다수의 개별적인 비트 저장 셀들(미도시)을 포함할 수 있다. 글로벌 워드 라인들(210)은 도면에 도시된 것보다 더 많이 있는 것으로 이해된다. 일 예로서, 어레이 세그먼트들(204)의 각각은 512개의 워드 라인들(206)을 포함하고, 워드 라인들(206)의 각각은 512개의 개별적인 비트 저장 셀들에 결합될 수 있다.
개별적인 비트 저장 셀들 중의 선택 그룹들은 데이터 비트 라인(212)을 생성하기 위해 로컬 비트 라인 감지 증폭기(도 4에 도시된 바와 같은)의 입력단에 결합될 수 있다. 제2 계층 메모리(120)의 메모리 어드레스의 일부는, RAS 신호(미도시)에 의해 제공되는 어드레스를 디코딩함으로써 결정된 워드 라인들(206) 중의 하나를 선택적으로 활성화할 수 있는 것으로 이해된다. CAS는 RAS 신호에 의해 활성화된 데이터 비트 라인(212)의 일부만 선택할 수 있다.
제2 계층 메모리(120)의 일 실시예는, 개별적인 비트 저장 셀들에 글로벌 워드 라인들(210)을 직접 구동시킴으로써 제2 계층 저장 어레이(201)에 추가적인 용량을 제공하는 것으로 밝혀졌다. 제1 계층 메모리(118)는, 어레이 세그먼트들(204)에 결합되는 글로벌 워드 라인들(210)의 각각에 대해 증폭기를 추가하기 위해, 각각의 어레이 세그먼트들(204) 내에 추가적인 공간을 필요로 한다. 로컬 워드 라인들(미도시)을 생성하기 위한, 글로벌 워드 라인들(210)의 각각에 대한 증폭기의 추가는 제1 계층 메모리(118)의 지연 시간을 감소시킬 수 있지만, 증폭기들은 어레이 세그먼트들(204)의 각각에 5-10%의 면적을 추가한다. 대조적으로, 제2 계층 메모리(120)는 추가적인 지연 시간을 추가적인 저장 용량으로 교환하기 위해, 더 많은 개별적인 비트 저장 셀들에 대해 추가적인 공간을 활용한다.
도 3을 참조하면, 일 실시예에 따른 제2 계층 메모리에 최적화된 로컬 비트 라인 감지 증폭기의 개략도가 도시된다. 최적화된 로컬 비트 라인 감지 증폭기(301)의 개략도는 도 2의 어레이 세그먼트들(204)의 각각에 배치될 수 있다. 최적화된 로컬 비트 라인 감지 증폭기(301)의 최적화는 면적을 절약하기 위해 트랜지스터들 각각의 폭을 줄일 수 있다. 최적화된 로컬 비트 라인 감지 증폭기(301)는 도 1의 제1 계층 메모리(118)의 로컬 비트 라인 감지 증폭기(미도시) 보다 8 내지 15%의 면적을 절약할 수 있다. 좁을 폭을 갖는 트랜지스터들은 작은 면적을 차지할 수 있을 뿐만 아니라, 작은 전류를 전도할 수 있는 것으로 이해된다. 이러한 방식으로, 최적화된 로컬 비트 라인 감지 증폭기(301)을 면적을 절약할 수 있지만, 회로 동작의 지연 시간을 추가한다.
최적화된 로컬 비트 라인 감지 증폭기(301)의 개략도는, 이퀄라이즈 제어(304, 또는 이퀄라이즈 제어 신호)에 의해 제어되는 3개의 N-채널 모스펫들(MOSFETS)을 포함하는 비트 라인 프리차지 회로(302)를 도시한다. 이퀄라이즈 제어 신호(304)가 인가되면, VDD/2 전압(306)이 비트 라인(308, 이하 BL) 및 상보 비트 라인(310, 이하 -BL) 모두에 전달될 수 있다. 션트 트랜지스터(312)는 BL(308)과 -BL(310) 양자의 전압을 동일하게 하도록 할 수 있다. 일 실시예에 있어서, 전원 전압(VDD)이 3.3V와 같을 수 있고, 이퀄라이즈 제어 신호(304)가 인가되면, BL(308)과 -BL(310) 모두는 1.65V와 동등해질 수 있다. 제2 계층 메모리(120)에 제공되는 추가적인 용량은 BL(308)과 -BL(310)의 형성을 위하 폴리실리콘 층을 활용할 수 있다.
비트라인 피드백 회로(314)는 개별적인 비트 저장 셀들(미도시)의 쓰기 동안과 리프레쉬 처리 동안 이용될 수 있다. 최적화된 로컬 비트 라인 감지 증폭기(301)의 출력은 비트 라인 팔로워(316)일 수 있으며, 이는 칩 선택 신호(CS)의 인가에 의해 활성화될 수 있다. BL(308) 및 -BL(310)의 현 상태는 데이터 출력(320, 이하 DQ) 및 상보 데이터 출력(322, 이하 -DQ)을 통하여 도 1의 메모리 데이터 버스(122)로 각각 전달될 수 있다.
일 실시예에 있어서, 비트라인 피드백 회로(314)는 서로 연결되는 2개의 인버터 세트를 포함하는 CMOS 래치(latch)일 수 있다. 시각화 하기 쉬운 방법은 게이트들이 연결되는 상부 NMOS 트랜지스터(324)와 상부 PMOS 트랜지스터(326)를 제1 CMOS 인버터로 보여지도록 수직적으로 바라보는 것이다. 그렇게 하면, 이 노드는 현 도면의 하단에서 제2 CMOS 인버터를 형성하는, 하부 NMOS 트랜지스터(328) 및 하부 PMOS 트랜지스터(330)의 드레인/소스 노드에 연결된다. 마찬가지로, 하부 CMOS 인버터의 공통 게이트는 제1 CMOS 인버터의 소스/드레인에 연결된다.
BL(308) 및 -BL(310)을 판독 하기에 앞서, BL(308) 및 -BL(310)을 VDD/2 전압(306)으로 프리차지(pre-charge) 하기 위해 이퀄라이즈 제어 신호(304)가 인가될 수 있다. 개별적인 비트 셀로부터 비트를 판독하는 동안, BL(308) 및 -BL(310)은 반대 방향으로 충전된다. 최적화된 로컬 비트 라인 감지 증폭기(301)는, 이들(즉, BL 및 -BL)이 VDD(332) 및 VSS(334)로 충전될 때까지 서로 더 이격되게 전압을 풀링(pulling)함으로써 이러한 전압의 차이를 증폭한다. 개별적인 저장 셀의 판독 동안, BL(308)은 제1 읽기 전압(VDD/2 + 델타)의 레벨에 있을 수 있고, -BL(310)은 제2 읽기 전압(VDD/2 - 델타)의 레벨에 있을 수 있다. 여기서, 델타 전압은 개별적인 저장 셀에 저장된 비트 값을 나타낸다.
일 예로서, 하부 인버터의 게이트(의 전압)는, 하부 NMOS 트랜지스터(328)를 더 많이 턴 온 시키기 시작하는 지점인 VDD/2 + 델타의 레벨에 있을 수 있고, 이에 의해, 제어 라인 세트_하이(336, 이하 set_high)에 예컨대, 로직 하이 신호가 인가되면, -BL(310)은 VSS(332) 쪽으로 풀링(pulling)될 수 있다. 이는 제1 CMOS 인버터에 포지티브 피드백(positive feedback)을 제공하여 상부 PMOS 트래지스터(326)를 더 많이 턴 온 시키게 되며, 제어 라인 세트_로우(338, 이하 set_low)에 예컨대, 로직 로우 신호가 인가될 때, BL(308)을 VDD(332) 쪽으로 충전시킨다. 마지막으로, 일정 시간 이후, 이러한 포지티브 피드백은, BL(308) 및 -BL(310)이 각각 VDD(332) 및 VSS(334)의 레벨에 있도록 인버터 전압(이는 판독되는 저장 비트가 0(Zero)의 값을 갖는 것을 나타낸다)을 확정하고, 그렇게 함으로써 원래의 작은 값을 증폭시킨다. 칩 선택 신호(318, 이하 CS)가 인가되면, BL(308) 및 -BL(310)의 전압 값들은 DQ(320) 및 -DQ(322)으로 각각 전달된다.
일 예로서, 동작의 순서는 아래의 단계들을 포함할 수 있다.
1) BL(308) 및 -BL(310)이 VDD/2 전압(306)으로 프리차지(pre-charge) 된다.
2) 개별적인 저장 셀에 저장된 비트 값은 BL(308) 및 -BL(310)을 바이어스(bias)할 수 있다.
3) 포지티브 피드백은 BL(308) 및 -BL(310)을 VDD(332) 및 VSS(334)로 강제할 수 있다.
4) 인가된 CS(318)은 BL(308) 및 -BL(310)을 반영하는 DQ(320) 및 -DQ(322)를 야기한다.
5) set_high(336) 및 set_low(338)는 BL(308)과 -BL(310)을 격리하는 것을 부정한다.
6) 다음 비트 값을 판독하기 위한 준비에 있어서, 이퀄라이즈 제어 신호(304)가 인가되어 BL(308) 및 -BL(310)을 VDD/2 전압(306)으로 프리차지 한다.
최적화된 로컬 비트 라인 감지 증폭기(301)는 어레이 세그먼트들(204)에 이용되는 면적을 감소시킬 수 있을 뿐만 아니라, 제2 계층 메모리(120)의 운영 지연 시간을 증가시키는 것이 밝혀졌다. 최적화된 로컬 비트 라인 감지 증폭기(301)를 구현함으로써 어레이 세그먼트들(204) 내에 절약된 공간은, 추가적인 지연 시간을 추가적인 저장 용량으로 교환하기 위하여 개별적인 비트 저장 셀들을 추가하는데 사용될 수 있음을 알 수 있다.
도 4를 참조하면, 일 실시예에 따른 제2 계층 메모리의 추가적인 용량의 개략도가 도시된다. 추가적인 용량(401)의 개략도는 최적화된 로컬 비트 라인 감지 증폭기(301)의 주위에 배치되는 개별적인 저장 셀들(402)의 어레이를 포함한다. 폴리실리콘 배선(404)은 개별적인 저장 셀들(402)을 최적화된 로컬 비트 라인 감지 증폭기(301)에 결합시키기 위해 사용될 수 있다. 폴리실리콘 배선(404)은 집적 회로 제조 공정의 폴리 실리콘층에 형성된다. 폴리 실리콘층은 반도체 공정에서 금속층들의 아래에 위치할 수 있고, 금속층들 보다 높은 저항 값을 나타낸다.
개별적인 저장 셀들(402)의 어레이는 단지 추가적인 용량(401)의 일부인 것으로 이해된다. 개별적인 저장 셀들(402)은 제2 계층 메모리(120)의 전반에 걸쳐 동일하다. 폴리실리콘 배선(404)이 도 3의 BL(308) 및 도 3의 -BL(310)의 형성을 위해 사용될 수 있기 때문에, 추가적인 용량(401)은 기준 용량과 다를 수 있다.
폴리실리콘 배선(404)과 최적화된 로컬 비트 라인 감지 증폭기(301)의 조합은 제2 계층 메모리(120)의 지연 시간을 증가시킬 수 있음을 알 수 있다. 제2 계층 메모리(120)의 증가된 지연 시간은, 제2 계층 메모리(120)가 타이밍이 중요한(즉, 임계 타이밍을 갖는) 도 1의 운영 데이터(113)에 엑세스 할 수 있는 것을 방지할 수 있다. 추가적인 용량(401)은, 시스템 요구 사항을 지원하기 위해 요구되는 제1 계층 메모리(118)의 수를 제한함으로써, 제2 계층 메모리(120)가 대용량 데이트 세트를 수용하는 것을 허용할 수 있다. 대용량 데이터 세트를 수용하는 동안, 제2 계층 메모리(120)는 시스템 공간, 전력 요구 및 시스템 냉각을 제한하는 것을 도울 수 있다.
도 5를 참조하면, 본 발명의 실시예들에 따른 전자 시스템의 제조 방법의 순서도가 도시된다. 방법(500)은: 블록(502)에서, 고속 제어 버스(124)에 의해, 타이밍이 중요한 운영 데이터(113)를 저장하도록 구성되는 제1 계층 메모리(118)를 제공하는 것, 및 감소된 성능 제어 버스(126)에 의해 타이밍이 중요하지 않은 운영 데이터(113)를 저장하도록 구성되는 제2 계층 메모리(120)를 결합시키는 것을 포함하는 메모리 서브시스템(116)을 형성하는 것; 블록(504)에서, 고속 제어 버스(124) 및 감소된 성능 제어 버스(126)에 의해 메모리 컨트롤러(114)를 메모리 서브시스템(116)에 결합시키는 것; 블록(506)에서, 로컬 캐시 메모리(112)를 메모리 컨트롤러(114) 및 메모리 서브시스템(116)에 결합시키는 것; 및 블록(508)에서, 운영 데이터(113)에 엑세스(access) 하도록 구성되는 프로세서(104)를 결합시키는 것을 포함한다.
상기 결과된 방법, 프로세스, 장치, 소자, 제품 및/또는 시스템은 간단하고, 비용 효율적이고, 복잡하지 않고, 매우 다양하고, 정확하고, 민감하고, 효율적이며, 그리고, 자명한 구성 요소를 준비되고, 효율적이고 및 경제적인 제조, 응용 및 활용에 적용함으로써 구현될 수 있다. 본 발명의 실시예의 다른 중요한 측면은, 비용을 절감하는 것, 시스템을 단순화하는 것, 및 성능을 증가시키는 것의 역사적 경향을 소중하게 지지 및 제공하는 것이다.
본 발명의 실시예의 이러한 그리고 다른 중요한 측면은 결과적으로 기술 상태를 적어도 다음 단계로 발전시키는 것이다.
본 발명은 구체적인 최선의 형태와 관련하여 설명되었지만, 많은 대안, 변경 및 변형이 전술한 설명에 비추어 당해 기술 분야의 통상의 기술자에게 명백할 것이라는 점을 이해해야 한다. 따라서, 포함된 청구항의 범위 내에 있는 모든 대안, 변경 및 변형이 포함되도록 의도된다. 본 명세서에서 설명된 또는 첨부 도면에서 도시된 모든 사항은 예시적이고 비-제한적인 의미로 해석된다.

Claims (15)

  1. 운영 데이터에 엑세스 하도록 구성된 프로세서;
    상기 프로세서에 결합되고, 상기 운영 데이터의 제한된 양을 저장하도록 구성된 고속 로컬 메모리;
    버퍼링 캐시 메모리에 결합되고, 운영 데이터의 흐름을 유지하도록 구성되는 메모리 컨트롤러; 및
    상기 메모리 컨트롤러에 결합된 메모리 서브 시스템을 포함하되,
    상기 메모리 서브 시스템은:
    고속 제어 버스에 의해, 타이밍이 중요한 상기 운영 데이터를 저장하도록 구성되는 제1 계층 메모리, 및
    감소된 성능 제어 버스에 의해, 타이밍이 중요하지 않은 상기 운영 데이터를 저장하도록 구성되는 제2 계층 메모리를 포함하는 전자 시스템.
  2. 제 1 항에 있어서,
    상기 제2 계층 메모리는 상기 제1 계층 메모리보다 더 많은 용량과 더 긴 지연 시간을 제공하는 전자 시스템.
  3. 제 1 항에 있어서,
    상기 제2 계층 메모리는, 비트 라인 피드백 회로를 갖는 변형된 로컬 비트 라인 감지 증폭기를 포함하는 전자 시스템.
  4. 제 1 항에 있어서,
    상기 제2 계층 메모리는, 저장 셀 어레이에 결합된 글로벌 워드 라인 드라이버를 포함하는 전자 시스템.
  5. 제 1 항에 있어서,
    상기 제2 계층 메모리는, 비트 라인(BL)을 위한 폴리 실리콘 배선을 갖는 저장 셀 어레이를 포함하는 전자 시스템.
  6. 제 1 항에 있어서,
    상기 메모리 서브시스템의 상기 제1 계층 메모리는 저지연(low latency) 소자이며, 어드레스 라인 증폭기들 및 서브 워드 라인 드라이버들을 포함하고,
    상기 제2 계층 메모리는 상기 어드레스 라인 증폭기들 및 상기 서브 워드 라인 드라이버들을 포함하지 않는 고용량(higher capacity) 소자인 전자 시스템.
  7. 제 1 항에 있어서,
    상기 제2 계층 메모리는, 비트라인 프리차지 회로를 갖는 변형된 로컬 비트 라인 감지 증폭기를 포함하는 전자 시스템.
  8. 상기 제2 계층 메모리는, 글로벌 워드 라인들을 어레이 세그먼트들에 직접 결합시키도록 구성된 글로벌 워드 라인 드라이버를 포함하는 전자 시스템.
  9. 제1 항에 있어서,
    상기 제2 계층 메모리는 상기 제1 계층 메모리보다 더 많은 어레이 세그먼트들을 포함하는 전자 시스템.
  10. 제 1 항에 있어서,
    상기 제2 계층 메모리는, 비트 라인 피드백 회로에 결합된 제어 라인 세트_하이 및 제어 라인 세트_로우를 포함하는 변형된 로컬 비트 라인 감지 증폭기를 포함하는 전자 시스템.
  11. 제 1 항에 있어서,
    상기 제2 계층 메모리는, 글로벌 워드 라인 드라이버, 최적화된 로컬 비트 라인 감지 증폭기, 및 비트 라인(BL)을 위한 폴리 실리콘 배선에 기인하여, 상기 제1 계층 메모리보다 30% 내지 50% 더 큰 용량을 포함하는 전자 시스템.
  12. 제 1 항에 있어서,
    상기 제2 계층 메모리는, 저장 셀 어레이 내의 추가적인 용량 및 비트 라인(BL)을 위한 폴리실리콘 배선을 포함하는 전자 시스템.
  13. 제 1 항에 있어서,
    상기 제2 계층 메모리는, 제1 계층 메모리의 로컬 비트 라인 감지 증폭기 보다 좁은 폭의 트랜지스터를 갖는 최적화된 로컬 비트 라인 감지 증폭기를 포함하는 전자 시스템.
  14. 제 1 항에 있어서,
    상기 메모리 서브 시스템은 하나의 모듈에 실장된 상기 제1 계층 메모리 및 상기 제2 계층 메모리를 포함하는 전자 시스템.
  15. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 제1 계층 메모리에 낮은 지연(latency) 엑세스를 제공하고, 상기 제2 계층 메모리에 높은 지연(latency) 엑세스를 제공하는 전자 시스템.
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