TWI724036B - 具有記憶體管理機制之電子系統及其操作方法 - Google Patents

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克里希納 Ｔ． 馬拉迪
姜郁成
鄭宏忠
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Abstract

一種電子系統包含：處理器，其經組態以存取操作資料；本端快取記憶體，其耦接至處理器，經組態以儲存有限量的操作資料；記憶體控制器，其耦接至本端快取記憶體，經組態以維持操作資料的流動；以及記憶體子系統，其耦接至所述記憶體控制器，所述記憶體子系統包含：第一層記憶體，其經組態以藉由快速控制匯流排儲存具有關鍵時序的所述操作資料，以及第二層記憶體，其經組態以藉由降低效能的控制匯流排儲存具有非關鍵時序的所述操作資料。

Description

具有記憶體管理機制之電子系統及其操作方法 [相關申請案的交叉參考]
本申請案主張2015年12月3日申請的美國臨時專利申請案第62/262,493號的權益，且其標的物以引用的方式併入本文中。
本發明的實施例大體上是有關於電子系統，且更具體地說，是有關於用於電子系統的資料儲存功能的系統。
現代的應用對資料儲存裝置要求許多不同的效能態樣。舉例而言，高容量、低等待時間、高頻寬以及低功率是系統建立者的一些要求。例如動態隨機存取記憶體(dynamic random access memory；DRAM)等記憶體技術提供許多以上優點，這使其在數十年來成為用於主記憶體的主要選擇。然而，以上要求最終彼此衝突，且此問題將隨著技術節點縮小至10nm以下而增大。例如電阻式記憶體等新記憶體技術有望以包含非揮發性及技術擴展性 的額外特徵來達成以上許多要求。然而，這些系統也面臨其寫入路徑可靠性及耐久性缺點的技術挑戰，這使得難以用這些技術完全代替DRAM。
DRAM容量已經隨著幾何形狀的減小而以指數方式按比例增加，但應用程式資料集的增加容量已經超過技術開發的程度。為了管理應用程式資料集的增加容量，必須增加記憶體模組的數目。記憶體模組數目的增加會對印刷電路板、電源供應器、冷卻風扇的數目具有波動性的影響，且對系統可靠性帶來對應性的下降。
因此，仍需要具有記憶體管理機制的電子系統以改善大計算環境中的執行可靠性及效能。鑒於一直增加的商業競爭壓力，連同消費者期望的增長以及市場中有意義的產品區分的機會的減少，找到這些問題的答案愈來愈關鍵。另外，降低成本、改善效率及效能以及滿足競爭壓力的需要增加了對找到這些問題的答案的關鍵必要性的更大緊迫性。
已經長期尋求這些問題的解決方案，但現有的開發尚未教示或建議任何解決方案，且因此所屬領域中具通常知識者長期未找到這些問題的解決方案。
本發明的實施例提供一種電子系統，其包含：處理器，其經組態以存取操作資料；本端快取記憶體，其耦接至所述處理器，經組態以儲存有限量的所述操作資料；記憶體控制器，其耦接至所述本端快取記憶體，經組態以維持所述操作資料的流動； 以及記憶體子系統，其耦接至所述記憶體控制器，所述記憶體子系統包含：第一層記憶體，其經組態以藉由快速控制匯流排儲存具有關鍵時序的所述操作資料，以及第二層記憶體，其經組態以藉由降低效能的控制匯流排儲存具有非關鍵時序的所述操作資料。
本發明的實施例提供一種電子系統的製造方法，其包含：藉由以下方式形成記憶體子系統：藉由快速控制匯流排耦接經組態以儲存具有關鍵時序的操作資料的第一層記憶體，以及藉由降低效能的控制匯流排耦接經組態以儲存具有非關鍵時序的操作資料的第二層記憶體；藉由所述快速控制匯流排及降低效能的控制匯流排將記憶體控制器耦接至所述記憶體子系統；將本端快取記憶體耦接至所述記憶體控制器及記憶體子系統；以及耦接經組態以存取操作資料的處理器。
本發明的某些實施例除上文所提及的那些之外或作為代替而具有其他步驟或元件。所屬領域中具通常知識者自參考附圖做出的以下詳細描述的閱讀中將瞭解所述步驟或元件。
100:電子系統
102:處理器陣列
104:第一處理器
105:高速本端記憶體
106:第二處理器
108:第N-1處理器
110:第N處理器
112:緩衝快取記憶體\本端快取記憶體
113:操作資料
114:記憶體控制器
116:記憶體子系統
118:第一層記憶體
120:第二層記憶體
122:記憶體資料匯流排
124:主要控制匯流排
126:輔助控制匯流排
201:第二層儲存陣列
202:儲存胞陣列
204:陣列片段
206:字線
208:全域字線驅動器
210:全域字線
212:資料位元線
301:經最佳化本端位元線感測放大器
302:位元線預充電電路
304:均衡控制
306:VDD/2電壓
308:位元線
310:互補位元線
312:分路電晶體
314:位元線回饋電路
316:位元線隨耦器
318:晶片選擇信號
320:資料輸出
322:互補資料輸出
324:頂部NMOS電晶體
326:頂部PMOS電晶體
328:底部NMOS電晶體
330:底部PMOS電晶體
332:Vdd
334:Vss
336:設定高控制線
338:設定低控制線
401:額外容量
402:個別儲存胞
404:多晶矽互連件
500:方法
502、504、506、508:方塊
圖1是在一實施例中具有記憶體管理機制的電子系統的架構方塊圖。
圖2是在一實施例中第二層記憶體的第二層儲存陣列的架構方塊圖。
圖3是在一實施例中用於第二層記憶體的經最佳化本端位元 線感測放大器的示意圖。
圖4是在一實施例中第二層記憶體的額外容量的示意圖。
圖5是在本發明的另一實施例中的電子系統的製造方法的流程圖。
各種實施例提供具有記憶體管理的電子系統，以藉由建立較不繁重的I/O架構來使電子系統的執行效率最大化。所述電子系統可呈現第一分層記憶體結構以及第二分層記憶體結構，所述第一分層記憶體結構可具有高速揮發性記憶體以匹配系統速度要求，所述第二分層記憶體結構可具有大得多的容量，但提供較小的介接速度(interface speed)。
所述電子系統的各種實施例可提供用於記憶體管理的空間及節能架構，其可適應大的應用程式資料庫。所述分層記憶體結構可由記憶體控制器管理，所述記憶體控制器可適應高速揮發性記憶體及分層記憶體結構的不同時脈速率結構。
以充分細節描述以下實施例以使所屬領域中具通常知識者能夠製作及使用本發明。應理解，其他實施例基於本發明將為明顯的，且在不脫離本發明的實施例的範疇的情況下可做出系統、程序或機械的改變。
在以下描述中，給出許多具體細節以提供對本發明的徹底理解。然而，很明顯，可在無這些具體細節的情況下實踐本發明。為了避免混淆本發明的實施例，不詳細揭露一些眾所周知的電路、系統組態以及程序步驟。
示出系統的實施例的圖式是半圖解的且不按比例，且特別地，尺寸中的一些是為了呈現的清晰性且在繪製的圖式中放大示出。類似地，雖然在用於易於描述的圖式中的視圖大體上示出類似的定向，但在圖式中的此描述大部分是任意的。通常，本發明可以在任何定向上操作。
在本發明的實施例中，本文提到的術語「模組」可包含可插拔硬體結構，包含機械界面結構以及固持記憶體封裝的安裝裝置。此外，若在以下設備技術方案部分中寫入一模組，則認為所述模組包含用於設備技術方案的目的及範疇的硬體電路。並且，舉例而言，所述硬體可為電路、處理器、記憶體、積體電路、積體電路核心、壓力感測器、慣性感測器、微機電系統(microelectromechanical system；MEMS)、被動裝置，或其組合。
本文提到的術語「單元」是由用於特定功能的硬體組件或硬體狀態機形成的電路。所述「單元」可用於時序關鍵功能且不一定包含軟體功能或支援。
現參看圖1，其中示出在一實施例中具有記憶體管理機制的電子系統100的架構方塊圖。電子系統100包含處理器陣列102，其具有第一處理器104、第二處理器106、第N-1處理器108以及第N處理器110。處理器陣列102可為系統中的個別處理器、單個處理器模組內的處理器核心，或其組合。
處理器陣列102中的處理器中的每一者可存取緩衝快取記憶體112，例如能夠為處理器陣列102中的所有處理器提供例如指令及資料等操作資料113的揮發性記憶體快取記憶體。應理解，第一處理器104、第二處理器106、第N-1處理器108以及第N處 理器110的架構可各自耦接至高速本端記憶體105，所述高速本端記憶體105可充當接近快取記憶體以服務於其核心。高速本端記憶體105可包括接近於處理器陣列102的核心的記憶體結構，所述結構提供對指令及資料的快速存取以用於作業系統及使用者應用程式的執行。高速本端記憶體105可被組態成用於指令及資料獲取的加速的L1、L2、Lm快取記憶體。高速記憶體105的大小會限制保留用於第一處理器104、第二處理器106、第N-1處理器108以及第N處理器110的執行而可保持的指令及資料的量。
緩衝快取記憶體112可為用於管理操作資料113的流動的外部快取記憶體，所述操作資料可為作業系統指令、應用程式指令、使用者資料或其組合。應理解，本端快取記憶體112是處理器陣列102外部的記憶體結構，但極為接近且專用於提供對作業系統指令、應用程式指令、使用者資料或其組合的快速存取。
記憶體控制器114可協調例如命令及使用者資料等操作資料113自記憶體子系統116至本端快取記憶體112以及自本端快取記憶體112至記憶體子系統116的傳送。記憶體子系統116可為單個模組，其包含第一層記憶體118及第二層記憶體120，以上兩者各自鏈接至記憶體控制器114及記憶體資料匯流排122。操作資料113可包含於第一層記憶體118、第二層記憶體120或其組合中作為用於處理器陣列102的保持點。記憶體控制器114可藉由快速控制匯流排124耦接至第一層記憶體118。記憶體控制器114可藉由降低效能的控制匯流排126耦接至第二層記憶體120。應理解，記憶體子系統116可為單個模組，例如雙列直插記憶體模組(dual in-line memory module；DIMM)、多晶片封裝、具有多 個記憶體封裝的印刷電路板，或其組合。
記憶體控制器114可以相同速率將再新時序提供至第一層記憶體118及第二層記憶體120。個別位元儲存胞的構造在第一層記憶體118及第二層記憶體120中可為相同的。在第二層記憶體120中，排除了例如本端子字線驅動器的外圍電路，同時為了較小面積而最佳化本端位元線感測放大器以及IO線。即使這導致第二層記憶體120的較高存取等待時間(即tAA，tAC)，但其將不影響再新時序(tREF)或再新間隔(tREFI)。再新懲罰值(tRFC)可藉由本端位元線感測放大器而與激活及預充電時序相關。第二層記憶體120的最佳化可包含排除本端子字線驅動器以及最佳化本端位元線感測放大器，這可分別增加列位址選擇(row address select；RAS)及行位址選擇(column address select；CAS)控制等待時間，再新懲罰值(tRFC)對於第二層記憶體120可變成比第一層記憶體118更高。但更重要的參數是再新間隔tREFI，其對於第一層記憶體118及第二層記憶體120是相同的，因為即使tRFC增加也比tREFI(及tREF)小得多。
雖然第一層記憶體118及第二層記憶體120可藉由相同技術製造，但第二層記憶體120可以相同的晶粒大小提供極大地高的儲存容量。藉由減去位址線放大器及本端子字線驅動器、本端位元線感測放大器的最佳化以及對金屬佈線層的減少相依性，可以實現第二層記憶體120的容量增加。應理解，第二層記憶體120可利用藉由消除位址線放大器及本端子字線驅動器而釋放的空間來得到個別位元儲存胞的額外容量，從而提供第二層記憶體120的容量比第一層記憶體118的容量的顯著增加。
第一層記憶體118可為習知DRAM記憶體，其提供高速存取以及受技術的幾何形狀限制的體積。在一些實例實施例中，第一層記憶體118可利用半導體晶粒的高達30%的面積來支援本端子字線驅動器及本端位元線感測放大器，以便減少存取操作資料113的等待時間。
第二層記憶體120可為可以稍微降級的存取時間換取容量的顯著增加的DRAM技術的新架構。第二層記憶體120可利用藉由不實施本端子字線驅動器且最佳化本端位元線感測放大器而釋放的空間，以便提供大於50%額外儲存容量而無需增加半導體晶粒的大小。為了適應額外容量，可藉由多晶矽層製作額外個別位元儲存胞的互連。使用多晶矽層來互連額外容量可在不影響第二層記憶體120的擁塞的金屬互連層的情況下執行。由於消除了本端子字線驅動器、多晶矽互連件以及最佳化本端位元線感測放大器，第二層記憶體120的列位址選擇(RAS)及行位址選擇(CAS)控制需要額外時間來存取用於記憶體資料匯流排122的操作資料113。
為了適應第一層記憶體118與第二層記憶體120之間的RAS及CAS的時序差，記憶體控制器114可提供主要控制匯流排124及輔助控制匯流排126。主要控制匯流排124可耦接至第一層記憶體118以便提供RAS及CAS控制線的標準時序。輔助控制匯流排126可耦接至第二層記憶體120以便提供RAS及CAS控制線的延伸時序版本。
第一層記憶體118及第二層記憶體120的組合可提供當前不可用於處理器陣列102的若干選項。第一層記憶體118及第 二層記憶體120的此組合可有助於將記憶體子系統116按比例縮小至較小尺寸，同時保證高容量以及高效能。最佳化第一層記憶體118以提供減少的等待時間，同時最佳化第二層記憶體120以提供增加的容量。在處理器陣列102上執行的應用程式可使用記憶體子系統116作為硬體快取機制或軟體分層結構。在前者中，第一層記憶體118充當第二層記憶體120的快取記憶體，且僅第二層記憶體120的容量將對作業系統是可見的。在後者中，第一層記憶體118及第二層記憶體120均可對作業系統是可見的，從而得到較高容量。然而，作業系統將必須實施調度改變以使得能夠將具有關鍵時序的操作資料113儲存在第一層記憶體118中且將具有非關鍵時序的操作資料113儲存在第二層記憶體120中。
已發現，電子系統100可藉由使用第一層記憶體118允許軟體應用程式的高速執行以及提供由第二層記憶體120所提供的增加的容量而增強處理器陣列102的效能。第一層記憶體118及第二層記憶體120的讀取及寫入存取時間的差異可以由記憶體控制器114管理且處理器陣列102是完全不可見。藉由在記憶體子系統116中併入第二層記憶體120，可實現較大容量而無需增加封裝及板的數目。與第一層記憶體118的相等容量相比，所得系統可使用較少能量，需要較少冷卻，且配合在較小空間中。
現參看圖2，其中示出在一實施例中第二層記憶體120的儲存胞陣列的架構方塊圖。第二層儲存陣列201的架構方塊圖描繪儲存胞陣列202，其具有配置成N乘M矩形陣列的若干陣列片段204。可存在跨越陣列片段204的N列配置的若干字線206。字線206可由全域字線驅動器208驅動，所述全域字線驅動器208 可控制定址陣列片段204的所有M行的所有字線206。全域字線驅動器208可控制各自驅動儲存胞陣列202的N列中的所有陣列片段204的全域字線210的完整集合。
陣列片段204中的每一者可包含若干個別位元儲存胞(未圖示)，所述個別位元儲存胞選擇性耦接至由全域字線驅動器208驅動的字線206中的一者。應理解，存在比圖中所示更多的全域字線210。舉例而言，陣列片段204中的每一者可包含五百一十二條字線206，且所述字線206中的每一者可耦接至五百一十二個個別位元儲存胞。
個別位元儲存胞的選擇性群組可耦接至本端位元線感測放大器的輸入(如圖4中所示)以便產生資料位元線212。應理解，第二層記憶體120的記憶體位址的一部分可選擇性啟用字線206中的一者，如藉由對由列位址選擇(RAS)信號(未圖示)提供的位址進行解碼所確定。行位址選擇(CAS)可僅選擇由列位址選擇(RAS)信號啟用的資料位元線212的一部分。
已發現，第二層記憶體120的實施例藉由將全域字線210直接驅動至個別位元儲存胞而在第二層儲存陣列201中提供額外容量。第一層記憶體118需要陣列片段204中的每一者內的額外空間以便為耦接至陣列片段204的全域字線210中的每一者添加放大器。雖然為全域字線210中的每一者添加放大器以產生本端字線(未圖示)可減少第一層記憶體118的等待時間，但它們對陣列片段204中的每一者增加5%-10%的面積。相比之下，第二層記憶體120可利用更多個別位元儲存胞的額外空間以便以額外等待時間換取額外儲存容量。
現參看圖3，其中示出在一實施例中用於第二層記憶體120的經最佳化本端位元線感測放大器301的示意圖。經最佳化本端位元線感測放大器301的示意圖可存在於圖2的陣列片段204中的每一者中。經最佳化本端位元線感測放大器301的最佳化可減少電晶體中的每一者的寬度以便節省面積。經最佳化本端位元線感測放大器301可比圖1的第一層記憶體118的本端位元線感測放大器(未圖示)節省8%至15%。應理解，具有較窄寬度的電晶體可佔據較少面積，但也傳導較少電流。以此方式，經最佳化本端位元線感測放大器301可節省面積，但增加了電路的操作的等待時間。
經最佳化本端位元線感測放大器301的示意圖描繪位元線預充電電路302，其包含由均衡控制304控制的三個N通道MOSFET。當均衡控制304被確證(asserted)時，VDD/2電壓306可選通至位元線(BL)308及互補位元線(-BL)310兩者。分路電晶體312可確保BL 308及-BL 310兩者中的電壓是相等的。在實施例中，VDD可等於3.3V，且當均衡控制信號304被確證時，BL 308及-BL 310兩者可等於1.65V。第二層記憶體120中提供的額外容量可利用多晶矽層用於形成BL 308及-BL 310。
在個別位元儲存胞(未圖示)的寫入期間以及在再新處理期間可使用位元線回饋電路314。經最佳化本端位元線感測放大器301的輸出可為位元線隨耦器316，其可藉由確證晶片選擇(chip select；CS)信號318而激活。分別藉由資料輸出(DQ)320及互補資料輸出(-DQ)322可將BL 308及-BL 310的當前狀態傳遞至圖1的記憶體資料匯流排122。
位元線回饋電路314可為CMOS鎖存器，其在一實施例中可包含彼此連接的一組2個反相器，使此可視化的較容易方式是垂直觀看以使得兩者的閘極連接的頂部NMOS電晶體324及頂部PMOS電晶體326可看作第一CMOS反相器。此節點隨後連接至底部NMOS電晶體328及底部PMOS電晶體330的汲極/源極節點，以上電晶體328及330形成當前圖中的底部處的第二CMOS反相器。類似地，底部CMOS反相器的共同閘極連接至第一CMOS反相器的源極/汲極。
在讀取BL 308及-BL 310之前，可確證均衡控制信號304以便將BL 308及-BL 310兩者預充電至VDD/2電壓306。在自個別儲存胞的位元讀出期間，BL 308及-BL 310在相反方向上充電，經最佳化本端位元線感測放大器301藉由將電壓進一步拉動彼此遠離而放大此電壓差直至它們充電至Vdd 332及Vss 334。在個別儲存胞的讀取期間，BL 308可處於第一讀取電壓Vdd/2+差量，且-BL 310可處於第二讀取電壓Vdd/2-差量。其中差量電壓表示儲存在個別儲存胞中的位元的值。
舉例而言，底部反相器的閘極可為Vdd/2+差量，在此點，其開始更大程度地接通底部NMOS電晶體328，進而當設定高控制線336被確證時朝向Vss 334拉動-BL 310，其對第一CMOS反相器提供正回饋從而更大程度地接通頂部PMOS電晶體326且當設定低控制線338被確證時朝向VDD 332對BL 308充電。最後，在有限時間之後，此正回饋落實反相器的電壓以使得BL 308及-BL 310分別處於Vdd 332及Vss 334，從而指示正讀取的所儲存位元具有零值且進而放大原始的小值。當CS 318被確證時，BL 308及 -BL 310電壓的值分別傳送至DQ 320及-DQ 322。
舉例而言，操作次序可包含：
1)可將BL 308及-BL 310預充電至VDD/2電壓306
2)儲存在個別儲存胞中的位元值可偏置(bias)BL 308及-BL 310
3)正回饋迫使BL 308及-BL 310到達Vdd 332或Vss 334
4)CS 318被確證造成DQ 320及-DQ 322反映BL 308及-BL 310
5)設定高控制線336及設定低控制線338被否定以隔離BL 308及-BL 310
6)確證均衡信號304以將BL 308及-BL 310預充電至VDD/2電壓306以準備讀取下一位元值。
已發現，經最佳化本端位元線感測放大器301可減少陣列片段204中使用的面積，但也增加第二層記憶體120的操作等待時間。應理解，藉由實施經最佳化本端位元線感測放大器301而在陣列片段204中節省的空間可用以添加更多個別位元儲存胞，以便以額外等待時間換取額外儲存容量。
現參看圖4，其中示出在一實施例中第二層記憶體120的額外容量401的示意圖。額外容量401的示意圖包含配置在經最佳化本端位元線感測放大器301周圍的個別儲存胞402的陣列。多晶矽互連件404可用以將個別儲存胞402耦接至經最佳化本端位元線感測放大器301。多晶矽互連件404形成於積體電路製造程序的多晶矽層中。在半導體製程中多晶矽層可位於金屬層下方且表示比金屬層高的電阻值。
應理解，個別儲存胞402的陣列可僅為額外容量401的一部分。相同的個別儲存胞402遍布第二層記憶體120是。額外容量401不同於標準容量，因為多晶矽互連件404可用以形成圖3的BL 308及圖3的-BL 310。
應進一步理解，多晶矽互連件404與經最佳化本端位元線感測放大器301的組合會增加第二層記憶體120的等待時間。第二層記憶體120的增加的等待時間會阻止第二層記憶體120使其不能存取圖1的時序關鍵的操作資料113。藉由限制支援系統要求所需的第一層記憶體118的數目，額外容量401可允許第二層記憶體120適應較大資料集。第二層記憶體120可幫助限制系統空間、功率要求以及系統冷卻，同時適應大資料集。
現參看圖5，其中示出在本發明的另一實施例中電子系統100的製造方法500的流程圖。方法500包含：在方塊502，中形成記憶體子系統116，包含：提供經組態以藉由快速控制匯流排124儲存具有關鍵時序的操作資料113的第一層記憶體118，以及藉由降低效能的控制匯流排126耦接經組態以儲存具有非關鍵時序的操作資料113的第二層記憶體120；在方塊504中，藉由快速控制匯流排124及降低效能的控制匯流排126將記憶體控制器114耦接至記憶體子系統116；在方塊506中，將本端快取記憶體112耦接至記憶體控制器114及記憶體子系統116；以及，在方塊508中，耦接經組態以存取操作資料113的處理器104。
所得方法、程序、設備、裝置、產品及/或系統是直接的、有成本效益的、不複雜的、高度通用、準確、敏感且有效的，且可藉由適配已知組件用於準備、高效且經濟的製造、應用及利用 來實施。本發明的實施例的另一重要態樣在於其有價值地支援且服務於降低成本、簡化系統以及增加效能的歷史趨勢。
本發明的實施例的這些及其他有價值的態樣因此將現有技術狀態推進到至少下一個位準。
雖然已與特定最佳模式結合而描述了本發明，但應理解，所屬領域中具通常知識者根據前述描述將明瞭許多替代方案、修改及變化。因此，預期地涵蓋落入所包含申請專利範圍的範疇內的所有此等替代方案、修改以及變化。本文闡述或附圖中所示的所有內容應在說明性及非限制性意義上來解釋。
100‧‧‧電子系統
102‧‧‧處理器陣列
104‧‧‧第一處理器
105‧‧‧高速本端記憶體
106‧‧‧第二處理器
108‧‧‧第N-1處理器
110‧‧‧第N處理器
112‧‧‧緩衝快取記憶體\本端快取記憶體
113‧‧‧操作資料
114‧‧‧記憶體控制器
116‧‧‧記憶體子系統
118‧‧‧第一層記憶體
120‧‧‧第二層記憶體
122‧‧‧記憶體資料匯流排
124‧‧‧主要控制匯流排
126‧‧‧輔助控制匯流排

Claims (15)

  1. 一種電子系統，其包括：處理器，其經組態以存取操作資料；高速本端記憶體，其耦接至所述處理器，經組態以儲存有限量的所述操作資料；記憶體控制器，其耦接至緩衝快取記憶體，經組態以維持所述操作資料的流動；以及記憶體子系統，其耦接至所述記憶體控制器，包含：第一層記憶體，藉由快速控制匯流排耦接至所述記憶體控制器以儲存具有關鍵時序的所述操作資料，以及第二層記憶體，藉由不同於所述快速控制匯流排的降低效能的控制匯流排耦接至所述記憶體控制器以儲存具有非關鍵時序的所述操作資料。
  2. 如申請專利範圍第1項所述的電子系統，其中所述第二層記憶體提供比所述第一層記憶體更多的容量及更長的等待時間。
  3. 如申請專利範圍第1項所述的電子系統，其中所述第二層記憶體包含具有位元線回饋電路的經修改本端位元線感測放大器。
  4. 如申請專利範圍第1項所述的電子系統，其中所述第二層記憶體包含耦接至儲存胞陣列的全域字線驅動器。
  5. 如申請專利範圍第1項所述的電子系統，其中所述第二層記憶體包含具有用於位元線(BL)的多晶矽互連件的儲存胞陣列。
  6. 如申請專利範圍第1項所述的電子系統，其中所述記憶體子系統的所述第一層記憶體是低等待時間裝置，包含位址線放大器及本端子字線驅動器，且所述第二層記憶體是較高容量裝置，不包含所述位址線放大器及所述本端子字線驅動器。
  7. 如申請專利範圍第1項所述的電子系統，其中所述第二層記憶體包含具有位元線預充電電路的經修改本端位元線感測放大器。
  8. 如申請專利範圍第1項所述的電子系統，其中所述第二層記憶體包含經組態以將全域字線直接耦接至陣列片段的全域字線驅動器。
  9. 如申請專利範圍第1項所述的電子系統，其中所述第二層記憶體包含比所述第一層記憶體更大數目的陣列片段。
  10. 如申請專利範圍第1項所述的電子系統，其中所述第二層記憶體包含經修改本端位元線感測放大器，所述經修改本端位元線感測放大器包含耦接至位元線回饋電路的設定高控制線及設定低控制線。
  11. 如申請專利範圍第1項所述的電子系統，其中由於全域字線驅動器、經最佳化本端位元線感測放大器以及用於位元線(BL)的多晶矽佈線，所述第二層記憶體包含比所述第一層記憶體大30%-50%的容量。
  12. 如申請專利範圍第1項所述的電子系統，其中所述第二層記憶體包含在儲存胞陣列中及耦接至用於位元線(BL)的多晶矽互連件的額外容量。
  13. 如申請專利範圍第1項所述的電子系統，其中所述第 二層記憶體包含經最佳化本端位元線感測放大器，所述經最佳化本端位元線感測放大器具有比所述第一層記憶體的本端位元線感測放大器更窄的電晶體。
  14. 如申請專利範圍第1項所述的電子系統，其中所述記憶體子系統包含安裝於模組中的所述第一層記憶體及所述第二層記憶體。
  15. 如申請專利範圍第1項所述的電子系統，其中所述記憶體控制器提供對所述第一層記憶體的低等待時間存取以及對所述第二層記憶體的高等待時間存取。
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