TWI654607B - 具有變化速度及密度之位元胞之靜態隨機存取記憶體架構 - Google Patents

具有變化速度及密度之位元胞之靜態隨機存取記憶體架構

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Abstract

本發明提供一種SRAM，其具有：一第一位元胞陣列，其具有一第一密度及一第一存取速度；及一第二位元胞陣列，其具有大於該第一密度之一第二密度及小於該第一存取速度之一第二存取速度。該SRAM進一步包含：一第一組字線驅動器，其等經耦合至該第一位元胞陣列；一第二組字線驅動器，其等經耦合至該第二位元胞陣列；及一列解碼器，其經耦合至該第一位元胞陣列及該第二位元胞陣列兩者。

Description

具有變化速度及密度之位元胞之靜態隨機存取記憶體架構
本申請案係關於一種SRAM架構，且更特定言之係關於一種具有變化速度及密度之位元胞之SRAM架構。
傳統上，藉由將一位元胞之例項一起拼接成一位元胞陣列中而設計SRAM (靜態隨機存取記憶體)。可最佳化一個別位元胞以達成各種目標。例如，針對一些應用，可以相對慢讀取及寫入操作為代價，針對高密度最佳化一位元胞，而針對其他應用，可以佔據一較大晶粒面積為代價針對高速度操作最佳化一位元胞。
根據本發明之一實施例，本發明係關於一種包括一記憶體之電路。該記憶體包括：一第一位元胞陣列，其具有一第一密度及一第一存取速度；一第二位元胞陣列，其具有大於該第一密度之一第二密度及小於該第一存取速度之一第二存取速度；一第一組字線驅動器，其等經耦合至該第一位元胞陣列；一第二組字線驅動器，其等經耦合至該第二位元胞陣列；及一列解碼器，其經耦合至該第一位元胞陣列及該第二位元胞陣列兩者。 根據本發明之另一實施例，本發明係關於一種方法，其包括：產生一第一位元胞陣列之一第一佈局，該第一位元胞陣列具有一第一密度及一第一存取速度；產生一第二位元胞陣列之一第二佈局，該第二位元胞陣列具有大於該第一密度之一第二密度及小於該第一存取速度之一第二存取速度；產生一第一組字線驅動器之一第三佈局，該第一組字線驅動器經耦合至該第一位元胞陣列；產生一第二組字線驅動器之一第四佈局，該第二組字線驅動器經耦合至該第二位元胞陣列；產生一列解碼器之一第五佈局，該列解碼器經耦合至該第一位元胞陣列及該第二位元胞陣列兩者；及根據該第一佈局、該第二佈局、該第三佈局、該第四佈局及該第五佈局製造一或多個遮罩。 根據本發明之一進一步實施例，本發明係關於一種具有一蝶形架構之記憶體，該記憶體包括：該記憶體之該蝶形架構的一第一半部中之一第一位元胞陣列，該第一位元胞陣列包括第一複數個位元胞，其中該第一複數個位元胞中之各位元胞具有一第一維數及一第二維數；該記憶體之該蝶形架構的一第二半部中之一第二位元胞陣列，該第二位元胞陣列包括第二複數個位元胞，其中該第二複數個位元胞中之各位元胞具有一第一維數及一第二維數，其中該第一複數個位元胞中之該等位元胞的該第一維數在值上大於該第二複數個位元胞中之該等位元胞的該第一維數，且該第一複數個位元胞中之該等位元胞的該第二維數在值上實質上相同於該第二複數個位元胞中之該等位元胞的該第二維數；一第一組字線驅動器，其等經耦合至該第一位元胞陣列；一第二組字線驅動器，其等經耦合至該第二位元胞陣列；及一列解碼器，其經耦合至該第一位元胞陣列及該第二位元胞陣列兩者。
在下文描述中，術語「一些實施例」之範疇不限於意謂一項以上實施例，相反，該範疇可包含一項實施例、一項以上實施例或可能所有實施例。 本文中所描述之實施例提供一種在單個SRAM內利用兩種不同位元胞(尤其是高速度位元胞及高密度位元胞)之有效架構及設計方法。在一些實施例中，具有一蝶形架構之一SRAM在蝶形架構之一側上包含一高速度位元胞陣列之高速度位元胞，且在蝶形架構之另一側上包含一高密度位元胞陣列之高密度位元胞。由兩個位元胞陣列共用各種列解碼器、時脈產生器、輸入緩衝器及鎖存器、及列存取電路，其中針對兩個位元胞陣列分離地調諧自定時路徑。 圖1繪示具有一蝶形架構之一SRAM 100之一平面圖，其中一高密度位元胞陣列102佔據蝶形架構之一側(即，經放置於一第一半部中)且一高速度位元胞陣列104佔據蝶形架構之另一側(即，經放置於一第二半部中)。一處理器106藉由一匯流排或互連件108存取SRAM 100。為便於闡釋，圖1中未繪示一記憶體控制器，但其可與處理器106整合。處理器106可表示一或多個處理器，各處理器具有一或多個處理器核心。儘管SRAM 100被繪示為與處理器106分離之一組件，但在一些實施方案中，SRAM 100可與處理器106整合。SRAM 100可為一記憶體階層之部分，諸如一快取記憶體。 顧名思義，高密度位元胞陣列102具有高於高速度位元胞陣列104之一個別位元胞密度，但以讀取及寫入操作慢於高速度位元胞陣列104為代價。在一些實施方案中，處理器106可獨立地存取高密度位元胞陣列102或高速度位元胞陣列104。在其他實施方案中，高密度位元胞陣列102及高速度位元胞陣列104可共用相同位址空間，其中當讀取或寫入一字組時，高密度位元胞陣列102表示字組之一子集，且該高速度位元胞陣列表示字組之剩餘部分。例如，高密度位元胞陣列102可表示一字組之較高階位元，而高速度位元胞陣列104可表示該字組之較低階位元。 可由高密度位元胞陣列102及高速度位元胞陣列104共用單個介面。圖1之特定實例中繪示由高密度位元胞陣列102及高速度位元胞陣列104共用之若干功能單元：用以提供一輸入緩衝器及鎖存器以及一時脈產生器之功能之一功能單元110；一列存取驅動器112；一列預解碼器114；及一列解碼器116。 高密度位元胞陣列102具有其自身專用之字線驅動器118、一位元線預充電解碼器120、及用以提供行存取驅動器及一讀取/寫入控制器之功能之一功能單元122。此外，高密度位元胞陣列102具有其自身位元線預充電功能單元124、一行多工器126、一讀取/寫入功能單元128、及用以提供資料及寫入啟用鎖存器以及一資料(Q)驅動器之一功能單元130。 由高密度位元胞陣列102及高速度位元胞陣列104兩者共用之功能單元佔據SRAM 100之蝶形架構之一中心部分。 類似地，高速度位元胞陣列104具有其自身專用之字線驅動器132、一位元線預充電解碼器134、及用以提供行存取驅動器及一讀取/寫入控制器之功能之一功能單元136。此外，高速度位元胞陣列104具有其自身位元線預充電功能單元138、一行多工器140、一讀取/寫入功能單元142、及用以提供資料及寫入啟用鎖存器以及一資料(Q)驅動器之一功能單元144。 圖1中所繪示之各種功能之分組係為便於闡釋而製作且並非意謂暗示功能單元之一特定佈局。作為一特定實例，功能單元110被繪示為具有一輸入緩衝器及鎖存器以及一時脈產生器之功能。在一定程度上可任意地將此等功能表示為分離功能單元或表示為一個功能單元。類似備註適用於圖1中所繪示之其他功能單元。 高密度位元胞146及高速度位元胞148繪示高密度位元胞陣列102中之個別位元胞在與高速度位元胞陣列104之彼等位元胞相較時之相對維數。此等位元胞之各者具有由圖1中之變數「Y」所表示之相同高度。即，兩種不同類型之位元胞陣列中之各位元胞沿平行於位元線定向之一方向具有相同大小維數(相對於圖1之圖式之垂直定向)。然而，針對高密度位元胞陣列102，位元胞146沿垂直於位元線定向(水平定向)之一方向之維數(由圖1中之「Xhd」所表示)小於由圖1中之「Xhs」所表示的高速度位元胞148之彼維數。具有沿平行於位元線(正交於字線)之一方向取得的維數之相同值之各位元胞促進SRAM 100中高密度位元胞陣列102及高速度位元胞陣列104的有效佈局。 一自定時路徑150與高密度位元胞陣列102相關聯，且一自定時路徑152與高速度位元胞陣列104相關聯。自定時路徑150包含：一字線路徑154，其表示沿用於高密度位元胞陣列102之行追蹤的一虛設字線之信號傳播；及一虛設位元胞路徑156，其用於高密度位元胞陣列102中之位元胞之列追蹤。類似地，自定時路徑152包含：一字線路徑158，其表示沿用於高速度位元胞陣列104之行追蹤的一虛設字線之信號傳播；及一虛設位元胞路徑160，其用於高速度位元胞陣列104中之位元胞之列追蹤。自定時路徑150及152經調諧用於其等各自位元胞陣列以提供追蹤PVT (程序-電壓-溫度)變動之時序，且提供足夠時序裕度以考量其等各自位元胞陣列中之最慢位元胞。圖2提供自定時路徑150及152之一更詳細圖解。 圖2繪示高密度位元胞陣列102或高速度位元胞陣列104之任一者之一自定時路徑，其中一位元胞陣列202表示高密度位元胞陣列102或高速度位元胞陣列104。圖3繪示圖2之自定時路徑中所繪示的各種信號之時序。 參考圖2，將一時脈信號206提供至一控制器208。例如，功能單元110之時脈產生器功能可提供時脈信號206，其中時脈信號206被確證為高(HIGH)以開始一讀取或寫入操作。此係由在圖3中標記為「時脈」之信號來繪示。回應於時脈信號206被確證為高，控制器208確證在圖2及圖3中表示為GTP之一內部時脈信號210。將內部時脈信號GTP提供至各種功能單元以開始一讀取或寫入操作，諸如對位元線預充電以及啟用各種行存取驅動器及讀取/寫入控制器，如由圖2中之一功能單元212所表示。 對應於控制器208確證GTP內部時脈信號，啟用一字線驅動器214以確證一字線(WL)信號216。經確證之特定字線取決於待寫入或讀取字組之記憶體位址，其中為便於闡釋，僅繪示一個字線信號。此外，啟用一虛設字線驅動器218以確證一虛設字線(DWL)信號220。此等信號在圖3中予以繪示且分別被標記為WL及DWL。 延遲元件222及224表示DWL信號220之傳播延遲，其中由延遲元件222及224所表示之傳播延遲經調諧(經設計)使得DWL信號220追蹤沿位元胞陣列202內之字線之信號傳播延遲(行追蹤)。DWL信號220用作至複數個虛設位元胞之一字線信號，其中為便於闡釋，在圖2中將兩個虛設位元胞表示及標記為226及228。一延遲元件230表示虛設字線信號220沿虛設位元胞之信號傳播，且一延遲元件232表示一虛設字線(DBL)信號234沿虛設位元胞之信號傳播。由延遲元件230及232所表示之信號傳播經調諧(經設計)使得虛設位元線(DBL)信號234追蹤跨位元胞陣列202中之位元胞的列之信號傳播延遲。 虛設位元胞(例如，虛設位元胞226及228)各經組態為一固定狀態，使得取決於所遵循之特定慣例，在每個讀取/寫入週期上拉或下拉DBL信號234。例如，虛設位元胞可經組態以下拉DBL信號234，其中可新增一DBL下拉236以調諧下拉，使得虛設位元胞適當地執位元胞陣列202之列追蹤。在一些例項中，SRAM 100可組態有用於各位元胞之互補位元線，使得可獲得一DBL信號234及DBL信號234之邏輯補數兩者。在此等例項中，一DBL上拉可用於列追蹤，但為便於闡釋，未展示針對DBL信號234及DBL下拉236之邏輯補數。在圖3中展示DBL信號234 (標記為「DBL」之信號)在確證DWL信號之後的一定時間延遲處被拉低(LOW)。 回應於感測到DBL信號234已被拉低，控制器208撤銷確證一重設信號236，使得各種信號返回至其等靜態狀態。例如，如圖3中所指示，回應於重設信號236 (標記為「重設」)被拉低，撤銷確證GTP內部時脈信號，接著撤銷確證WL及DWL信號。此外，回應於重設信號被拉低，控制器208確證一感測放大器啟用(SAE)信號238 (在圖3中標記為「SAE」)，以啟用適當功能單元中之各種感測放大器及電路以讀取或寫入資料至位元胞陣列202。在圖2中，一功能單元240表示由SAE信號238啟用之各種電路。針對一讀取操作，在一定時間延遲(CLK2Q)之後，可自SRAM 100獲得有效資料，如由圖3中標記為「Q」之信號所指示。 應理解，在實施例之描述中，一信號係經確證為高或經撤銷確證為低以引起一所要動作係一設計選擇之問題。例如，在上文所描述且如圖3中所繪示之特定實施例中，重設信號被拉低(被撤銷確證為低)以指示各種其他信號待被置於其等各自靜態狀態。此一慣例具有以下優點：若電力中斷，則重設信號236自動變為低。然而，應明白，圖3中所繪示之各種信號僅係特定實施例之實例，因為在一特定信號經確證或撤銷確證以引起一所要動作方面可遵循各種慣例。 藉由利用一蝶形架構設計方法，SRAM 100可經設計使得由SRAM 100之兩側(即，高密度位元胞陣列102及高速度位元胞陣列104)共用各種功能(諸如由功能單元110提供之時脈產生器及由列解碼器116提供之列存取)。此允許將兩種類型之記憶體併入至單個SRAM 100中，由此允許在一晶片應用中記憶體資源的有效分配。以此方式，處理器106可在需要時相對快地讀取或寫入記憶體中之一字組之一些位元，而可以較高密度儲存可針對其等容忍一較高延時之記憶體中的其他字組位元。圖4繪示此設計方法。 參考圖4，在步驟402中，產生一高密度位元胞陣列之一佈局，且在步驟404中產生一高速度位元胞陣列之一佈局。產生一位元胞陣列之一佈局包含形成一位元胞之諸多例項，且將該位元胞之例項拼接在一起。一自定時路徑與各位元胞陣列佈局相關聯，其中在步驟406中，調諧與高密度位元胞陣列相關聯之自定時路徑，使得存在適當行及列追蹤，如關於圖2之實施例所描述。類似地，在步驟408中，調諧與高速度位元胞陣列相關聯之自定時路徑以進行適當行及列追蹤。在步驟410中，產生(設計)由高速度位元胞陣列及高密度位元胞陣列共用之各種功能單元。例如，在步驟410中，可產生一列解碼器及列存取驅動器之一佈局。存在經執行以產生適於遮罩製造之檔案之諸多步驟，但如圖4中所繪示之程序僅具體地展示若干此等步驟。步驟412表示其中產生根據任何數目個熟知格式進行遮罩製造之各種檔案的程序之部分，其中在步驟414中製造一或多個遮罩以製作包含SRAM 100之一整合式晶片。 圖4之流程圖中所繪示之步驟無需按所繪示次序執行。例如，步驟406可在執行步驟404之前，緊接在步驟402之後。此外，各種步驟可在設計程序中重複。 由圖4之程序所繪示之諸多步驟可由一可程式化運算平台(諸如圖5中所繪示)來執行。圖5繪示一處理器502，該處理器502藉由一互連件或匯流排504耦合至各種其他功能單元，諸如一網路介面506、一使用者介面508、一圖形處理器510及一系統記憶體512。處理器502表示一或多個處理器，其中各處理器可包括一或多個處理器核心。系統記憶體512可為一記憶體階層之部分，或該記憶體階層之一些組件可與處理器502嵌入於相同晶片上。模組514繪示儲存於記憶體512中之指令，該等指令當由處理器502執行時引起圖5之可程式化運算平台執行如關於圖4之程序所描述之電路佈局產生。 已在SRAM 100之背景下描述各項實施例，但一般而言實施例不限於SRAM，且需要限於特定種類之埠結構，諸如單埠或雙埠記憶體。除SRAM位元胞及相關聯電路外之電路結構亦可用於如圖1中所繪示之具有一蝶形架構之一記憶體中。例如，其他實施例中之記憶體類型可包含ROM (唯讀記憶體)、以及ROM及SRAM之雙埠或偽雙埠變動。 本文中所描述之各種技術之實施方案可使用眾多通用或專用運算系統環境或組態來操作。可適於結合本文中所描述之各種技術使用的運算系統、環境及/或組態之實例包含但不限於個人電腦、伺服器電腦、手持型或膝上型裝置、多處理器系統、基於微處理器之系統、機上盒、可程式化消費電子產品、網路PC、迷你電腦、主機電腦、智慧型電話、平板電腦、可穿戴電腦、雲端運算系統、虛設電腦、海事電子裝置及類似者。 本文中所描述之各種技術可在由一電腦執行之電腦可執行指令(諸如程式模組)之一般背景下實施。程式模組包含執行特定任務或實施特定抽像資料類型之常式、程式、物件、組件、資料結構等。此外，各程式模組可以其自身方式實施，且無需皆以相同方式實施。雖然程式模組可在單個運算系統上執行，但應明白，在一些實施方案中，程式模組可在適於彼此通信之分離運算系統或裝置上實施。一程式模組亦可為硬體及軟體之某個組合，其中由程式模組執行之特定任務可透過硬體、軟件或兩者之某個組合來完成。 本文中所描述之各種技術可在分佈式運算環境中實施，其中任務係由透過一通信網路(例如，藉由硬連線鏈路、無線鏈路或其等之各種組合)鏈接之遠端處理裝置來執行。在一分佈式運算環境中，程式模組可經定位於本端電腦儲存媒體及遠端電腦儲存媒體(包含例如記憶體儲存裝置及類似者)兩者中。 此外，本文中所提供之論述可被視為關於某些特定實施方案。應理解，本文中所提供之論述係出於使一般技術者能夠製作及使用由發明申請專利範圍之標的物在本文中界定之任何標的物之目的而提供。發明申請專利範圍之標的物應不意欲限於本文中所提供之實施方案及闡釋，但包含根據發明申請專利範圍之彼等實施方案之修改形式，包含實施方案之部分及不同實施方案之元件之組合。應明白，在任何此實際實施方案之發展中，如在任何工程或設計項目中，應作出眾多實施方案特定決策以達成可隨實施方案變化之開發者的特定目標，諸如符合系統相關及業務相關之約束。此外，應明白，此一發展努力可能係複雜且耗時的，但對於受益於本發明之一般技術者而言，仍將係一常規設計、製造及製作任務。 本文中描述一種包括一記憶體之整合式電路之各項實施方案，其中該記憶體包含：一第一位元胞陣列，其具有一第一密度及一第一存取速度；一第二位元胞陣列，其具有大於該第一密度之一第二密度及小於該第一存取速度之一第二存取速度；一第一組字線驅動器，其等經耦合至該第一位元胞陣列；一第二組字線驅動器，其等經耦合至該第二位元胞陣列；及一列解碼器，其經耦合至該第一位元胞陣列及該第二位元胞陣列兩者。 本文中描述一種方法之各項實施方案，其中該方法包括：產生一第一位元胞陣列之一第一佈局，該第一位元胞陣列具有一第一密度及一第一存取速度；產生一第二位元胞陣列之一第二佈局，該第二位元胞陣列具有大於該第一密度之一第二密度及小於該第一存取速度之一第二存取速度；產生一第一組字線驅動器之一第三佈局，該第一組字線驅動器經耦合至該第一位元胞陣列；產生一第二組字線驅動器之一第四佈局，該第二組字線驅動器經耦合至該第二位元胞陣列；產生一列解碼器之一第五佈局，該列解碼器經耦合至該第一位元胞陣列及該第二位元胞陣列兩者；及根據該第一佈局、該第二佈局、該第三佈局、該第四佈局及該第五佈局製造一或多個遮罩。 本文中描述一種具有一蝶形架構之記憶體之各項實施方案。該記憶體包含該記憶體之該蝶形架構的一第一半部中之一第一位元胞陣列，其中該第一位元胞陣列包含第一複數個位元胞，且其中該第一複數個位元胞中之各位元胞具有一第一維數及一第二維數。該記憶體進一步包含該記憶體之該蝶形架構的一第二半部中之一第二位元胞陣列，其中該第二位元胞陣列包含第二複數個位元胞，且其中該第二複數個位元胞中之各位元胞具有一第一維數及一第二維數。該第一複數個位元胞中之該等位元胞的該第一維數在值上大於該第二複數個位元胞中之該等位元胞的該第一維數，且該第一複數個位元胞中之該等位元胞的該第二維數在值上實質上相同於該第二複數個位元胞中之該等位元胞的該第二維數。該記憶體進一步包含：一第一組字線驅動器，其等經耦合至該第一位元胞陣列；一第二組字線驅動器，其等經耦合至該第二位元胞陣列；及一列解碼器，其經耦合至該第一位元胞陣列及該第二位元胞陣列兩者。 已詳細參考在隨附圖式及圖中繪示其等實例之各項實施方案。闡述眾多特定細節以提供本文中提供之發明的透徹理解。然而，可在無此等特定細節之情況下實踐本文中提供之發明。在一些其他例項中，未詳細描述熟知方法、程序、組件、電路及網路以免不必要地混淆實施例之細節。 若使用一或多個電路來實現一實施例之一些或所有例項，則可參考一電路或電路元件之一節點或端子作為一輸入埠或一輸出埠。針對其中一埠係雙端子結構之一電路(例如，模製為集總參數系統之電路)，一所引用節點或端子形成雙端子結構之一個端子，其中應理解，一接地軌道(或基板)作為雙端子結構之另一端子。 亦應理解，儘管術語第一、第二等可在本文中用以描述各種元件，但是此等元件不應受限於此等術語。此等術語僅用以區分一元件與另一元件。例如，一第一元件可被稱為第二元件，且類似地，一第二元件可被稱為第一元件。第一元件及第二元件分別係兩個元件，但其等不應被視為同一元件。 本文中提供之發明之描述中所使用之術語僅出於描述特定實施方案之目的且並非意欲於限制本文中提供之發明。如在本文中提供之發明之描述及隨附發明申請專利範圍中所使用，除非內文另有明確指示，否則單數形式「一(a、an)」及「該」亦意欲於包含複數形式。如本文中所使用之術語「及/或」指代且涵蓋相關聯列出項之一或多者之任何及所有可能組合。當在本說明書中使用時，術語「包含(includes)」、「包含(including)」、「包括(comprises)」及/或「包括(comprising)」指定存在所述特徵、整數、步驟、操作、元件及/或組件，但不排除存在或新增一或多個其他特徵、整數、步驟、操作、元件、組件及/或其等之群組。 如本文中所使用，取決於內文，術語「若」可被解釋為意謂「在…時」或「在…之後」或「回應於判定…」或「回應於偵測到…」。類似地，取決於內文，片語「若判定…」或「若偵測到[一所述狀況或事件]」可被解釋為「在判定…之後」或「回應於判定…」或「在偵測到[該所述狀況或事件]之後」或「回應於偵測到[該所述狀況或事件]」。術語「上」及「下」；「上部」及「下部」；「向上」及「向下」；「下方」及「上方」；以及指示一給定點或元件之上或之下之相對位置之其他類似術語可結合本文中所描述之各種技術之一些實施方案來使用。 雖然前述內容係關於本文中所描述之各種技術之實施方案，但可根據可由下文發明申請專利範圍判定之本發明設計其他及進一步實施方案。 儘管已以結構特徵及/或方法動作特有之語言描述標的物，但應理解，隨附發明申請專利範圍中界定之標的物不必限於上文所描述之特定特徵或動作。相反，本文中所描述之特定特徵及動作被揭示為實施發明申請專利範圍之實例形式。
100‧‧‧靜態隨機存取記憶體
102‧‧‧高密度位元胞陣列
104‧‧‧高速度位元胞陣列
106‧‧‧處理器
108‧‧‧匯流排/互連件
110‧‧‧功能單元
112‧‧‧列存取驅動器
114‧‧‧列預解碼器
116‧‧‧列解碼器
118‧‧‧字線驅動器
120‧‧‧位元線預充電解碼器
122‧‧‧功能單元
124‧‧‧位元線預充電功能單元
126‧‧‧行多工器
128‧‧‧讀取/寫入功能單元
130‧‧‧功能單元
132‧‧‧字線驅動器
134‧‧‧位元線預充電解碼器
136‧‧‧功能單元
138‧‧‧位元線預充電功能單元
140‧‧‧行多工器
142‧‧‧讀取/寫入功能單元
144‧‧‧功能單元
146‧‧‧高密度位元胞
148‧‧‧高速度位元胞
150‧‧‧自定時路徑
152‧‧‧自定時路徑
154‧‧‧字線路徑
156‧‧‧虛設位元胞路徑
158‧‧‧字線路徑
160‧‧‧虛設位元胞路徑
202‧‧‧位元胞陣列
206‧‧‧時脈信號
208‧‧‧控制器
210‧‧‧內部時脈信號
212‧‧‧功能單元
214‧‧‧字線驅動器
216‧‧‧字線(WL)信號
218‧‧‧虛設字線驅動器
220‧‧‧虛設字線(DWL)信號
222‧‧‧延遲元件
224‧‧‧延遲元件
226‧‧‧虛設位元胞
228‧‧‧虛設位元胞
230‧‧‧延遲元件
232‧‧‧延遲元件
234‧‧‧虛設字線(DBL)信號
236‧‧‧DBL下拉/重設信號
238‧‧‧感測放大器啟用(SAE)信號
240‧‧‧功能單元
402‧‧‧步驟
404‧‧‧步驟
406‧‧‧步驟
408‧‧‧步驟
410‧‧‧步驟
412‧‧‧步驟
414‧‧‧步驟
502‧‧‧處理器
504‧‧‧互連件/匯流排
506‧‧‧網路介面
508‧‧‧使用者介面
510‧‧‧圖形處理器
512‧‧‧系統記憶體
514‧‧‧模組
本文中參考隨附圖式描述各種技術之實施方案。然而，應理解，隨附圖式僅繪示本文中所描述之各項實施方案且並非意謂限制本文中所描述之各種技術之實施例。 圖1繪示根據本文中所描述之實施方案的具有一蝶形架構之一SRAM之一平面圖。 圖2繪示根據本文中所描述之實施方案的一位元胞陣列之一自定時路徑。 圖3繪示根據本文中所描述之實施方案的一位元胞陣列之一自定時路徑之信號時序。 圖4繪示根據本文中所描述之實施方案的一記憶體之一設計程序。 圖5繪示根據本文中所描述之實施方案的用以實施圖4之設計程序之一可程式化運算平台。

Claims (20)

  1. 一種電路，其包括： 一記憶體，其包括： 一第一位元胞陣列，其具有一第一密度及一第一存取速度； 一第二位元胞陣列，其具有大於該第一密度之一第二密度及小於該第一存取速度之一第二存取速度； 一第一組字線驅動器，其等經耦合至該第一位元胞陣列； 一第二組字線驅動器，其等經耦合至該第二位元胞陣列；及 一列解碼器，其經耦合至該第一位元胞陣列及該第二位元胞陣列兩者。
  2. 如請求項1之電路，其進一步包括： 一處理器，其經耦合至該記憶體以讀取及寫入儲存於該記憶體中之字組， 其中該第一位元胞陣列提供針對儲存於該記憶體中之該等字組之一第一位元集且該第二位元胞陣列提供針對儲存於該記憶體中之該等字組之一第二位元集。
  3. 如請求項2之電路，其中該處理器存取具有一單個位址空間之該第一位元胞陣列及該第二位元胞陣列。
  4. 如請求項1之電路，其進一步包括存取具有一單個位址空間之該第一位元胞陣列及該第二位元胞陣列之一處理器。
  5. 如請求項1之電路，其進一步包括： 一第一自定時路徑，其經耦合至該第一位元胞陣列；及 一第二自定時路徑，其經耦合至該第二位元胞陣列。
  6. 如請求項5之電路，其中該第一自定時路徑經調諧至該第一位元胞陣列，且該第二自定時路徑經調諧至該第二位元胞陣列。
  7. 如請求項1之電路，其中： 該第一位元胞陣列包括第一複數個位元胞，該第一複數個位元胞中之各位元胞具有一第一維數及一第二維數；且 該第二位元胞陣列包括第二複數個位元胞，該第二複數個位元胞中之各位元胞具有一第一維數及一第二維數， 其中該第一複數個位元胞中之各位元胞的該第一維數在值上大於該第二複數個位元胞中之各位元胞的該第一維數，且該第一複數個位元胞中之各位元胞的該第二維數在值上實質上相同於該第二複數個位元胞中之各位元胞的該第二維數。
  8. 如請求項7之電路，其中該記憶體進一步包括字線，其中該第一複數個位元胞中之各位元胞之該第一維數實質上平行於該等字線而定向，且該第二複數個位元胞中之各位元胞之該第一維數實質上平行於該等字線而定向。
  9. 如請求項7之電路，其進一步包括： 一處理器，其經耦合至該記憶體以讀取及寫入儲存於該記憶體中之字組， 其中該第一位元胞陣列提供針對儲存於該記憶體中之該等字組之一第一位元集且該第二位元胞陣列提供針對儲存於該記憶體中之該等字組之一第二位元集。
  10. 如請求項9之電路，其中該處理器存取具有一單個位址空間之該第一位元胞陣列及該第二位元胞陣列。
  11. 如請求項10之電路，其進一步包括： 一第一自定時路徑，其經耦合至該第一位元胞陣列；及 一第二自定時路徑，其經耦合至該第二位元胞陣列。
  12. 如請求項11之電路，其中該第一自定時路徑經調諧至該第一位元胞陣列，且該第二自定時路徑經調諧至該第二位元胞陣列。
  13. 一種方法，其包括： 產生一第一位元胞陣列之一第一佈局，該第一位元胞陣列具有一第一密度及一第一存取速度； 產生一第二位元胞陣列之一第二佈局，該第二位元胞陣列具有大於該第一密度之一第二密度及小於該第一存取速度之一第二存取速度； 產生一第一組字線驅動器之一第三佈局，該第一組字線驅動器經耦合至該第一位元胞陣列； 產生一第二組字線驅動器之一第四佈局，該第二組字線驅動器經耦合至該第二位元胞陣列； 產生一列解碼器之一第五佈局，該列解碼器經耦合至該第一位元胞陣列及該第二位元胞陣列兩者；及 根據該第一佈局、該第二佈局、該第三佈局、該第四佈局及該第五佈局製造一或多個遮罩。
  14. 如請求項13之方法，其進一步包括： 產生針對該第一位元胞陣列之一第一自定時路徑之一第六佈局； 調諧該第一自定時路徑之該第六佈局以提供該第一位元胞陣列之行及列追蹤； 產生針對該第二位元胞陣列之一第二自定時路徑之一第七佈局；及 調諧該第二自定時路徑之該第七佈局以提供該第二位元胞陣列之行及列追蹤。
  15. 如請求項14之方法，其中： 產生該第一位元胞陣列之該第一佈局進一步包括拼接一第一位元胞之例項，該第一位元胞具有一第一維數及一第二維數；及 產生該第二位元胞陣列之該第二佈局進一步包括拼接一第二位元胞之例項，該第二位元胞具有一第一維數及一第二維數， 其中該第一位元胞之該第一維數在值上大於該第二位元胞之該第一維數，且該第一位元胞之該第二維數在值上實質上相同於該第二位元胞之該第二維數。
  16. 一種具有一蝶形架構之記憶體，該記憶體包括： 該記憶體之該蝶形架構的一第一半部中之一第一位元胞陣列，該第一位元胞陣列包括第一複數個位元胞，其中該第一複數個位元胞中之各位元胞具有一第一維數及一第二維數； 該記憶體之該蝶形架構的一第二半部中之一第二位元胞陣列，該第二位元胞陣列包括第二複數個位元胞，其中該第二複數個位元胞中之各位元胞具有一第一維數及一第二維數，其中該第一複數個位元胞中之該等位元胞的該第一維數在值上大於該第二複數個位元胞中之該等位元胞的該第一維數，且該第一複數個位元胞中之該等位元胞的該第二維數在值上實質上相同於該第二複數個位元胞中之該等位元胞的該第二維數； 一第一組字線驅動器，其等經耦合至該第一位元胞陣列； 一第二組字線驅動器，其等經耦合至該第二位元胞陣列；及 一列解碼器，其經耦合至該第一位元胞陣列及該第二位元胞陣列兩者。
  17. 如請求項16之記憶體，其進一步包括： 一第一自定時路徑，其經耦合至該第一位元胞陣列；及 一第二自定時路徑，其經耦合至該第二位元胞陣列。
  18. 如請求項17之記憶體，其中該第一自定時路徑經調諧至該第一位元胞陣列，且該第二自定時路徑經調諧至該第二位元胞陣列。
  19. 如請求項16之記憶體，其中該列解碼器位於該記憶體之該蝶形架構之一中心部分中。
  20. 如請求項19之記憶體，其進一步包括： 一第一自定時路徑，其位於該記憶體之蝶形架構之該第一半部中且經耦合至該第一位元胞陣列；及 一第二自定時路徑，其位於該記憶體之蝶形架構之該第二半部中且經耦合至該第二位元胞陣列。
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