CN106847331B - 具有存储器管理机制的电子系统 - Google Patents

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Abstract

公开具有存储器管理机制的电子系统。所述电子系统包括：处理器，被配置为访问操作数据；本地高速缓冲存储器，连接到处理器，被配置为存储有限量的操作数据；存储器控制器，连接到本地高速缓冲存储器，被配置为保持操作数据的流动；和存储器子系统，连接到存储器控制器，包括：第一级存储器，被配置为通过快速控制总线存储具有关键时序的操作数据，和第二级存储器，被配置为通过降低性能的控制总线存储具有非关键时序的操作数据。

Description

具有存储器管理机制的电子系统
本申请要求于2015年12月3日提交的第62/262,493号美国临时专利申请和于2016年6月6日提交的第15/174,986号美国临时专利申请的权益，所述美国临时专利申请的主题通过引用包含于此。
技术领域
本发明的实施例主要涉及一种电子系统，更具体地讲，涉及一种用于电子系统的数据存储功能的系统。
背景技术
现代应用程序对数据存储装置有不同的性能方面的要求。例如，高容量、低延迟、高带宽和低功耗是系统建造者的一些要求。存储技术，例如，动态随机存取存储器(DRAM)提供上述的诸多优点，已成为几十年来对于主存储器的首选。然而，上述要求最终相互冲突，并且随着技术节点大小低于10nm，此问题将增加。新存储技术(例如，电阻式存储器)承诺提供上述多项要求，并具有附加的功能，包括非易失性和技术可伸缩性。然而，这样的系统也面临它们写路径可靠性和耐久性不足的技术挑战，使得它难以完全代替具有这些技术的DRAM。
DRAM容量随着几何尺寸的减小而呈指数方式扩大，但是，应用程序数据集的容量增加已经超出了技术的发展。为了管理应用程序数据集的容量增加，必须增加存储模块的数量。存储模块的数量的增加可对印刷电路板、电源、冷却扇的数量和系统可靠性的相应减少产生连锁影响。
因此，仍然存在对具有存储管理机制的电子系统的需要，以在大型计算环境中提高执行可靠性和性能。鉴于不断增加的商业竞争压力，随着日益增加的消费者期望和市场中有意义的产品差异化的机会减少，发现这些问题的答案就越来越重要。此外，降低成本、提高效率和性能的需求以及满足竞争压力增加了找到这些问题答案的紧迫性和必要性。
一直在寻找这些问题的解决方案，但是之前的发展没有教导或提出任何解决方案，因此，对于这些问题的解决方案在现有技术中被长期规避。
发明内容
本发明的实施例提供了一种电子系统，包括：处理器，被配置为访问操作数据；高速本地存储器，连接到处理器，被配置为存储有限量的操作数据；存储器控制器，连接到高速缓冲存储器，被配置为保持操作数据的流动；和存储器子系统，连接到存储器控制器，包括：第一级存储器，被配置为通过快速控制总线存储具有关键时序的操作数据，和第二级存储器，被配置为通过降低性能的控制总线存储具有非关键时序的操作数据。
本发明的实施例提供了一种制造电子系统的方法，包括：通过以下操作形成存储器子系统：通过快速控制总线连接被配置为存储具有关键时序的操作数据的第一级存储器，通过降低性能的控制总线连接被配置为存储具有非关键时序的操作数据的第二级存储器；通过快速控制总线和降低性能的控制总线将存储器控制器连接到存储器子系统；将本地高速缓冲存储器连接到存储器控制器和存储器子系统；以及连接被配置为访问操作数据的处理器。
除了上述提到的步骤或者元件之外，本发明的某些实施例还可以具有其他步骤或者元件，或者本发明的某些实施例可以具有替代上述提到的步骤或者元件的其他步骤或者元件。通过参考附图阅读以下详细描述，所述步骤或元件将对本领域技术人员变得清楚。
附图说明
图1是实施例中具有存储器管理机制的电子系统的架构框图。
图2是实施例中第二级存储器的第二级存储阵列的架构框图。
图3是实施例中用于第二级存储器的优化的本地位线感测放大器的示意图。
图4是实施例中第二级存储器的附加容量的示意图。
图5是本发明的另外实施例中制造电子系统的方法的流程图。
具体实施方式
各种实施例提供了一种具有存储器管理的电子系统，通过建立较少负担的I/O结构以最大化电子系统的执行效率。所述电子系统可提出可具有高速易失性存储器以匹配系统速度要求的分级存储器结构以及可具有更大容量但是提供较低接口速度的第二级存储器结构。
所述电子系统的各种实施例可提供用于存储器管理的节省空间和节能架构，可适应大应用程序数据库。分级存储器结构可以被存储器控制器控制，该存储器控制器可适应高速易失性存储器和分级存储器结构的不同时钟速率结构。
以使本领域技术人员能够实现和使用本发明的足够细节来描述以下实施例。应理解，其他实施例基于本公开将是明显的，并且在不脱离本发明实施例的范围的情况下，可做出系统、处理或者机械变化。
在以下描述中，给出大量具体细节以提供对本发明的透彻理解。然而，将会清楚，本发明可在没有这些具体细节的情况下实施。为避免模糊本发明的实施例，一些公知电路、系统配置和处理步骤未详细公开。
示出系统的实施例的附图是半图解的，而不是按比例的，具体地讲，一些尺寸为清晰呈现而在附图中被夸大。相似地，尽管为便于描述附图中的示图通常显示相似的方向，但是附图中的这种描绘在大部分情况下是任意的。一般来说，本发明可以在任何方向上操作。
在本发明实施例中，这里所谓的术语“模块”可包括具有机械接口结构的可插拔的硬件结构和保持存储器封装的安装装置。此外，如果模块被写入装置权利要求部分，则出于装置权利要求的目的和范围，模块被视为包括硬件电路。此外，例如，硬件可以是电路、处理器、存储器、集成电路、集成电路核、压力传感器、惯性传感器、微机电系统(MEMS)、无源装置、或者它们的组合。
这里所谓的术语“单元”是由硬件组件或者用于特定功能的硬件状态机形成的电路。“单元”可被用于时序关键功能，并不必要包括软件功能或者支持。
现在参照图1，示出实施例中具有存储器管理机制的电子系统100的架构框图。电子系统100包括处理器阵列102，处理器阵列102具有第一处理器104、第二处理器106、第N-1处理器108和第N处理器110。处理器阵列102可以是系统中的单独处理器、在单独处理器模块中的处理器核、或者它们的组合。
处理器阵列102中的每个处理器可访问本地高速缓冲存储器112，例如，能够为处理器阵列102中的所有处理器提供操作数据113(例如，指令和数据)的易失性存储器高速缓存。应理解，第一处理器104、第二处理器106、第N-1处理器108和第N处理器110的架构均可连接到高速本地存储器105，高速本地存储器105可用作为它们的核服务的近似的高速缓存。高速本地存储器105可包括接近存储器阵列102的核的存储器结构，为操作系统和用户应用程序的运行提供对指令和数据的快速访问。高速本地存储器105可被配置为用于加速指令和数据提取的L1、L2、Lm高速缓存。高速存储器105的尺寸可限制可为第一处理器104、第二处理器106、第N-1处理器108、或者第N处理器110的运行所保留的指令和数据的量。
本地高速缓冲存储器112可以是用于管理操作数据113的流动的外部高速缓存，操作数据113可以是操作系统指令、应用程序指令、用户数据、或者它们的组合。应理解，本地高速缓冲存储器112是在处理器阵列外部但是极为接近处理器阵列的存储器结构，并且专用于提供对操作系统指令、应用程序指令、用户数据、或者它们的组合的快速访问。
存储器控制器114可协调操作数据113(例如，命令和用户数据)从存储器子系统116传输到本地高速缓冲存储器112，以及从本地高速缓冲存储器112传输到存储器子系统116。存储器子系统116可以是包括第一级存储器118和第二级存储器120的单独模块，第一级存储器118和第二级存储器120均链接到存储器控制器114和存储器数据总线122。操作数据113可包含在作为处理器阵列102的暂留点的第一级存储器118、第二级存储器120、或者它们的组合中。存储器控制器114可通过快速控制总线124连接到第一级存储器118。存储器控制器114可通过降低性能的控制总线126连接到第二级存储器120。应理解，存储器子系统116可以是单独模块，例如，双列直插式存储器模块(DIMM)、多芯片封装、具有多个存储器封装的印刷电路板、或者它们的组合。
存储器控制器114可以以相同速率为第一级存储器118和第二级存储器120提供刷新时序。在第一级存储器118和第二级存储器120中，各个位存储单元的构造可以是相同的。在第二级存储器120中，类似本地子字线驱动器的外围电路被消除，而本地位线感测放大器和IO线被优化在较小的区域内。尽管这导致第二级存储器120的更高的访问延迟(即，tAA、tAC)，但这将不会影响刷新时序(tREF)或者刷新间隔(tREFI)。刷新惩罚(tRFC)可与本地位线感测放大器的激活和预充电时序有关。第二级存储器120的优化可包括消除本地子字线驱动器和优化本地位线感测放大器，这会分别增加行地址选择(RAS)和列地址选择(CAS)控制延迟，与第一级存储器118相比，刷新惩罚(tRFC)对于第二级存储器120会更高。但是，更重要的参数是刷新间隔tREFI，它对于第一级存储器118和第二级存储器120是相同的，这是因为，即使增加的tRFC也比tREFI(和tREF)小得多。
虽然第一级存储器118和第二级存储器120可通过相同的技术制造，但第二级存储器120可以以相同的裸片尺寸提供大得多的存储容量。第二级存储器120的容量的增加可通过没有地址线放大器和本地子字线驱动器、本地位线感测放大器的优化和对金属布线层的降低的依赖来实现。应理解，第二级存储器120可使用地址线放大器和本地子字线驱动器的消除而释放的空间，而单独的位存储单元的附加容量在第二级存储器120的容量上提供超过第一级存储器118的存储容量的显著增加。
第一级存储器118可以是传统DRAM存储器，传统DRAM存储器提供由技术的几何参数限制的容量和高速访问。在一些示例实施例中，第一级存储器118可使用高达30％的半导体裸片面积来支持本地子字线驱动器和本地位线感测放大器，以减少访问操作数据113的延迟。
第二级存储器120可以是DRAM技术的新架构，它可以使用显著的容量增加来交换轻微劣化的访问时间。第二级存储器120可利用不用实施本地子字线驱动器并且优化本地位线感测放大器而释放的空间，以便提供大于50％的附加存储容量而不增加半导体裸片的尺寸。为了适应附加容量，可通过多晶硅层来实现附加的单独位存储器单元的互连。可以在不影响第二级存储器120的拥挤的金属互连层的情况下，执行使用多晶硅层来将附加容量互连。因为本地子字线驱动器的消除、第二级存储器120的多晶硅互连以及优化本地位线感测放大器，行地址选择(RAS)和列地址选择(CAS)控制需要附加的时间以访问存储器数据总线122的操作数据113。
为了适应第一级存储器118和第二级存储器120之间的RAS和CAS的时序的差异，存储器控制器114可提供主控制总线124和次级控制总线126。主控制总线124可连接到第一级存储器118以提供RAS和CAS控制线的标准时序。次级控制总线126可连接到第二级存储器120以提供RAS和CAS控制线的扩展时序版本。
第一级存储器118和第二级存储器120的组合可提供当前不可用于处理器阵列102的若干选择。第一级存储器118和第二级存储器120的这种组合可帮助存储器子系统116缩放到更小的尺寸，同时保证高容量以及高性能。当第一级存储器118被优化以提供减少的延迟时，第二级存储器120被优化以提供增加的容量。在处理器阵列102上执行的应用程序可使用存储器子系统116作为硬件高速缓存机制或者软件分级结构。在前者中，第一级存储器118作为第二级存储器120的高速缓存，并且只有第二级存储器120的容量对操作系统可见。在后者中，第一级存储器118和第二级存储器120两者对操作系统可见，从而得到更高容量。然而，操作系统可不得不实施调度改变，以使具有关键时序的操作数据113存储在第一级存储器118中，并使具有非关键时序的操作数据113存储在第二级存储器120中。
已发现，电子系统100可通过使用第一级存储器118允许软件应用程序的高速执行并提供由第二级存储器120提供的增加的容量，来提高处理器阵列102的性能。第一级存储器118和第二级存储器120的读访问时间和写访问时间的差异可由存储器控制器114管理，并且对处理器阵列102完全不可见。通过将第二级存储器120包含在存储器子系统116中，可达到更高的容量，而不增加封装和板的数量。与第一级存储器118的同等容量相比，所得到的系统可使用更少的能量，需要更少的冷却，并且适合于更小的空间。
参照图2，示出了实施例中第二级存储器120的存储单元阵列的架构框图。第二级存储器阵列201的架构框图描绘了具有按N×M矩形阵列布置的多个阵列段204的存储单元阵列202。可存在穿过阵列段204的N行布置的多条字线206。字线206可被全局字线驱动器208驱动，全局字线驱动器208可控制对阵列段204的所有M列进行寻址的所有字线206。全局字线驱动器208可控制一整组全局字线210，所述一整组全局字线210中的每条全局字线210驱动存储单元阵列202的N行中的所有阵列段204。
每个阵列段204可包括选择性地连接到由全局字线驱动器208驱动的一条字线206的多个单独的位存储单元(未示出)。应理解，图中示出多条全局字线210。作为示例，每个阵列段204可包括512条字线206，每条字线206可连接到512个单独的位存储单元。
单独的位存储单元的选择组可连接到本地位线感测放大器的输入以产生数据位线212(如图4所示)。应理解，第二级存储器120的存储器地址的部分可选择性地启用通过对行地址选择(RAS)信号(未示出)提供的地址解码而确定的一条字线206。列地址选择(CAS)可仅选择通过行地址选择(RAS)信号启用的数据位线212的一部分。
已发现，第二级存储器120的实施例通过直接将全局字线210驱动到单独的位存储单元，而在第二级存储器阵列201中提供了附加容量。第一级存储器118在每个阵列段204中需要附加空间，以添加用于连接到阵列段204的每条全局字线210的放大器。尽管添加用于每条全局字线210的放大器以创建本地字线(未示出)可减少第一级存储器118的延迟，但是它们将每个阵列段204增加5％-10％的面积。相比之下，第二级存储器120可使用多个单独的位存储单元的附加空间，以使用附加延迟来交换附加存储容量。
参照图3，示出实施例中用于第二级存储器120的优化的本地位线感测放大器301的示意图。优化的本地位线感测放大器301的示意图可存在于图2的每个阵列段204中。优化的本地位线感测放大器301的优化可减少每个晶体管的宽度以节省面积。优化的本地位线感测放大器301相比于图1中的第一级存储器118的本地位线感测放大器(未示出)可节省8％-15％的面积。应理解，具有更窄宽度的晶体管可占用更少面积，但也传导更小电流。以这种方式，优化的本地位线感测放大器301可节省空间，但也增加了电路操作的延迟。
优化的本地位线感测放大器301的示意图描绘位线预充电电路302，位线预充电电路302包括由均衡控制304控制的三个N沟道MOSFET。当均衡控制304被声明(asserted)时，VDD/2电压306可对位线(BL)308和互补位线(-BL)310两者进行门控。分流晶体管312可确保BL 308和-BL 310二者的电压相等。在实施例中，VDD可等于3.3V，并且当均衡控制304被声明时，BL 308和-BL 310两者可等于1.65V。第二级存储器120提供的附加容量可使用用于形成BL 308和-BL 310的多晶硅层。
位线反馈电路314可在单独的位存储单元(未示出)的写入期间和刷新处理期间被使用。优化的本地位线感测放大器301的输出可以是位线跟随器316，位线跟随器316可通过声明芯片选择(CS)318而被激活。BL 308和-BL310的当前状态可分别通过数据输出(DQ)320和互补数据输出(-DQ)322被传送到图1的存储器数据总线122。
位线反馈电路314可以是CMOS锁存器，在实施例中，CMOS锁存器可包括一组相互连接的2个反相器——用于可视化的更容易的方式是通过垂直观看，使得栅极连接在一起的顶部NMOS晶体管324和顶部PMOS晶体管326可被视为第一CMOS反相器。这个节点随后被连接到底部NMOS晶体管328和底部PMOS晶体管330的漏极/源极节点，底部NMOS晶体管328和底部PMOS晶体管330在当前附图的底部形成第二CMOS反相器。类似地，底部CMOS反相器的公共栅极连接到第一CMOS反相器的源极/漏极。
在读BL 308和-BL 310之前，均衡控制304可被声明，以将BL 308和-BL310预充电到VDD/2电压306。在从单独的存储单元读出位期间，BL 308和-BL 310以相反方向被充电——优化的本地位线感测放大器301通过将电压进一步彼此拉远来放大这个电压差，直到它们被充电到VDD 332和VSS 334。在单独的存储单元的读期间，BL 308可以是第一读电压VDD/2+delta，-BL310可以是第二读电压VDD/2-delta。delta电压表示存储在单独的存储单元中的位的值。
作为示例，底部反相器的栅极可以是VDD/2+delta，此时，开始导通底部NMOS晶体管328更长时间，从而当控制线set_high 336被声明时，将-BL310拉向VSS 334，并将正反馈提供给第一CMOS反相器，以导通顶部PMOS晶体管326更长时间，并且当控制线set_low 338被声明时，将BL 308充电到VDD 332。最后，在有限时间之后，该正反馈完成反相器的电压，使得BL308和-BL 310分别处于VDD 332和VSS 334，指示被读取的存储的位具有零值，并且由此放大原始的较小值。当CS 318被声明时，BL 308和-BL 310的电压值分别传送到DQ 320和-DQ 322。
作为示例，操作的顺序可包括：
1)BL 308和-BL 310可预充电到VDD/2电压306；
2)存储在单独的存储单元中的位值可偏置BL 308和-BL 310；
3)正反馈促使BL 308和-BL 310达到VDD 332或者VSS 334；
4)声明的CS 318使得DQ 320和-DQ 322反映BL 308和-BL 310；
5)set_high 336和set_low 338被无效以隔离BL 308和-BL 310；
6)在准备读下一位值时，均衡304被声明以将BL 308和-BL 310预充电到VDD/2电压306。
已发现，优化的本地位线感测放大器301可减少阵列段204中使用的面积，而且增加第二级存储器120的操作延迟。应理解，通过实施优化本地位线感测放大器301在阵列段204中节省的空间可用于添加多个单独的位存储单元，以使用附加延迟来交换附加存储容量。
参照图4，示出在实施例中第二级存储器120的附加容量401的示意图。附加容量401的示意图包括围绕优化的本地位线感测放大器301布置的单独的存储单元402的阵列。多晶硅互连404可用于将单独的存储单元402连接到优化的本地位线感测放大器301。多晶硅互连404形成在集成电路制造工艺的多晶硅层中。多晶硅层可位于半导体工艺中的金属层以下，并且表现出比金属层更高的电阻值。
应理解，单独的存储单元402的阵列可仅作为附加容量401的一部分。单独的存储单元402在整个第二级存储器120中是相同的。附加容量401与标准容量不同，这是因为多晶硅互连404可用于形成图3的BL 308和-BL 310。
还应理解，多晶硅互连404和优化的本地位线感测放大器301的组合可增加第二级存储器120的延迟。第二级存储器120的增加的延迟可阻止第二级存储器120能够访问图1的具有关键时序的操作数据113。附加容量401可允许第二级存储器120通过限制被要求支持系统需求的第一级存储器118的数量来容纳更大的数据集。第二级存储器120可帮助限制系统空间、电源要求和系统冷却，同时容纳大数据集。
参照图5，示出在本发明的另外实施例中制造电子系统100的方法500的流程图。方法500包括：在方框502中，形成存储器子系统116，包括：提供被配置为通过快速控制总线124存储具有关键时序的操作数据113的第一级存储器118，通过降低性能的控制总线126连接被配置为存储具有非关键时序的操作数据113的第二级存储器120；在方框504中，通过快速控制总线124和降低性能的控制总线126将存储控制器114连接到存储器子系统116；在方框506中，将本地高速缓冲存储器112连接到存储器控制器114和存储器子系统116；以及在方框508中，连接被配置为访问操作数据113的处理器104。
得到的方法、过程、设备、装置、产品和/或系统是简单的、节省成本的、不复杂的、高灵活性的、准确的、灵敏的和有效的，并且可通过适用已知的组件被实现，以用于方便的、有效的和经济的制造、应用和使用。本发明的实施例的另一重要方面是它可有价值地支持和服务于降低成本、简化系统和提高性能的历史趋势。
因此，本发明的实施例的这些方面和其他有价值的方面至少将技术状态促进到下一水平。
虽然已经结合特定最佳方式描述了本发明，但是应理解，考虑到前面的描述，很多替代、修改和变化对本领域技术人员将是清楚的。相应地，意图使所有这样的替代、修改和变化落入权利要求的范围内。这里阐述的或者在附图中示出的所有内容将以说明性和非限制性的意义来解释。

Claims (15)

1.一种电子系统，包括：
处理器，被配置为访问操作数据；
高速本地存储器，连接到处理器，被配置为存储有限量的操作数据；
存储器控制器，连接到高速缓冲存储器，被配置为保持操作数据的流动；和
存储器子系统，连接到存储器控制器，存储器子系统包括：
第一级存储器，被配置为通过快速控制总线存储具有关键时序的操作数据，和
第二级存储器，被配置为通过降低性能的控制总线存储具有非关键时序的操作数据，
其中，第一级存储器通过快速控制总线连接到存储器控制器，第二级存储器通过降低性能的控制总线连接到存储器控制器，
其中，快速控制总线和降低性能的控制总线是不同的控制总线。
2.如权利要求1所述的系统，其中，第二级存储器提供比第一级存储器更大的容量和更长的延迟。
3.如权利要求1所述的系统，其中，第二级存储器包括具有位线反馈电路的修改的本地位线感测放大器。
4.如权利要求1所述的系统，其中，第二级存储器包括连接到存储单元阵列的全局字线驱动器。
5.如权利要求1所述的系统，其中，第二级存储器包括具有用于位线(BL)的多晶硅互连的存储单元阵列。
6.如权利要求1所述的系统，其中，存储器子系统的第一级存储器是包括地址线放大器和本地子字线驱动器的低延迟装置，并且第二级存储器是不包括地址线放大器和本地子字线驱动器的更高容量的装置。
7.如权利要求1所述的系统，其中，第二级存储器包括具有位线预充电电路的修改的本地位线感测放大器。
8.如权利要求1所述的系统，其中，第二级存储器包括被配置为将全局字线直接连接到阵列段的全局字线驱动器。
9.如权利要求1所述的系统，其中，第二级存储器包括比第一级存储器更多数量的阵列段。
10.如权利要求1所述的系统，其中，第二级存储器包括修改的本地位线感测放大器，其中，本地位线感测放大器包括连接到位线反馈电路的控制线set_high和控制线set_low。
11.如权利要求1所述的系统，其中，第二级存储器由于全局字线驱动器、优化的本地位线感测放大器和用于位线(BL)的多晶硅路由而包括比第一级存储器大30％-50％的容量。
12.如权利要求1所述的系统，其中，第二级存储器包括存储单元阵列中的并连接用于位线(BL)的多晶硅互连的附加容量。
13.如权利要求1所述的系统，其中，第二级存储器包括具有比第一级存储器的本地位线感测放大器更窄的晶体管的优化的本地位线感测放大器。
14.如权利要求1所述的系统，其中，存储器子系统包括安装在一个模块中的第一级存储器和第二级存储器。
15.如权利要求1所述的系统，其中，存储器控制器向第一级存储器提供低延迟访问，并向第二级存储器提供高延迟访问。
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