JPS632196A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置の改良に関し、特に、低消
費電力化、高集積化に適合するように改良された半導体
記憶ｖ４置に関するものである。

［従来の技術］ 近年、たとえば半導体記憶装置の一例としてのダイナミ
ック型ＭＯ８ＲＡＭ等では、その高Ｉ！積化の進展に伴
ない、低消費電力化が望まれている。

ダイナミック型Ｍ　ＯＳ　ＲＡ　Ｍでは、その総消費電
流のうち、ビット線の充放電電流が占める割合が大きい
。そこで、各アクティブサイクル中に、メモリセルアレ
イをすべて動作させずに、全体の１／２．３／４等−部
のみを動作させる方式（以下、メモリセルアレイの分割
動作方式と呼ぶ）が試みられている。

第３図、第４図に、従来のダイナミック型半導体記憶装
置の構成例を示す。第３図は、１Ｍビットのダイナミッ
ク型半導体記憶装置のメモリセルアレイブロック構成図
であり、第４図は、メモリセルアレイブロックの詳細を
、ブロック＃１．＃１−を例にとって示したものである
。

第３図を参照して、外部ＲＡＳ、ＣＡＳの立ち下がりエ
ツジで入力されるロウアドレス＜ＲＡＯ〜ＲＡ９の１０
ビツト）、コラムアドレス（ＧＡＯ〜ＣＡ９の１０ピツ
ト）においては、ＲＡＳ。

ＣＡ８により各ブロックが選択される。

第４図を参照して、ブロック内に設けられたビット線対
は、トランスファゲートＴ１．Ｔ２を介して、８ＬとＢ
Ｌ−１８ＬとＢＬ−のように２分割されている。

第５図は、第４図の動作を示すタイミング図である。第
４図および第５図を参照して、たとえば、ＲＡＳ−１に
従って選ばれたブロック＃１′中のワード線が立ち上が
り、センス信号φＳ゛が立ち上がって、センスが行なわ
れた後、信号φ６が立ち上がって、選択されたブロック
＃１′と反対側のブロック＃１に信号が読出され、該反
対側のブロック＃１のセンス信号が立ち上がって、該反
対側のブロック＃１のビット線対の電位が“Ｈ″“Ｌ”
に定まる。この後、コラムアドレス入力に対応したコラ
ムデコーダノードＣ８が“Ｈ”となって、ビット線対の
電位のデータ線対１１０．１１０に読出される。

逆に、ＲＡＳ−０によってメモリセルアレイブロック＃
１が選ばれた場合は、信号φＢは立ち上がらず、ブロッ
ク＃１は常時プリチャージ状態にでき、消費電力の低減
を図れる。

つまり、ブロック＃１．＃１−のビット線対を、Ｔ、、
Ｔ２なるトランスファゲートを介してＢＬ。

ＢＬと８Ｌ−、ＢＬ−とに２分割したことにより、セン
ス時に、ビット線容量を１／２とでき、ビット線への信
号読出電圧を大きくして、動作余裕を増すとともに、コ
ラムデコーダに隣接するメモリセルフレイブロックへの
信号の読出、ｌｌｌ待時、他のブロックを動作させなく
てもよいようにしたのである。

［発明が解決しようとする問題点１ 次に、上記のような分割動作方式のメモリセルアレイに
おいて、常に、信号ＲＡＳ−０，１に従って選択された
ブロックのみを動作させ、非選択のブロック（反対側の
ブロック）は動作させない、つまりセンスアンプを動作
させないことを考える。

このようにすれば、全ビット線のうち、半分のみがセン
ス動作に従って“Ｈ”またはＬ″′になり、他の半分は
プリチャージレベルのままである。よって、ビット線充
放電電流を半分にし、総消費電流を大幅に減少させるこ
とができる。

このように動作をさせるように構成した従来例の１つを
、第６図、第７図に示す。この例では、第６図に示すよ
うに、コラムデコーダの列を４列にし、ＲＡＳ−０，１
に従って、いずれか２列のコラムデコーダを含むブロッ
クを動作させるようにしている。たとえば、ＲＡＳ−０
の場合は、メモリセルアレイブロック＃１．＄１　′、
＃３．＃３′のセンス信号だけを活性化（“Ｈ”レベル
）し、他のブロックのセンス信号は非活性（“Ｌ”レベ
ル）のままにできる。こうすることで、上記目的は達成
できるが、第６図から明らかなように、コラムデコーダ
列が２倍に増えている。

普通、コラムデコーダは大きな面積を占めるので、その
数が倍増することは、著しいチップ面積の増大を招く。

この例では、チップの長辺方向の長さが増大し、パッケ
ージに対する負担も太き（なる。

第８図は、他の従来例である。第８図の従来例のメモリ
セルアレイ全体の構成は、第３図と全く同じであるが、
ブロック内部の構造が異なる。第８図に示すように、メ
モリセルアレイブロック＃１だけでなく、メモリセルア
レイブロック＃１′に対しても、データ線ｌ１０−、Ｉ
ｌｏ”を配し、これとビット線対ＢＬ”、ＢＬ＝との接
続がコラムデコーダからメモリセルアレイブロック＃１
を通過して配した配ａ、ＣＳにより行なわれている。

この場合は、上述した従来例のように、コラムデコーダ
列が倍増することにはならないが、コラムデコーダ出力
配線Ｃ８のために新たな配ｌｉｔ層を必要とし、配線層
増加による製造プロセスの？！！雑化は避けられない。

従来の半導体記憶装置は、以上のように構成されている
ので、メモリセルアレイの分割動作を行なう場合に、コ
ラムデコーダ列の増加によるチップ面積の増大もしくは
配置ｌｌ！の増大による製造プロセスの複雑化をｔａ　
＜という問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、チップ面積の増大あるいは配線層の増大に
よる製造プロセスの複雑化を避け、かつ、メモリセルア
レイの分割動作による低８！１費電力化が図れる半導体
記憶装置を得ることを目的とする。

し問題点を解決するための手段］ この発明にかかる半導体記憶装置は、分割された各メモ
リセルアレイごとにデータ纏を設けるとともに、コラム
デコーダに隣接していないメモリセル７レイの分割動作
時に、非動作中のメモリセルアレイブロック中のビット
線をコラム選択線として用いるものである。

［作用］ この発明におけるビット線は、これを含むメモリセルア
レイブロックが動作する場合は、通常のビット線の作用
をし、これを含むメモリセルアレイブロックが非動作状
態の場合は、動作するメモリセルアレイブロックのコラ
ム選択線として作用する。

［発明の実施例〕 以下、この発明の一実施例を図について説明する。

この発明の一実施例にかかる半導体記憶装置全体のメモ
リセルアレイブロック構成は、第３図に示す従来のもの
と同じであるが、その詳細な構成は、第１図に示すよう
になっている。第１図は、たとえば、メモリセルアレイ
ブロックのうちのブロック＃１．＃１−を取出し、その
うちの１対のビット線対を含む構造を示す回路図である
。また、第２図に、第１図の回路の動作タイミング図を
示す。以下、第２図を参照しつつ、第１図の回路の動作
を説明する。

第３図に示すように、ＲＡＳ−０の場合は、ブロック＃
１が選択され、ＲＡＳ−１の場合は、ブロック＃１′が
選択され、いずれの場合も、これと反対側のブロックは
、センス信号が非活性のままである。第２図では、ＲＡ
Ｓ−０の場合を点線で示し、ＲＡＳ−１の場合を実線で
示しである。

１）　　ＲＡＳ−０の場合 第２図のタイミング図で、点線で示す場合であり、ブロ
ック＃１中のワード線が立ち上がって、ビット線対ＢＬ
、πに信号が読出された後に、φＳが゛Ｈ″レベルとな
ってセンスが行なわれ、コラムデコーダ出力Ｃ８に従っ
て、選択コラムではビットｍ’ｓ位がデータ線対Ｉ１０
．Ｉ１０に読出される。また、データ書込の場合は、デ
ータ線対Ｉ１０．Ｉ１０に入力されたデータが、選択コ
ラムのビット線対８１．８Ｌに書込まれ、アドレス入力
に対応するメモリセルに書込まれる。

以上の間、ブロック＃１′に対してはセンスは行なわれ
ず、ビット線対ＢＬ″、ＢＬ−は、プリチャージレベル
（第２図では、このレベルは１／２ｖｃｃを想定してい
る）のままであり、これらに対して、ＩＩ諒側からの′
Ｒ流供給は一切不要である。

第２図のタイミング図で実線で示す場合であり、ブロッ
ク＃１′中のワード線が立ち上がって、ビット線対ＢＬ
′、ＢＬ−に信号が続出された後に、φＳ′が“Ｈ”レ
ベルとなってセンスが行なわれ、読出信号に従ってビッ
ト線対ＢＬ−，ＢＬ”が“Ｈ”　”Ｌ’レベルのいずれ
かに定まる。この間、φＳは非活性状態のままであり、
ブロック＃１のビット線対ＢＬ、ＢＬはプリチャージレ
ベルのままである。

次に、選択コラムデコーダ出力Ｃ８ａよびクロック８８
．φ８．がＨ”レベルになる。応じて、ビット線対ＢＬ
、ＢＬは共に“Ｌ″レベル接地電位）となる。

ここで、インバータ１１は、たとえばＣＭＯＳインバー
タであり、その論理しきい値ＶＴＬがビット線プリチャ
ージレベルＶＦＲに対して、０＜Ｖｒ　Ｌ　＜ＶＰ　＊ なる関係を保つように、そのＰＭＯ３ＦＥＴとＮＭＯ８
ＦＥＴのβ比を選んである。したがって、このインバー
タ出力は、選択コラムに対応するもののみ“Ｈ°ルベル
となる。これにより、メモリブロック＃１−のうち選択
コラムに対応するビット線対ＢＬ＝、ＢＬ−のみデータ
線対ｌ１０−。

Ｉ１０′に接続され、データ出力となる。

このように、メモリブロック＃１中のビット線は、選択
コラムに対応する１対のみ接地電位となり、その他はす
べてプリチャージ状態のままとなる。したがって、ビッ
ト線の総充放１２！電流は、はぼ１／２となり、上記の
目的を達成できる。

この例のように、非選択メモリブロックのビット線を選
択メモリプロツク側のコラム選択線として使用すること
により、コラムデコーダ数の増大を防ぎ、かつ、配線層
の追加もしくは配線数の増大を避けつつ、ビット線の充
放Ｎ電流をほぼ半分にすることが可能である。

なお、上記実施例では、メモリセルアレイブロックを１
／２分割動作させる場合を示したが、同様の手法で、１
／４分割動作等の場合にも適用可能である。すなわち、
メモリセルアレイブロックの分割数は問わず、この発明
を適用することができる。

［発明の効果］ 以上のように、この発明によれば、チップ面積の増大あ
るいは製造プロセスの崖雑化を防ぎ、かつ、メモリアレ
イ分割動作により低消費電力化が可能な半導体記憶装置
が得られる効果がある。

【図面の簡単な説明】

ｉＲ１図は、この発明の一実施例の構成を説明するため
の回路図である。第２図は、第１図の動作を説明するた
めのタイミングチャートである。第３図は、従来の半導
体記憶装置６よびこの発明の一実施例にかかる半導体記
憶＠置のメモリセルアレイブロック構成図である。第４
図は、従来の半導体記憶装置の一例の回路図である。第
５図は、第４図の回路の動作を説明するためのタイミン
グチャートである。第６図は、従来の半導体記憶装置の
他の例のメモリセルアレイブロック構成図である。ｊＦ
Ｉ７図は、第６図の構成図に含まれるブロックの構成を
示す回路図である。第８図は、従来の半導体記憶装置の
さらに他の例を示す回路図である。 図において、ＳＡはセンスアンプ、φＳ、φＳ′はセン
スアンプ活性信号、ＢＬ、ＢＬはビット線、■１はイン
バータを示す。

Claims (1)

【特許請求の範囲】
1. （１）複数のメモリセルからなるメモリセルアレイ、メ
   モリセル選択用のワード線およびメモリセルへのデータ
   の入出力用のビット線ならびにビット線へのデータの入
   出力を制御するスイッチング手段および該スイッチング
   手段を選択的に切換えるためのコラムデコーダを備え、
   さらに、メモリセルアレイは複数のブロックに分割され
   ており、アクティブサイクルで、分割されたメモリセル
   アレイのうちの一部ブロックのみが動作するような半導
   体記憶装置において、 上記メモリセルブロックのスイッチング手段を切換える
   ためのコラムデコーダの出力を、コラムデコーダと信号
   を与えるべきスイッチング手段を含むメモリセルブロッ
   クとの間に存在する非動作状態メモリセルブロックのビ
   ット線を通して行なうようにしたことを特徴とする、半
   導体記憶装置。