KR920001328B1 - 오픈비트라인구조를 가지는 다이내믹 랜덤액세스메모리 - Google Patents

오픈비트라인구조를 가지는 다이내믹 랜덤액세스메모리 Download PDF

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KR920001328B1 KR1019880001845A KR880001845A KR920001328B1 KR 920001328 B1 KR920001328 B1 KR 920001328B1 KR 1019880001845 A KR1019880001845 A KR 1019880001845A KR 880001845 A KR880001845 A KR 880001845A KR 920001328 B1 KR920001328 B1 KR 920001328B1
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마쯔시다덴기산교 가부시기가이샤
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Abstract

내용 없음.

Description

오픈비트라인구조를 가지는 다이내믹 랜덤액세스메모리
제1도는 종래의 오픈비트라인구조를 가지는 DRAM을 도시한 개략적인 회로도,
제2도는 본 발명의 제1 실시예에 관한 오프비트라인구조를 가지는 DRAM을 도시한 개략적인 회로도.
제3도는 제2도에 도시한 오픈비트라인구조를 가지는 DRAM의 센스엠프부와 메모리셀부를 도시한 개략적인 회로도.
제4도는 제3도의 메모리셀을 도시한 상세회로도.
제5도는 제3도의 센스앰프를 도시한 상세회로도.
제6도는 본 발명의 제2 실시예에 관한 메모리셀 및 센스앰프를 도시한 개략적인 회로도.
* 도면의 주요부분에 대한 부호의 설명
SA1,SA2,....,SAk : 센스앰프
BL1
Figure kpo00001
, BL2
Figure kpo00002
, BL3
Figure kpo00003
,....,BLk
Figure kpo00004
: 비트라인
WL1,WL2,....,WLj : 워드라인 MC1,MC2,....,MCl : 메모리셀
GBL1
Figure kpo00005
,GBL2
Figure kpo00006
,...., GBLi
Figure kpo00007
: 대역비트라인
11,21,12,22,13,23,...., 1i,2i : 데이터액세스용 트랜지스터
D
Figure kpo00008
: 데이터버스라인
41,51,42,52, ...., 4k,5k : 판독출력용 트랜지스터
본 발명은 오픈비트라인구조를 가지는 다이내믹 랜덤액세스메모리에 관한 것으로서, 특히, 메모리셀의 배열피치가 센스증폭기의 배열피치에 제한을 받지 않는 오픈비트라인구조를 가지는 DRAM에 관한 것이다.
일반적으로, 오픈라인비트를 가지는 다이내믹 랜덤액세스메모리(오픈형 DRAM)는, 두 그룹의 비트라인의 중앙에 배치된 센스앰프로부터 반대방향으로 두 그룹을 비트라인을 연장하고 있는 구조를 가지고 있다.
메모리셀을, 오픈형 DRAM에 형성되어 있는 워드라인과 비트라인의 모든 교차점에 배치하므로써, 고밀도화한 패키지(package)를 가지는 이점이 있다. 다시말하면, 다른 타입의 DRAM에 비하여, 즉, 두 그룹의 비트라인을 센스앰프로부터 동일한 방향으로 연장하고 있는 폴디드비트라인형 DRAM(folded bit line type DRAM)에 비하여, 반도체칩위의 소정의 영역에 더욱 많은 메모리셀을 형성시킬 수 있다.
종래의 오픈형 DRAM은 상술한 바와같은 이점을 가짐과 동시에, 다음과 같은 결점을 가지고 있다. 제1도로부터 명백한 바와같이, 일반적으로 오픈형 DRAM은, 센스앰프(101), (102)... 와, 상기 센스앰프(101), (102)...로부터 반대방향으로 연장되어 있는 두 그룹의 비트라인(201)(301), (202)(302), ...과, 상기 비트라인 (201)(301), (202)(302), ... 및 워드라인(601), (602), (603), (604), ...의 모든 교차점에 배치된 메모리셀(401), (402)....을 가지고 있다. 이러한 오픈형 DRAM에 있어서, 워드라인(601), (602)... 중에서 한 개의 워드라인을 따라 센 메모리셀의 개수는 센스앰프(101), (102)....의 개수와 동일하다. 그런데, 서로 인접하고 있는 센스앰프의 배열피치와, 워드라인을 따라 배치되며, 서로 인접하고 있는 메모리셀의 배열피치는 밀접한 관계를 가지고 있다.
일반적으로, 센스앰프는 여러개의 트랜지스터(예를들면, 6개의 트랜지스터)로 형성되어 있는 반면에, 메모리셀은 한 개의 트랜지스터 및 한 개의 콘덴서로 형성되어 있다. 따라서, 대용량을 가지는 DRAM을 생산하기 위하여 메모리셀의 크기를 고밀도로 축소할 경우에, 워드라인을 따라 배치되며 서로 인접하고 있는 메모리셀의 배열피치는 센스앰프의 배열피치에 비해서 상당히 작게 된다. DRAM의 전체크기는 배열피치가 큰 센스앰프의 배열피치에 영향을 받게 되므로, 메모리셀의 배열피치를 상당히 축소하여도, DRAM의 전체 크기를 그다지 축소시킬 수 없다.
따라서, 본 발명의 주요목적은, 메모리셀의 배열피치가, 고밀도화한 패키지를 실현하기 위하여, 센스앰프의 배열피치에 제한을 받지 않는 오픈비트라인구조를 가지는 개량된 DRAM으로서, 1개의 비트라인을 1개의 센스앰프에 배치하는 종래의 오픈비트라인방식에 대신에, 폴디드비트라인(folded bit line)방식과 같이, 2개의 비트라인을 1개의 센스앰프에 배치하는 오픈비트라인구조를 가지는 개량된 DRAM을 제공하는데 있다.
본 발명의 상기 목적 및 기타 목적을, 센스앰프와, 상기 센스앰프로부터 반대방향으로 연장되어 있는 한쌍의 제1비트라인과, 상기 센스앰프로부터 반대방향으로 연장되어 있으며, 상기 한쌍의 제1비트라인과 평행하게 배치되어 있는 한쌍의 제2비트라인 및 상기 한쌍의 제1비트라인으로부터 선택된 두 개의 비트라인이, 상기 센스앰프로부터 반대방향으로 연장되는 방식으로, 상기 센스앰프로 접속되도록 배치되어 있는 한쌍의 제2비트라인과, 워드라인이, 상기 한쌍의 제1비트라인 및 상기 한쌍의 제2비트라인에 수직으로 교차하는 방식으로, 배치되어 있는 복수개의 워드라인과, 이 워드라인과 상기 한쌍의 제1비트라인 및 상기 한쌍의 제2비트라인을 교차하는 모든 교차점에 배치되어 있는 복수개의 메모리셀로 구성되어 있는 오픈비트라인 구조를 가지는 다이내믹 랜덤액세스메모리에 의해 달성할 수 있다.
본 발명에 따른 상술한 구성으로부터 다음과 같은 이점을 얻을 수 있다. 비트라인 및 워드라인의 모든 교차점에 메모리셀을 배치한 오픈형 DRAM을 개량할 수 있다.
본 발명의 신규성 있는 특징을 첨부된 청구범위에 상세하게 기재하고 있고, 본 발명의 구성 및 구체적인 내용을, 도면과 관련한 아래의 상세한 설명으로부터, 본 발명의 기타 목적 및 특징과 함게, 용이하게 이해할 수 있다.
제2도는 본 발명의 제1실시예에 관한 오픈비트라인구조를 가지는 DRAM의 세부적인 전기회로도를 도시하고 있다. 메모리셀 어레이(MCA)는 복수개의 메모리셀 서브어레이(MCA1),(MCA2),...,(MCAi)(i는 정수)로 형성되어 있다. 각각의 서브어레이(MCAi)는 제2도에 도시된 바와같이 수평방향으로 평행하게 배치된 한쌍의 대역비트라인(GBL1)(
Figure kpo00009
),(GBL2)(
Figure kpo00010
),(GBL3),(
Figure kpo00011
),....,(GBLi)(
Figure kpo00012
)(i는 정수)을 가지고 있다. 수직방향으로 평행하게 배치된 복수개의 워드라인(WL),..., (WLJ)(j는 정수)은 대역비트선(GBLi)(i는 정수)에 수직으로 배치되어 있다.
증폭기(A1), (A2),...., (Ai)(i는 정수)를 메모리셀 서브어레이(MCA1), (MCA2), (MCA3),...., (MCAi)의 일단에 배치하고, 각 쌍의 대역비트라인을 각각의 증폭기에 접속하고 예를들면, 한쌍의 대역비트라인(GBL1), (
Figure kpo00013
)을 증폭기(A1)에 접속하고 있다. 또한, 각각의 증폭기(A1), (A2),...., (Ai)를 한쌍의 데이터 액세스용 트랜지스터(11,21), (12,22),....,(1i,2i)를 통해서 상보적인 데이터버스(D), (
Figure kpo00014
)에 접속하고 있다. 즉, 대역비트라인을, 데이터액세스용 전계효과 트랜지스터(FET) 및 증폭기를 통해서, 한쌍의 데이터버스(D), (
Figure kpo00015
)에 접속하고 있다. 상기 데이터버스를, 입력데이터(IN)를 수신하고 출력데이터(OUT)를 출력하는 입출력회로(I/O)에 접속하고 있다.
한쌍의 데이터액세스용 트랜지스터를 컬럼디코더(CD)에 의해 제어하고 있다. 특히, 한쌍의 제1트랜지스터(11,21)의 게이트전극을, 도체(31)을 통하여, 컬럼디코더(CD)에 접속하고 있다. 동일한 방법으로, 한쌍의 제1트랜지스터(1i,2i)의 게이트전극을, 도체(3i)를 통하여 컬럼디코더(CD)에 접속하고 있다.
또한 제3도는 메모리셀 서브어레이의 세부적인 전기회로도를 도시하고 있다. 제3도에 도시된 바와같이, 각각의 센스앰프를, 스위치용 트랜지스터(41, (42),....,(4k) 및 스위치용 트랜지스터(51),(52),...., (5k)를 각각 통하여, 대역비트라인(GBLi) 및 대역비트라인(
Figure kpo00016
)에 접속하고 있다. 각 쌍의 트랜지스터(41,51), (42,52),...., (4k,5k)의 게이트전극을 세그먼트제어회로(SC1), (SC2),....,(SCk)에 각각 접속하고 있다.
상기 세그먼트제어회로를 어드레스 발생기(AG) 및 타이밍신호 발생기(AG)에 의해 제어하고 있다.
한쌍의 비트라인(BL1,
Figure kpo00017
), (BL2,
Figure kpo00018
),...., (BLk,
Figure kpo00019
)을 각각의 감지증폭기(SA1), (SA2),...., (SAk)에 접속하고 있다. 즉, 비트라인(BNk,
Figure kpo00020
)을 센스앰프로부터 반대방향으로 연장하고 있다. 센스앰프에 접속하고 있지 않은 비트라인(BLD1), (BLD2)을 메모리셀 서브어레이의 양단에 배치하고 있다. 또한, 제1그룹의 비트라인(BLD1), (
Figure kpo00021
), (
Figure kpo00022
),...., (
Figure kpo00023
)을 일직선상에 배치하고 있고, 제2그룹의 비트라인(BL1), (BL2),...., (BLk), (BLD2)을 상기 제1그룹의 비트라인에 평행한 일직선상에 배치하고 있다. 서로 평행하게 배치된 두 종류의 상기 비트라인과 워드라인(WL1), (WL2),...., (WLi)은 수직으로 교차하고 있다. 상기 비트라인과 상기 워드라인의 모든 교차점에서 메모리셀(MC1), (MC2),...., (MCl)(l은 정수)를 배치하고 있다. 각각의 메모리셀의 구조는 동일하고, 제4도에 그 일예를 도시하고 있다. 각각의 메모리셀(MC)은, 소오스 또는 드레인을 비트라인(BL)에 접속하고 있으며, 드레인 또는 소오스를, 메모리셀 커패시터(C)를 통하여 V플레이트에 접속하고 있으며, 게이트를 워드라인(WL)에 접속하고 있는 MOSFET Tc를 구비하고 있다.
워드라인(WL1),....,(WLi)을 로우디코더(RD1),(RD2),(RD3),..., (RD(k+1))에 접속하고 있다. 상기 로우디코더를 어드레스 발생기(AG) 및 타이밍신호 발생기(TG)로부터 출력되는 신호에 의해 제어하고 있다. 어드레스 발생기(AG)는 TKDYDW가 선택한 어드레스를 지시하는 어드레스명령을 수신하다. 타이밍신호 발생기(TG)는 신호(
Figure kpo00024
), (
Figure kpo00025
)를 수신하고 또한 입출력회로(I/O)를 제어한다.
각각의 메모리 서브어레이의 구조는 동일하고, 그 구조가 제3도에 도시되어 있다. 메모리셀 서브어레이(MCAi)는 각각 복수개의 센스앰프(SA1), (SA2),.... (SAk)(k는 정수 : 본 실시예에서는 k=32)를 가지고 있다. 각각의 센스앰프는 동일한 구조를 가지고 있으며, 제5도에 그 일예를 도시하고 있다. 센스앰프는, 감지신호를 증폭하기 위하여 플립플롭회로를 형성하는 P형 MOS FET(T1), (T2) 및 N형 MOS FET(T3), (T4)를 구비하고 있다.
제3도에 도시된 바와같이, 센스앰프(SA1) 및 한쌍의 비트라인(BL,
Figure kpo00026
)은 개방형 비트라인 메모리셀구조를 형성하고 있다. 예를들면, 워드라인(WL4)을 로우디코더(RD2)에 의해 활성화시킬 경우, 메모리셀(MC7), (MC10)은 판독 및 기록을 동시에 할 수 있다. 따라서, 센스앰프(SA1), (SA2)중 한 개의 센스앰프를 어드레스 신호에 의해 선택하여 활성화하고, 메모리셀(MC7), (MC10)중 한 개의 메모리셀을 작동한다.
상술한 바와같이, 비트라인(BLD1), (BLD2)을 어느 센스앰프에도 접속하고 있지 않다. 메모리셀(MC1), (MC2), (MC3) (MC(l-2)), (MC(l-1)) 및 (MC1)을 판독 및 기록하는데 사용하지 않는다. 그러나, 비트라인(BLD1), (BLD2)을 제거할 경우에는, 로우디코더(RD1) 또는 (RD(k+1)의 출력부하와, 로우디코더(RD2), (RD3),...., 또는 (RDk)의 출력부하가 다르게 되고, 또한 비트라인(BL1) 또는 비트라인(
Figure kpo00027
)의 커플링 커패시턴스와, 비트라인(
Figure kpo00028
,BL2), (
Figure kpo00029
,BL3),...., 사이의 커플링 커패시턴스가 다르게 되므로, 안정된 동작특성을 얻을 수 없다. 따라서, 비트라인(BLD1),(BLD2)은 안정된 동작특성을 얻는데 중요한 역할을 한다.
제2도 및 3도에 반도체기억장치의 동작을 이제부터 설명한다. 메모리셀(MC6)에 기억된 정보를 판독하여 출력할 때에는, 우선 로우디코더(RD1)에 의해 워드라인(MC2)을 선택한 다음, 메모리셀(MC6)의 트랜지스터(제4도 참조)는 도전성을 가지게 된다. 또한, 로우디코더(RD2)는 이때에 워드라인(WL4),(WL5),(WL6)를 활성화시키지 않도록 제어하므로, 메모리셀(MC7),(MC8),(MC9)의 트랜지스터(제4도 참조)는 도전성을 가지지 않는다. 결과적으로, 메모리셀(MC6)의 커패시터(C)(제4도 참조)에 충전된 신호전하만을 비트라인(BL1)으로 판독하여 출력하므로서, 비트라인(BL1),(BL1) 사이에 미세한 전위차가 발생한다. 이 미세한 전위차를 센스앰프(SA1)에 의해 증폭하고, 센스앰프(SA1)에 의해 증폭된 신호전압을, 판독출력용 트랜지스터(41),(51)를 통하여 한쌍의 대역비트라인(GBLi,
Figure kpo00030
)에 인가한다. 다음에, 이와같이 인가한 신호전압을 증폭기(Ai)에 의해 증폭한 다음, 컬럼디코더(CD)에 의해 도전성을 가지게 되는 MOS트랜지스터(1i),(2i)를 통하여 상보적인 데이터버스라인(D),(
Figure kpo00031
)으로 증폭된 신호전압을 판독하여 출력한다.
또한, 메모리셀(MC10)에 기억된 정보를 판독하여 출력할 때에는, 워드라인(WL4)을 선택하고, 신호전하를 비트라인(BL2)으로 판독하여 출력한다. 이때에도, 로우디코더(RD3)는 워드라인(WL7),(WL8),(WL9)를 활성화시키지 않는다. 따라서, 비트라인(BL2),(
Figure kpo00032
) 사이의 미세한 전위차를 센스앰프(SA2)에 의해 증폭한다. 센스앰프(SA2)에 의해 증폭된 신호전압을 판독출력용 트랜지스터(42),(52) 및 대역비트라인(GBLi), (
Figure kpo00033
)을 통하여 증폭기(Ai)에 인가된다.
데이터기록의 작동은 상술한 판독순서의 역순으로 실행된다. 제6도는 메모리셀 서브어레이구조의 제2실시예를 도시하고 있다. 제3도 및 제6도의 비교로부터 명백한 바와같이, 비트라인(BL2)을 센스앰프(SA1)에 접속하고 있고, 비트라인(BL1)을 센스앰프(SA2)에 접속하고 있다. 이와같은 방식으로, 나머지의 비트라인을 나머지의 센스앰프에 접속한다. 상기 접속을 제외하고는 제3도에 도시된 구성과 동일하다.
상기 두실시예에서, 두 비트라인(BLD1), (BLD2)을, 판독 및 기록의 작동에 사용되지 않는 더미(dummy)로 배치하고 있다. 즉, 비트라인(BLD1), (BLD2)에 접속되는 메모리셀(MC1)~(MC3), (M(l-2))~(MCl)을 판독 및 기록의 작동에 사용하지 않는다. 메모리셀을 비트라인(BLD1), (BLD2)에 접속하여 상기 메모리셀이 DRAM의 작동에 무관하게 되므로, 상기 구조는, 소수개의 센스앰프를 서브어레이에 형성하는 경우에는 바람직하지 않지만, 다수개의 센스앰프를 서브어레이에 형성하는 경우에는 바람직하다.
따라서, 고밀도화에 유리한 워드라인 및 비트라인의 모든 교차점에서 메모리셀을 형성하는 오픈비트라인을 배치할 수 있으므로, 대용량 메모리에 알맞는 고밀도화한 다이내믹 랜덤 액세스메모리를 실현할 수 있다.
본 발명에 따라 특징의 실시예가 여기에서 설명되었으나, 통상의 기술을 가진자가 본 발명의 수정 및 변경하여 실현할 수 있다. 따라서 첨부된 청구범위는 본 발명의 정신 및 범위내에 있는 모든 수정 및 변경을 포함하고 있는 것으로 해석되어야 한다.

Claims (3)

  1. 셈스앰프(SA1), (SA2),....,(SAk)와, 상기 센스앰프로부터 반대방향으로 연장되어 있는 한쌍의 제1비트라인(BL1),(
    Figure kpo00034
    )과, 상기 센스앰프로부터 반대방향으로 연장되어 있으며, 상기 한쌍의 제1비트라인(BL1),(
    Figure kpo00035
    )과 평행하게 배치되어 있는 한쌍의 제2비트라인(BL2),(
    Figure kpo00036
    ) 및 상기 한쌍의 제1비트라인(BL1)(
    Figure kpo00037
    )으로부터 선택된 두 개의 비트라인(BL1)(
    Figure kpo00038
    ), (BL2)(
    Figure kpo00039
    ), (제3도); (BL1)(BL2), (
    Figure kpo00040
    )(
    Figure kpo00041
    ), (제6도)이, 상기 센스앰프로부터 반대방향으로 연장되는 방식으로, 상기 센스앰프에 접속되도록 배치되어 있는 한쌍의 제2비트라인(BL2), (
    Figure kpo00042
    )과, 워드라인이, 상기 한쌍의 제1비트라인 및 상기 한쌍의 제2비트라인에 수직으로 교차하는 방식으로, 배치되어 있는 복수개의 워드라인(WL1),(WL2),....,(WLj)과, 상기 워드라인과 상기 한쌍의 제1비트라인 및 상기 한쌍의 제2비트라인을 교차하는 모든 교차점에 배치되어 있는 복수개의 메모리셀(MC1),(MC2),...,(MCl)로 구성되어 있는 것을 특징으로 하는 오픈비트라인구조를 가지는 다이내믹 랜덤액세스메모리.
  2. 제1항에 있어서, 상기 센스앰프(SA1), (SA2),...., (SAk)에 접속되어 있는 한쌍의 대역비트라인(GBL1,
    Figure kpo00043
    ), (GBL2,
    Figure kpo00044
    ),....,(GBLi,
    Figure kpo00045
    )과, 상기 대역비트라인에 접속되어 있는 증폭기(A1)(11)(21), (A2)(12)(22), (A3)(13)(23),...., (Ai)(1i)(2i)와, 상기 증폭기를 통하여 상기 한쌍의 대역비트라인에 접속되어 있는 한쌍의 데이터버스라인(D,
    Figure kpo00046
    )을 부가하여 구성하는 것을 특징으로 하는 오픈비트라인구조를 가지는 다이내믹 랜덤액세스메모리.
  3. 제2항에 있어서, 상기 센스앰프(SA1),(SA2),....,(SAk) 및 상기 한쌍의 대역비트(GBLi,
    Figure kpo00047
    ) 사이에 배치된 한쌍의 스위칭소자(41)(51),(42),(51),....,(4k)(5k)를 부가하여 구성하는 것을 특징으로 하는 오픈비트라인구조를 가지는 다이내믹 랜덤액세스메모리.
KR1019880001845A 1987-02-23 1988-02-23 오픈비트라인구조를 가지는 다이내믹 랜덤액세스메모리 KR920001328B1 (ko)

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