JP2017102903A - メモリ管理メカニズムを具備する電子システム - Google Patents

メモリ管理メカニズムを具備する電子システム Download PDF

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Abstract

【課題】増加した容量を提供しながらもアプリケーションの高速実行を可能にする電子システムを提供する。
【解決手段】本発明の電子システムは、運営データにアクセスするプロセッサと、プロセッサに結合されて運営データの制限された量を格納するバッファーリングキャッシュメモリと、バッファーリングキャッシュメモリに結合されて運営データの流れを維持するメモリコントローラと、メモリコントローラに結合されたメモリサブシステムと、を備え、メモリサブシステムは、高速制御バスによってタイミングが重要な運営データを格納する第１階層メモリと、減少性能制御バスによってタイミングが重要でない運営データを格納する第２階層メモリと、を含む。
【選択図】図１

Description

本発明は、電子システムに関し、より詳細には、データ格納機能のための電子システムに関する。
最新アプリケーションはデータ格納装置に対して多様な性能の態様を要求する。例えば、高容量（ｈｉｇｈ ｃａｐａｃｉｔｙ）、低遅延性（ｌｏｗ ｌａｔｅｎｃｙ）、高帯域幅（ｈｉｇｈ ｂａｎｄｗｉｄｔｈ）、及び低電力（ｌｏｗ ｐｏｗｅｒ）はシステム全体の要求事項の中の一部である。ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のようなメモリ技術は、上述した多くの長所を提供して数十年間メインメモリとして主に選択されて来た。しかし、上記要求事項は究極的に相反し、このような問題は１０ｎｍ以下の技術ノード範囲で大きくなる。抵抗メモリのような新メモリ技術は不揮発性及び技術拡張性を含む追加的な機能と共に上記要求事項の大部分を提供することを約束する。しかし、このようなシステムもまた記録経路の信頼性及び耐久性の欠陥に関連する技術的な挑戦に直面しているため、ＤＲＡＭを新メモリ技術として完全に代替することは難しい。
ＤＲＡＭ容量は幾何学的な減少と共に指数的に拡張されたが、アプリケーションデータセットの容量増加は技術開発を超えている。アプリケーションデータセットの増加する容量を管理するためにメモリモジュールの数を増加しなければならない。メモリモジュールの数の増加は、印刷回路基板、電源供給装置、及び冷却ファンの個数とそれに相応するシステムの信頼性の低下に波及効果をもたらす。
従って、広範囲なコンピュータの使用環境で、実行信頼性及び性能を向上させるメモリ管理メカニズムを具備する電子システムに対する必要が相変わらず残っている。消費者期待値の増加及び市場で意味のある製品差別化に対する機会の減少と共に、日々に大きくなる商業的な競争圧力の観点で、このような問題に対する解答を探すことは次第に重要になる。また、費用を節減し、効率性及び性能を向上させ、競争圧力を充足させるための必要はこのような問題の解答を探すことに対する臨界的必要性に更に緊急性を加える。
このような問題に対する解決策を探すための試図は長い間続けられて来たが、従来の開発品は何らかの解決策も教示せず、或いは示唆せず、従って当該技術分野の通常の技術者はこのような問題に対する解決策を長い間探すことができなかった。
米国特許第６，３８４，４３９号明細書 米国特許第６，９９２，９２９号明細書 米国特許第８，６７１，２６３号明細書 米国特許第８，７３８，８７５号明細書 米国特許第８，８６１，２６１号明細書 米国特許出願公開第２０１４／０３０４４７５号明細書 米国特許出願公開第２０１４／０３２５１３６号明細書
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、増加した容量を提供しながらもアプリケーションの高速実行を可能にする電子システムを提供することにある。
上記目的を達成するためになされた本発明の一態様による電子システムは、運営データにアクセスするプロセッサと、前記プロセッサに結合されて前記運営データの制限された量を格納するバッファーリングキャッシュメモリと、前記バッファーリングキャッシュメモリに結合されて前記運営データの流れを維持するメモリコントローラと、前記メモリコントローラに結合されたメモリサブシステムと、を備え、前記メモリサブシステムは、高速制御バスによってタイミングが重要な前記運営データを格納する第１階層メモリと、減少性能制御バスによってタイミングが重要でない前記運営データを格納する第２階層メモリと、を含む。
一実施形態による電子システムの製造方法は、高速制御バスによってタイミングが重要な運営データを格納する第１階層メモリをプロセッサに結合させ、減少性能制御バスによってタイミングが重要でない前記運営データを格納する第２階層メモリをメモリコントローラに結合させるメモリサブシステムを形成するステップと、前記高速制御バス及び前記減少性能制御バスによってメモリコントローラを前記メモリサブシステムに結合させるステップと、前記バッファーリングキャッシュメモリを前記メモリコントローラ及び前記メモリサブシステムに結合させるステップと、運営データにアクセスするプロセッサを前記バッファーリングキャッシュメモリに結合させるステップと、を有する。
本発明の電子システムによれば、第２階層メモリによって提供される増加した容量を提供するのみでなく、第１階層メモリを利用してソフトウェアアプリケーションの高速実行を可能にすることによって、プロセッサアレイの性能を向上させることができる。
一実施形態によるメモリ管理メカニズムを具備する電子システムの構造的な（ａｒｃｈｉｔｅｃｔｕｒａｌ）ブロック図である。 一実施形態による第２階層メモリの第２階層格納アレイの構造的なブロック図である。 一実施形態による第２階層メモリの最適化されたローカルビットライン感知増幅器の概略図である。 一実施形態による第２階層メモリの追加的な容量の概略図である。 一実施形態による電子システムの製造方法のフローチャートである。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
本発明の多様な実施形態は、より負担が少ないＩ／Ｏ構造（ａｒｃｈｉｔｅｃｔｕｒｅ）を構築することによって、電子システムの実行効率を最大化するメモリ管理を具備する電子システムを提供する。電子システムは、システム速度の要求に合わせるための高速の揮発性メモリを有する第１の階層メモリ構造（ｆｉｒｓｔ ｔｉｅｒｅｄ ｍｅｍｏｒｙ ｓｔｒｕｃｔｕｒｅ）、及び非常に大きい容量を有するが、低下したインターフェイス速度を提供する第２の階層メモリ構造（ｓｅｃｏｎｄ ｔｉｅｒｅｄ ｍｅｍｏｒｙ ｓｔｒｕｃｔｕｒｅ）を提供する。
電子システムの多様な実施形態は、大容量アプリケーションデータベースを収容する空間及びメモリ管理のためのエネルギー効率的な構造を提供する。階層メモリ構造は、高速の揮発性メモリ及び階層メモリ構造の異なるクロック速度構造を収容するメモリコントローラによって管理される。
以下、本実施形態を当該技術分野の通常の技術者が本発明を理解して使用できるように詳細に説明する。また他の実施形態は本明細書に基づいて明白になるものとして理解しなければならず、システム、プロセス、又は機械的な変化が本発明の範囲を逸脱せずに実行され得る。
次の説明で、多数の特定細部事項が本発明の完全な理解を提供するために与えられる。しかし、本発明はこのような具体的な細部事項無しに実施することができる。本発明の実施形態を曖昧にすることを避けるために、自明な回路、システム構成、及び工程段階については、詳細な説明を省略する。
システムの実施形態を示す図面は、適当に概略的であり、実際の大きさ比率ではない。特に、図面で一部の寸法（ｄｉｍｅｎｓｉｏｎ）を、説明の理解を助けるために誇張して図示する。同様に、説明を簡単にするため図面で一般的に類似な方向を示すとして見えても、このような図面の描写は大部分任意的である。一般的に、本発明は任意の方向に動作し得る。
本明細書で言及する“モジュール（ｍｏｄｕｌｅ）”は、機械的なインターフェイス構造及び本発明の実施形態のメモリパッケージを保有する実装装置（ｍｏｕｎｔｉｎｇ ｄｅｖｉｃｅ）を含むプラグハードウェア構造を含む。また、以下で装置請求項の部分にモジュールが記載されている場合、モジュールは装置請求項の目的及び範囲でハードウェア回路を含むものとして看做される。また、ハードウェアは、例えば回路、プロセッサ、メモリ、集積回路、集積回路コア、圧力センサー、慣性センサー、マイクロ電子機械システム（ＭＥＭＳ）、受動素子、又はこれらの組合せである。
図１は、一実施形態によるメモリ管理メカニズムを具備する電子システム１００の構造的な（ａｒｃｈｉｔｅｃｔｕｒａｌ）ブロック図である。
図１を参照すると、電子システム１００は、第１プロセッサ１０４、第２プロセッサ１０６、Ｎ−１番目のプロセッサ１０８、及びＮ番目のプロセッサ１１０を有するプロセッサアレイ１０２を含む。プロセッサアレイ１０２は、システムの個別プロセッサ、単一プロセッサモジュール内のプロセッサコア、又はこれらの組合せである。
プロセッサアレイ１０２のプロセッサの各々は、プロセッサアレイ１０２の全てのプロセッサのために、運営データ１１３、例えば命令語及びデータを提供する揮発性メモリキャッシュのようなバッファーリングキャッシュメモリ１１２にアクセス（ａｃｃｅｓｓ）する。第１プロセッサ１０４、第２プロセッサ１０６、Ｎ−１番目のプロセッサ１０８、及びＮ番目のプロセッサ１１０のアーキテクチャは、各々それらのコアにサービスを提供するための近接キャッシュとして機能する高速ローカルメモリ１０５に結合される。高速ローカルメモリ１０５は、オペレーティングシステム（ＯＳ）と使用者アプリケーションの実行のための命令語及びデータに対する速いアクセスを提供し、プロセッサアレイ１０２のコアに近接したメモリ構造で構成される。高速ローカルメモリ１０５は、命令及びデータ引出し（ｆｅｔｃｈｉｎｇ）の加速のために使用されるＬ１、Ｌ２、Ｌｍキャッシュで構成される。高速ローカルメモリ１０５の大きさは、第１プロセッサ１０４、第２プロセッサ１０６、Ｎ−１番目のプロセッサ１０８、又はＮ番目のプロセッサ１１０の実行のために予備に準備される命令語及びデータの量を制限する。
バッファーリングキャッシュメモリ１１２（以下、ローカルキャッシュメモリと称する）は、オペレーティングシステム命令語、アプリケーションプログラム命令語、使用者データ、又はこれらの組合せである運営データ１１３の流れを管理するための外部キャッシュである。ローカルキャッシュメモリ１１２は、プロセッサアレイ１０２の外部にあるが、プロセッサアレイ１０２に非常に近接したメモリ構造であり、オペレーティングシステム命令語、アプリケーションプログラム命令語、使用者データ、又はこれらの組合せに対する速やかなアクセスを提供するために専用（ｄｅｄｉｃａｔｅｄ）される。
メモリコントローラ１１４は、運営データ１１３（例えば、コマンド及び使用者データ）のメモリサブシステム１１６からローカルキャッシュメモリ１１２への伝達、及び運営データ１１３（例えば、コマンド及び使用者データ）のローカルキャッシュメモリ１１２からメモリサブシステム１１６への伝達を調整する。メモリサブシステム１１６は、メモリデータバス（ｍｅｍｏｒｙ ｄａｔａ ｂｕｓ）１２２及びメモリコントローラ１１４にそれぞれリンクされた第１階層メモリ１１８及び第２階層メモリ１２０を含む単一モジュールである。運営データ１１３は、プロセッサアレイ１０２に対するホールディングポイント（ｈｏｌｄｉｎｇ ｐｏｉｎｔ）として、第１階層メモリ１１８、第２階層メモリ１２０、又はこれらの組合せに含まれる。メモリコントローラ１１４は、高速制御バス（ｆａｓｔ ｃｏｎｔｒｏｌ ｂｕｓ）１２４を通じて第１階層メモリ１１８に結合され、減少性能制御バス（ｒｅｄｕｃｅｄ ｐｅｒｆｏｒｍａｎｃｅ ｃｏｎｔｒｏｌ ｂｕｓ）１２６を通じて第２階層メモリ１２０に結合される。メモリサブシステム１１６は、デュアルインラインメモリモジュール（ｄｕａｌ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ：ＤＩＭＭ）、マルチチップパッケージ、多数のメモリパッケージを具備する印刷回路基板、又はこれらの組合せのような単一モジュールである。
メモリコントローラ１１４は、第１階層メモリ１１８及び第２階層メモリ１２０に同一の速度でリフレッシュタイミング（ｒｅｆｒｅｓｈ ｔｉｍｉｎｇ）を提供する。第１階層メモリ１１８及び第２階層メモリ１２０で、個々のビット格納セルの構造は同一である。第２階層メモリ１２０で、ローカルサブワードラインドライバー（ｌｏｃａｌ ｓｕｂ−ｗｏｒｄ−ｌｉｎｅ ｄｒｉｖｅｒｓ）のような周辺回路は除去され、ローカルビットライン感知増幅器（ｌｏｃａｌ ｂｉｔ−ｌｉｎｅ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒｓ）及び入出力ライン（ＩＯ ｌｉｎｅｓ）はより小さい面積に最適化される。これにより第２階層メモリ１２０に高いアクセス遅延時間（ａｃｃｅｓｓ ｌａｔｅｎｃｙ）（即ち、ｔＡＡ、ｔＡＣ）をもたらしたとしても、リフレッシュタイミング（ｒｅｆｒｅｓｈ ｔｉｍｉｎｇ：ｔＲＥＦ）又はリフレッシュ間隔（ｒｅｆｒｅｓｈ ｉｎｔｅｒｖａｌ：ｔＲＥＦＩ）には影響を及ばさない。リフレッシュペナルティー（ｒｅｆｒｅｓｈ ｐｅｎａｌｔｙ：ｔＲＦＣ）は、ローカルビットライン感知増幅器による活性化及びプリチャージタイミング（ｐｒｅｃｈａｒｇｅ ｔｉｍｉｎｇ）に関連する。第２階層メモリ１２０に対する最適化は、ローカルサブワードラインドライバーの除去及びローカルビットライン感知増幅器の最適化を含む。ローカルサブワードラインドライバーの除去及びローカルビットライン感知増幅器の最適化は、各々ＲＡＳ（ｒｏｗ ａｄｄｒｅｓｓ ｓｅｌｅｃｔ）及びＣＡＳ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓｅｌｅｃｔ）制御遅延時間を増加させる。そして、リフレッシュペナルティーｔＲＦＣは、第１階層メモリ１１８に比べて第２階層メモリ１２０に対してより高くなる。しかし、より重要な変数はリフレッシュ間隔ｔＲＥＦＩであるが、増加したリフレッシュペナルティーｔＲＦＣがリフレッシュ間隔ｔＲＥＦＩ（そして、リフレッシュタイミングｔＲＥＦ）よりもはるかに小さいため、第１階層メモリ１１８及び第２階層メモリ１２０に対するリフレッシュ間隔ｔＲＥＦＩは同一である。
第１階層メモリ１１８及び第２階層メモリ１２０は同一の技術によって製造されるが、第２階層メモリ１２０は、同一のダイ（ｄｉｅ）の大きさで非常に高い格納容量を提供する。第２階層メモリ１２０の容量の増加は、アドレスライン増幅器（ａｄｄｒｅｓｓ ｌｉｎｅ ａｍｐｌｉｆｉｅｒｓ）及びローカルサブワードラインドライバーの除去、ローカルビットライン感知増幅器の最適化、及び金属ルーティング（ｒｏｕｔｉｎｇ）層に対する依存度の減少によって可能になる。第２階層メモリ１２０は、個々のビット格納セルの追加的な容量のために、アドレスライン増幅器及びローカルサブワードラインドライバーの除去によって自由になった空間を活用し、これにより第１階層メモリ１１８の容量を超える第２階層メモリ１２０の容量の顕著な増加を提供する。例えば、第２階層メモリ１２０は第１階層メモリ１１８よりも３０％〜５０％更に大きい容量を有する。
第１階層メモリ１１８は、高速のアクセス及び技術の幾何学的な構造によって限定される容量（ｖｏｌｕｍｅｓ）を提供する既存のＤＲＡＭメモリである。一実施形態において、第１階層メモリ１１８は、運営データ１１３にアクセスする遅延時間を減少させるために、ローカルサブワードラインドライバー及びローカルビットライン感知増幅器を支持するために必要な半導体ダイ面積の３０％までを活用する。
第２階層メモリ１２０は、容量の相当な増加と若干低下したアクセス時間とを交換するＤＲＡＭ技術の新しい構造である。第２階層メモリ１２０は、半導体ダイの大きさの増加無しに５０％以上の追加的な格納容量を提供するために、ローカルサブワードラインを除去することによって、そしてローカルビットライン感知増幅器を最適化することによって確保された空間を活用する。追加的な容量を収容するために、追加的な個々のビット格納セルの配線はポリシリコン層を通じて形成される。追加的な容量をそれぞれ連結するポリシリコン層の利用は、第２階層メモリ１２０の煩雑な金属配線層に影響を及ばさずに行われる。ローカルサブワードラインドライバーの除去、ポリシリコン配線、及びローカルビットライン感知増幅器の最適化によって、第２階層メモリ１２０の行アドレス選択（ｒｏｗ ａｄｄｒｅｓｓ ｓｅｌｅｃｔ、以下、ＲＡＳ）及び列アドレス選択（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓｅｌｅｃｔ、以下、ＣＡＳ）制御は、メモリデータバス１２２に対する運営データ１１３にアクセスするための追加的な時間を必要とする。
第１階層メモリ１１８と第２階層メモリ１２０との間のＲＡＳ及びＣＡＳのタイミングの差異を収容するために、メモリコントローラ１１４は、主制御バス（ｐｒｉｍａｒｙ ｃｏｎｔｒｏｌ ｂｕｓ）１２４及び副制御バス（ｓｅｃｏｎｄａｒｙ ｃｏｎｔｒｏｌ ｂｕｓ）１２６を提供する。主制御バス１２４はＲＡＳ及びＣＡＳ制御ラインの標準タイミングを提供するために第１階層メモリ１１８に結合され、副制御バス１２６はＲＡＳ及びＣＡＳ制御ラインの延長されたタイミングバーションを提供するために第２階層メモリ１２０に結合される。
第１階層メモリ１１８及び第２階層メモリ１２０の組合せは、現在のプロセッサアレイ１０２で使用できない幾つかのオプションを提供する。第１階層メモリ１１８及び第２階層メモリ１２０のこのような組合せは、高性能及び高容量を保証しながら、より小さい寸法にメモリサブシステム１１６を縮小（ｓｃａｌｉｎｇ）することに役に立つ。第１階層メモリ１１８は減少した遅延時間を提供するように最適化される反面、第２階層メモリ１２０は増加した容量を提供するように最適化される。プロセッサアレイ１０２で実行されるアプリケーションは、ハードウェアキャッシングメカニズム（ｈａｒｄｗａｒｅ ｃａｃｈｉｎｇ ｍｅｃｈａｎｉｓｍ）又はソフトウェア階層構造（ｓｏｆｔｗａｒｅ ｔｉｅｒｉｎｇ ｓｔｒｕｃｔｕｒｅ）としてメモリサブシステム１１６を利用する。前者で、第１階層メモリ１１８は、第２階層メモリ１２０のキャッシュとしての役割をし、オペレーティングシステムに第２階層メモリ１２０の容量のみを通知する。後者で、第１階層メモリ１１８及び第２階層メモリ１２０の全てがオペレーティングシステムに通知され、より高い容量を得ることができる。しかし、オペレーティングシステムは、タイミングが重要な（即ち、臨界タイミングを有する）運営データ１１３を第１階層メモリ１１８に格納し、タイミングが重要でない（即ち、非臨界タイミングを有する）運営データ１１３を第２階層メモリ１２０に格納することが可能なようにスケジュール変更を具現しなければならない。
電子システム１００は、第２階層メモリ１２０によって提供される増加した容量を提供することのみでなく、第１階層メモリ１１８を利用してソフトウェアアプリケーションの高速実行を可能にすることによって、プロセッサアレイ１０２の性能を向上させることができる。第１階層メモリ１１８と第２階層メモリ１２０との読出し及び書込みアクセス時間の差異は、メモリコントローラ１１４によって管理され、プロセッサアレイ１０２には全く通知しないこともある。メモリサブシステム１１６に第２階層メモリ１２０を含むことによって、パッケージ及びボードの個数の増加無しでより大きい容量が達成される。それにより、電子システム１００は、第１階層メモリ１１８の同等な容量に比べて、より少ないエネルギーを使用し、より少ない冷却を必要とし、またより小さい空間に適合する。
図２は、一実施形態による第２階層メモリの第２階層格納アレイの構造的なブロック図である。
図２を参照すると、第２階層格納アレイ２０１は、Ｎ×Ｍの長方形のアレイに配列された多数のアレイセグメント２０４を具備する格納セルアレイ２０２を示す。多数のワードライン２０６がアレイセグメント２０４のＮ行を横切って配置される。ワードライン２０６は、アレイセグメント２０４のＭ列の全てをアドレスするワードライン２０６の全てを制御するグローバルワードラインドライバー２０８によって駆動される。グローバルワードラインドライバー２０８は、各々が格納セルアレイ２０２のＮ行内のアレイセグメント２０４の全てを駆動するグローバルワードライン２１０の完全なセットを制御する。
アレイセグメント２０４の各々は、グローバルワードラインドライバー２０８によって駆動されるワードライン２０６の中の１つに選択的に結合される多数の個別的なビット格納メモリセル（図示せず）を含む。グローバルワードライン２１０は、図面に示したものより更に多く在る。一例として、アレイセグメント２０４の各々は５１２個のワードライン２０６を含み、ワードライン２０６の各々は５１２個の個別的なビット格納セルに結合される。
個別的なビット格納メモリセルの中の選択グループは、データビットライン２１２を生成するためにローカルビットライン感知増幅器（図４参照）の入力端に結合される。第２階層メモリ１２０のメモリアドレスの一部は、ＲＡＳ信号（図示せず）によって提供されるアドレスをデコーディングすることによって決定されたワードライン２０６の中の１つを選択的に活性化する。ＣＡＳはＲＡＳ信号によって活性化されたデータビットライン２１２の一部のみを選択する。
第２階層メモリ１２０の一実施形態は、個別的なビット格納セルに対してグローバルワードライン２１０を直接駆動させることによって、第２階層格納アレイ２０１に追加的な容量を提供する。第１階層メモリ１１８は、アレイセグメント２０４に結合されるグローバルワードライン２１０の各々に対して増幅器を追加するため、各々のアレイセグメント２０４内に追加的な空間を必要とする。ローカルワードライン（図示せず）を生成するためのグローバルワードライン２１０の各々に対する増幅器の追加は第１階層メモリ１１８の遅延時間を減少させるが、増幅器はアレイセグメント２０４の各々に５％〜１０％の面積の追加を必要とする。対照的に、第２階層メモリ１２０は、更に多い個別的なビット格納セルに対して追加的な遅延時間を追加的な格納容量に交換するために追加的な空間を活用する。
図３は、一実施形態による第２階層メモリの最適化されたローカルビットライン感知増幅器の概略図である。
図３を参照すると、最適化されたローカルビットライン感知増幅器３０１は、図２のアレイセグメント２０４の各々に配置される。最適化されたローカルビットライン感知増幅器３０１は、面積を節約するためにトランジスタの各々の幅が減らされる。最適化されたローカルビットライン感知増幅器３０１は、図１の第１階層メモリ１１８のローカルビットライン感知増幅器（図示せず）よりも８％〜１５％の面積を節約することができる。狭い幅を有するトランジスタは、小さい面積を占めるのみでなく、小さい電流を伝導する。このような方式により、最適化されたローカルビットライン感知増幅器３０１の面積を節約することができるが、回路動作の遅延時間が追加される。
最適化されたローカルビットライン感知増幅器３０１は、イコライズ制御信号３０４によって制御される３つのＮ−チャンネルＭＯＳＦＥＴＳを含むビットラインプリチャージ回路３０２を示す。イコライズ制御信号３０４が印加されると、ＶＤＤ／２電圧３０６がビットライン３０８（以下、ＢＬと称する）及び相補ビットライン３１０（以下、−ＢＬと称する）の両方に伝達される。シャントトランジスタ３１２は、ＢＬ３０８と−ＢＬ３１０との両方の電圧を同一になるようにする。一実施形態において、電源電圧ＶＤＤが３．３Ｖであり、イコライズ制御信号３０４が印加されると、ＢＬ３０８及び−ＢＬ３１０の両方は１．６５Ｖとして同一になる。第２階層メモリ１２０に提供される追加的な容量は、ＢＬ３０８及び−ＢＬ３１０の形成のためにポリシリコン層を活用する。
ビットラインフィードバック回路３１４は、個別的なビット格納メモリセル（図示せず）の書き込む間及びリフレッシュ処理の間に利用される。最適化されたローカルビットライン感知増幅器３０１の出力はビットラインフォロワ３１６であり、ビットラインフォロワ３１６はチップ選択信号ＣＳの印加によって活性化される。ＢＬ３０８及び−ＢＬ３１０の現状態は、データ出力３２０（以下、ＤＱと称する）及び相補データ出力３２２（以下、−ＤＱと称する）を通じて図１のメモリデータバス１２２に各々伝達される。
一実施形態において、ビットラインフィードバック回路３１４は、互いに連結された２つのインバータセットを含むＣＭＯＳラッチ（ｌａｔｃｈ）である。視覚化する容易な方法は、ゲートが連結される上部ＮＭＯＳトランジスタ３２４及び上部ＰＭＯＳトランジスタ３２６を第１ＣＭＯＳインバータとして見えるように垂直的に見ることである。このようにすると、このノードは現図面の下端で第２ＣＭＯＳインバータを形成する下部ＮＭＯＳトランジスタ３２８及び下部ＰＭＯＳトランジスタ３３０のドレイン／ソースノードに連結される。同様に、下部ＣＭＯＳインバータの共通ゲートは第１ＣＭＯＳインバータのソース／ドレインに連結される。
ＢＬ３０８及び−ＢＬ３１０を読み出す前に、ＢＬ３０８及び−ＢＬ３１０をＶＤＤ／２電圧３０６でプリチャージ（ｐｒｅ−ｃｈａｒｇｅ）するためにイコライズ制御信号３０４が印加される。個別的なビットセルからビットを読み出す間、ＢＬ３０８及び−ＢＬ３１０はそれぞれ反対方向に充電される。最適化されたローカルビットライン感知増幅器３０１は、ＢＬ３０８及び−ＢＬ３１０がＶＤＤ３３２及びＶＳＳ３３４に充電される時まで互いにより離隔されるように電圧をプリング（ｐｕｌｌｉｎｇ）することによって、このような電圧の差異を増幅する。個別的な格納セルを読み出す間、ＢＬ３０８は第１読出し電圧（ＶＤＤ／２＋Δ）のレベルにあり、−ＢＬ３１０は第２読出し電圧（ＶＤＤ／２−Δ）のレベルにある。ここで、Δ電圧は個別的な格納セルに格納されたビット値を示す。
一例として、下部インバータのゲート電圧は、下部ＮＭＯＳトランジスタ３２８をより多くターンオンさせ始める地点であるＶＤＤ／２＋Δのレベルにあり、これによって、制御ラインセット＿ハイ３３６（以下、ｓｅｔ＿ｈｉｇｈと称する）に、例えばロジックハイ信号が印加されると、−ＢＬ３１０はＶＳＳ３３４の方にプリング（ｐｕｌｌｉｎｇ）される。これは第１ＣＭＯＳインバータにポジティブフィードバック（ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ）を提供して上部ＰＭＯＳトランジスタ３２６をより多くターンオンさせるようになり、制御ラインセット＿ロー３３８（以下、ｓｅｔ＿ｌｏｗと称する）に、例えばロジックロー信号が印加されると、ＢＬ３０８をＶＤＤ３３２の方に充電させる。最後に、所定時間の後、このようなポジティブフィードバックは、ＢＬ３０８及び−ＢＬ３１０がそれぞれＶＤＤ３３２及びＶＳＳ３３４のレベルにあるようにインバータ電圧（これは読み出される格納ビットが０（Ｚｅｒｏ）の値を有することを示す）を確定し、このようにすることによって元の小さい値を増幅させる。チップ選択信号３１８（以下、ＣＳと称する）が印加されると、ＢＬ３０８及び−ＢＬ３１０の電圧値はＤＱ３２０及び−ＤＱ３２２にそれぞれ伝達される。
一例として、動作の順序は下記の段階を含む。
１）ＢＬ３０８及び−ＢＬ３１０がＶＤＤ／２電圧３０６でプリチャージ（ｐｒｅ−ｃｈａｒｇｅ）される。
２）個別的な格納セルに格納されたビット値がＢＬ３０８及び−ＢＬ３１０をバイアス（ｂｉａｓ）する。
３）ポジティブフィードバックがＢＬ３０８及び−ＢＬ３１０をそれぞれＶＤＤ３３２及びＶＳＳ３３４に強制する。
４）印加されたＣＳ３１８がＢＬ３０８及び−ＢＬ３１０を反映するＤＱ３２０及び−ＤＱ３２２をアクティブにする。
５）ｓｅｔ＿ｈｉｇｈ３３６及びｓｅｔ＿ｌｏｗ３３８がＢＬ３０８と−ＢＬ３１０との隔離を否定する。
６）次のビット値を読み出す準備として、イコライズ制御信号３０４が印加されてＢＬ３０８及び−ＢＬ３１０をＶＤＤ／２電圧３０６でプリチャージする。
最適化されたローカルビットライン感知増幅器３０１は、アレイセグメント２０４に利用される面積を減少させるのみでなく、第２階層メモリ１２０のオペレーティング遅延時間を増加させることになる。最適化されたローカルビットライン感知増幅器３０１を具現することによって、アレイセグメント２０４内に節約された空間は、追加的な遅延時間を追加的な格納容量に交換するために個別的なビット格納セルを追加することに使用される。
図４は、一実施形態による第２階層メモリの追加的な容量の概略図である。
図４を参照すると、追加的な容量４０１は、最適化されたローカルビットライン感知増幅器３０１の周りに配置された個別的な格納メモリセル４０２のアレイを含む。ポリシリコン配線４０４は、個別的な格納メモリセル４０２を最適化されたローカルビットライン感知増幅器３０１に結合させるために使用される。ポリシリコン配線４０４は、集積回路製造工程のポリシリコン層に形成される。ポリシリコン層は、半導体工程で金属層の下に位置し、金属層より高い抵抗値を示す。
個別的な格納メモリセル４０２のアレイは、単に追加的な容量４０１の一部である。個別的な格納メモリセル４０２は、第２階層メモリ１２０の全般に亘って同一である。ポリシリコン配線４０４が図３のＢＬ３０８及び−ＢＬ３１０の形成のために使用されるため、追加的な容量４０１は基準容量と異なる。
ポリシリコン配線４０４及び最適化されたローカルビットライン感知増幅器３０１の組合せは、第２階層メモリ１２０の遅延時間を増加させる。第２階層メモリ１２０の増加した遅延時間のために、第２階層メモリ１２０がタイミングが重要な（即ち、臨界タイミングを有する）図１の運営データ１１３にアクセスすることを防止する。追加的な容量４０１は、システム要求事項を支援するために要求される第１階層メモリ１１８の数を制限することによって第２階層メモリ１２０が大容量データセットを収容することを許容する。第２階層メモリ１２０は、大容量データセットを収容すると共に、システム空間、電力要求、及びシステム冷却の制限を助ける。
図５は、一実施形態による電子システムの製造方法のフローチャートである。
図５を参照すると、本実施形態による電子システムの製造方法５００は、ステップ５０２で、高速制御バス１２４によってタイミングが重要な運営データ１１３を格納する第１階層メモリ１１８をプロセッサ１０４に結合させ、減少性能制御バス１２６によってタイミングが重要でない運営データ１１３を格納する第２階層メモリ１２０をメモリコントローラ１１４に結合させるメモリサブシステム１１６を形成し、ステップ５０４で、高速制御バス１２４及び減少性能制御バス１２６によってメモリコントローラ１１４をメモリサブシステム１１６に結合させ、ステップ５０６で、ローカルキャッシュメモリ１１２をメモリコントローラ１１４及びメモリサブシステム１１６に結合させ、ステップ５０８で、運営データ１１３にアクセス（ａｃｃｅｓｓ）するプロセッサ１０４をローカルキャッシュメモリ１１２に結合させる。
上述した方法、プロセス、装置、素子、製品、及び／又はシステムは、簡単であり、費用効率的であり、複雑ではなく、非常に多様であり、正確であり、敏感であり、効率的であり、そして自明な構成要素を準備し、効率的且つ経済的な製造、応用、及び活用に適用することによって具現される。本発明の実施形態の他の重要な側面は、費用を節減すること、システムを単純化すること、及び性能を増加させることの歴史的な傾向を重要に支持及び提供することである。
本発明の実施形態のこのようなそして他の重要な側面は、結果的に技術状態を少なくとも次の段階に発展させることである。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１００ 電子システム
１０２ プロセッサアレイ
１０４ 第１プロセッサ
１０５ 高速ローカルメモリ
１０６ 第２プロセッサ
１０８ Ｎ−１番目のプロセッサ
１１０ Ｎ番目のプロセッサ
１１２ バッファーリングキャッシュメモリ（ローカルキャッシュメモリ）
１１３ 運営データ
１１４ メモリコントローラ
１１６ メモリサブシステム
１１８ 第１階層メモリ
１２０ 第２階層メモリ
１２２ メモリデータバス
１２４ 高速制御バス（主制御バス）
１２６ 減少性能制御バス（副制御バス）
２０１ 第２階層格納アレイ
２０２ 格納セルアレイ
２０４ アレイセグメント
２０６ ワードライン
２０８ グローバルワードラインドライバー
２１０ グローバルワードライン
２１２ データビットライン
３０１ ローカルビットライン感知増幅器
３０２ ビットラインプリチャージ回路
３０４ イコライズ制御信号
３０６ ＶＤＤ／２電圧
３０８ ビットライン（ＢＬ）
３１０ 相補ビットライン（−ＢＬ）
３１２ シャントトランジスタ
３１４ ビットラインフィードバック回路
３１６ ビットラインフォロワ
３１８ チップ選択信号（ＣＳ）
３２０ データ出力（ＤＱ）
３２２ 相補データ出力（−ＤＱ）
３２４ 上部ＮＭＯＳトランジスタ
３２６ 上部ＰＭＯＳトランジスタ
３２８ 下部ＮＭＯＳトランジスタ
３３０ 下部ＰＭＯＳトランジスタ
３３２ ＶＤＤ
３３４ ＶＳＳ
３３６ 制御ラインセット＿ハイ（ｓｅｔ＿ｈｉｇｈ）
３３８ 制御ラインセット＿ロー（ｓｅｔ＿ｌｏｗ）
４０１ 追加的な容量
４０２ 個別的な格納メモリセル
４０４ ポリシリコン配線

Claims (15)

  1. 運営データにアクセスするプロセッサと、
    前記プロセッサに結合されて前記運営データの制限された量を格納するバッファーリングキャッシュメモリと、
    前記バッファーリングキャッシュメモリに結合されて前記運営データの流れを維持するメモリコントローラと、
    前記メモリコントローラに結合されたメモリサブシステムと、を備え、
    前記メモリサブシステムは、
    高速制御バスによってタイミングが重要な前記運営データを格納する第１階層メモリと、
    減少性能制御バスによってタイミングが重要でない前記運営データを格納する第２階層メモリと、を含むことを特徴とする電子システム。
  2. 前記第２階層メモリは、前記第１階層メモリよりも更に多い容量及び更に長い遅延時間を提供することを特徴とする請求項１に記載の電子システム。
  3. 前記第２階層メモリは、ビットラインフィードバック回路を有する変形されたローカルビットライン感知増幅器を含むことを特徴とする請求項１に記載の電子システム。
  4. 前記第２階層メモリは、格納セルアレイに結合されたグローバルワードラインドライバーを含むことを特徴とする請求項１に記載の電子システム。
  5. 前記第２階層メモリは、ビットラインのためのポリシリコン配線を有する格納セルアレイを含むことを特徴とする請求項１に記載の電子システム。
  6. 前記第１階層メモリは、、アドレスライン増幅器及びサブワードラインドライバーを含む低遅延（ｌｏｗ ｌａｔｅｎｃｙ）素子であり、
    前記第２階層メモリは、前記アドレスライン増幅器及び前記サブワードラインドライバーを含まない高容量（ｈｉｇｈｅｒ ｃａｐａｃｉｔｙ）素子であることを特徴とする請求項１に記載の電子システム。
  7. 前記第２階層メモリは、ビットラインプリチャージ回路を有する変形されたローカルビットライン感知増幅器を含むことを特徴とする請求項１に記載の電子システム。
  8. 前記第２階層メモリは、グローバルワードラインをアレイセグメントに直接結合させるグローバルワードラインドライバーを含むことを特徴とする請求項１に記載の電子システム。
  9. 前記第２階層メモリは、前記第１階層メモリよりも更に多いアレイセグメントを含むことを特徴とする請求項１に記載の電子システム。
  10. 前記第２階層メモリは、ビットラインフィードバック回路に結合された制御ラインセット＿ハイ及び制御ラインセット＿ローを含む変形されたローカルビットライン感知増幅器を含むことを特徴とする請求項１に記載の電子システム。
  11. 前記第２階層メモリは、グローバルワードラインドライバー、最適化されたローカルビットライン感知増幅器、及びビットラインのためのポリシリコン配線によって、前記第１階層メモリよりも３０％〜５０％更に大きい容量を含むことを特徴とする請求項１に記載の電子システム。
  12. 前記第２階層メモリは、格納セルアレイ内の追加的な容量及びビットラインのためのポリシリコン配線を含むことを特徴とする請求項１に記載の電子システム。
  13. 前記第２階層メモリは、前記第１階層メモリのローカルビットライン感知増幅器よりも狭い幅のトランジスタを有する最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項１に記載の電子システム。
  14. 前記メモリサブシステムは、１つのモジュールに実装された前記第１階層メモリ及び前記第２階層メモリを含むことを特徴とする請求項１に記載の電子システム。
  15. 前記メモリコントローラは、前記第１階層メモリに低い遅延（ｌａｔｅｎｃｙ）アクセスを提供し、前記第２階層メモリに高い遅延（ｌａｔｅｎｃｙ）アクセスを提供することを特徴とする請求項１に記載の電子システム。

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