JP2017102903A5 - - Google Patents
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Claims (15)
- 運営データにアクセスするプロセッサと、
前記プロセッサに結合されて前記運営データの制限された量を格納する高速ローカルメモリと、
バッファーリングキャッシュメモリに結合されて前記運営データの流れを維持するメモリコントローラと、
前記メモリコントローラに結合されたメモリサブシステムと、を備え、
前記メモリサブシステムは、
高速制御バスによってタイミングが重要な前記運営データを格納する第1階層メモリと、
減少性能制御バスによってタイミングが重要でない前記運営データを格納する第2階層メモリと、を含むことを特徴とする電子システム。 - 前記第2階層メモリは、前記第1階層メモリよりも更に多い容量及び更に長い遅延時間を提供することを特徴とする請求項1に記載の電子システム。
- 前記第2階層メモリは、ビットラインフィードバック回路を有する最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項1に記載の電子システム。
- 前記第2階層メモリは、格納セルアレイに結合されたグローバルワードラインドライバーを含むことを特徴とする請求項1に記載の電子システム。
- 前記第2階層メモリは、ビットラインのためのポリシリコン配線を有する格納セルアレイを含むことを特徴とする請求項1に記載の電子システム。
- 前記メモリサブシステムの前記第1階層メモリは、アドレスライン増幅器及びローカルサブワードラインドライバーを含む低遅延(low latency)素子であり、
前記第2階層メモリは、前記アドレスライン増幅器及び前記ローカルサブワードラインドライバーを含まない高容量(higher capacity)素子であることを特徴とする請求項1に記載の電子システム。 - 前記第2階層メモリは、ビットラインプリチャージ回路を有する最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項1に記載の電子システム。
- 前記第2階層メモリは、グローバルワードラインをアレイセグメントに直接結合させるグローバルワードラインドライバーを含むことを特徴とする請求項1に記載の電子システム。
- 前記第2階層メモリは、前記第1階層メモリよりも更に多いアレイセグメントを含むことを特徴とする請求項1に記載の電子システム。
- 前記第2階層メモリは、ビットラインフィードバック回路に結合された制御ラインセット_ハイ及び制御ラインセット_ローを含む最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項1に記載の電子システム。
- 前記第2階層メモリは、グローバルワードラインドライバー、最適化されたローカルビットライン感知増幅器、及びビットラインのためのポリシリコン配線によって、前記第1階層メモリよりも30%〜50%更に大きい容量を含むことを特徴とする請求項1に記載の電子システム。
- 前記第2階層メモリは、格納セルアレイ内の追加的な容量及びビットラインのためのポリシリコン配線を含むことを特徴とする請求項1に記載の電子システム。
- 前記第2階層メモリは、前記第1階層メモリのローカルビットライン感知増幅器よりも狭い幅のトランジスタを有する最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項1に記載の電子システム。
- 前記メモリサブシステムは、1つのモジュールに実装された前記第1階層メモリ及び前記第2階層メモリを含むことを特徴とする請求項1に記載の電子システム。
- 前記メモリコントローラは、前記第1階層メモリに低い遅延(latency)アクセスを提供し、前記第2階層メモリに高い遅延(latency)アクセスを提供することを特徴とする請求項1に記載の電子システム。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201562262493P | 2015-12-03 | 2015-12-03 | |
US62/262,493 | 2015-12-03 | ||
US15/174,986 US9934154B2 (en) | 2015-12-03 | 2016-06-06 | Electronic system with memory management mechanism and method of operation thereof |
US15/174,986 | 2016-06-06 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017102903A JP2017102903A (ja) | 2017-06-08 |
JP2017102903A5 true JP2017102903A5 (ja) | 2019-10-03 |
Family
ID=58799726
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016200814A Pending JP2017102903A (ja) | 2015-12-03 | 2016-10-12 | メモリ管理メカニズムを具備する電子システム |
Country Status (5)
Country | Link |
---|---|
US (1) | US9934154B2 (ja) |
JP (1) | JP2017102903A (ja) |
KR (1) | KR20170065433A (ja) |
CN (1) | CN106847331B (ja) |
TW (1) | TWI724036B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6635472B2 (ja) * | 2017-05-24 | 2020-01-29 | 株式会社大一商会 | 遊技機 |
JP6635469B2 (ja) * | 2017-05-24 | 2020-01-22 | 株式会社大一商会 | 遊技機 |
KR102353859B1 (ko) | 2017-11-01 | 2022-01-19 | 삼성전자주식회사 | 컴퓨팅 장치 및 비휘발성 듀얼 인라인 메모리 모듈 |
US11288070B2 (en) | 2019-11-04 | 2022-03-29 | International Business Machines Corporation | Optimization of low-level memory operations in a NUMA environment |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5687382A (en) * | 1995-06-07 | 1997-11-11 | Hitachi America, Ltd. | High speed, reduced power memory system implemented according to access frequency |
US6384439B1 (en) | 1998-02-02 | 2002-05-07 | Texas Instruments, Inc. | DRAM memory cell and array having pass transistors with recessed channels |
US6992919B2 (en) | 2002-12-20 | 2006-01-31 | Integrated Magnetoelectronics Corporation | All-metal three-dimensional circuits and memories |
US7203123B2 (en) * | 2004-12-08 | 2007-04-10 | Infineon Technologies Ag | Integrated DRAM memory device |
US7483422B2 (en) * | 2005-02-10 | 2009-01-27 | International Business Machines Corporation | Data processing system, method and interconnect fabric for selective link information allocation in a data processing system |
JP4208895B2 (ja) * | 2006-05-30 | 2009-01-14 | 株式会社東芝 | キャッシュメモリ装置および処理方法 |
KR101498673B1 (ko) * | 2007-08-14 | 2015-03-09 | 삼성전자주식회사 | 반도체 드라이브, 그것의 데이터 저장 방법, 그리고 그것을포함한 컴퓨팅 시스템 |
US8335122B2 (en) * | 2007-11-21 | 2012-12-18 | The Regents Of The University Of Michigan | Cache memory system for a data processing apparatus |
US7934124B2 (en) * | 2008-10-10 | 2011-04-26 | Oracle America, Inc. | Self-contained densely packed solid-state storage subsystem |
EP2441005A2 (en) * | 2009-06-09 | 2012-04-18 | Martin Vorbach | System and method for a cache in a multi-core processor |
JP2011118469A (ja) * | 2009-11-30 | 2011-06-16 | Toshiba Corp | メモリ管理装置およびメモリ管理方法 |
US8671263B2 (en) | 2011-02-03 | 2014-03-11 | Lsi Corporation | Implementing optimal storage tier configurations for a workload in a dynamic storage tiering system |
KR101246475B1 (ko) | 2011-05-25 | 2013-03-21 | 에스케이하이닉스 주식회사 | 반도체 셀 및 반도체 소자 |
US8738875B2 (en) | 2011-11-14 | 2014-05-27 | International Business Machines Corporation | Increasing memory capacity in power-constrained systems |
KR101571991B1 (ko) | 2011-12-20 | 2015-11-25 | 인텔 코포레이션 | 2-레벨 메모리 계층구조에서 메모리측 캐쉬의 동적인 부분적 전원 차단 |
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US9274960B2 (en) * | 2012-03-20 | 2016-03-01 | Stefanos Kaxiras | System and method for simplifying cache coherence using multiple write policies |
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JP2014191622A (ja) * | 2013-03-27 | 2014-10-06 | Fujitsu Ltd | 処理装置 |
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US9710226B1 (en) * | 2013-07-16 | 2017-07-18 | Rambus Inc. | Unsuccessful write retry buffer |
-
2016
- 2016-06-06 US US15/174,986 patent/US9934154B2/en active Active
- 2016-09-08 KR KR1020160115818A patent/KR20170065433A/ko not_active Application Discontinuation
- 2016-10-07 TW TW105132465A patent/TWI724036B/zh active
- 2016-10-09 CN CN201610880974.2A patent/CN106847331B/zh active Active
- 2016-10-12 JP JP2016200814A patent/JP2017102903A/ja active Pending
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