JP2017102903A5 - - Google Patents

Claims (15)

1. 運営データにアクセスするプロセッサと、
   前記プロセッサに結合されて前記運営データの制限された量を格納する高速ローカルメモリと、
   バッファーリングキャッシュメモリに結合されて前記運営データの流れを維持するメモリコントローラと、
   前記メモリコントローラに結合されたメモリサブシステムと、を備え、
   前記メモリサブシステムは、
   高速制御バスによってタイミングが重要な前記運営データを格納する第１階層メモリと、
   減少性能制御バスによってタイミングが重要でない前記運営データを格納する第２階層メモリと、を含むことを特徴とする電子システム。
2. 前記第２階層メモリは、前記第１階層メモリよりも更に多い容量及び更に長い遅延時間を提供することを特徴とする請求項１に記載の電子システム。
3. 前記第２階層メモリは、ビットラインフィードバック回路を有する最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項１に記載の電子システム。
4. 前記第２階層メモリは、格納セルアレイに結合されたグローバルワードラインドライバーを含むことを特徴とする請求項１に記載の電子システム。
5. 前記第２階層メモリは、ビットラインのためのポリシリコン配線を有する格納セルアレイを含むことを特徴とする請求項１に記載の電子システム。
6. 前記メモリサブシステムの前記第１階層メモリは、アドレスライン増幅器及びローカルサブワードラインドライバーを含む低遅延（ｌｏｗ ｌａｔｅｎｃｙ）素子であり、
   前記第２階層メモリは、前記アドレスライン増幅器及び前記ローカルサブワードラインドライバーを含まない高容量（ｈｉｇｈｅｒ ｃａｐａｃｉｔｙ）素子であることを特徴とする請求項１に記載の電子システム。
7. 前記第２階層メモリは、ビットラインプリチャージ回路を有する最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項１に記載の電子システム。
8. 前記第２階層メモリは、グローバルワードラインをアレイセグメントに直接結合させるグローバルワードラインドライバーを含むことを特徴とする請求項１に記載の電子システム。
9. 前記第２階層メモリは、前記第１階層メモリよりも更に多いアレイセグメントを含むことを特徴とする請求項１に記載の電子システム。
10. 前記第２階層メモリは、ビットラインフィードバック回路に結合された制御ラインセット＿ハイ及び制御ラインセット＿ローを含む最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項１に記載の電子システム。
11. 前記第２階層メモリは、グローバルワードラインドライバー、最適化されたローカルビットライン感知増幅器、及びビットラインのためのポリシリコン配線によって、前記第１階層メモリよりも３０％〜５０％更に大きい容量を含むことを特徴とする請求項１に記載の電子システム。
12. 前記第２階層メモリは、格納セルアレイ内の追加的な容量及びビットラインのためのポリシリコン配線を含むことを特徴とする請求項１に記載の電子システム。
13. 前記第２階層メモリは、前記第１階層メモリのローカルビットライン感知増幅器よりも狭い幅のトランジスタを有する最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項１に記載の電子システム。
14. 前記メモリサブシステムは、１つのモジュールに実装された前記第１階層メモリ及び前記第２階層メモリを含むことを特徴とする請求項１に記載の電子システム。
15. 前記メモリコントローラは、前記第１階層メモリに低い遅延（ｌａｔｅｎｃｙ）アクセスを提供し、前記第２階層メモリに高い遅延（ｌａｔｅｎｃｙ）アクセスを提供することを特徴とする請求項１に記載の電子システム。