JP2011022998A5 - - Google Patents

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  1. システムであって、
    一以上の相変化メモリ（ＰＣＭ）モジュールを具えるデュアルインラインメモリモジュール（ＤＩＭＭ）と、
    前記システムに電気的に接続されたメモリバスであって、前記ＰＣＭモジュールが前記メモリバスと並列に電気的に接続されたメモリバスと、
    前記ＰＣＭモジュールに対応するパラメータを維持するように構成された基本入力／出力システム（ＢＩＯＳ）と、
    を具えることを特徴とするシステム。
  2. 前記パラメータは、前記ＰＣＭモジュールのアディティブレイテンシ又は列アドレスストローブ（ＣＡＳ）レイテンシの値を含むことを特徴とする、請求項１に記載のシステム。
  3. 前記ＰＣＭモジュールは、前記ＤＩＭＭに行アドレスが提供された直後に前記ＤＩＭＭに列アドレスが提供されることを可能にするアディティブレイテンシと関連することを特徴とする請求項１に記載のシステム。
  4. 前記ＤＩＭＭの特定のアドレスに対応する書き込みデータをキャッシュ記憶するためのダイナミックランダムアクセスメモリ（ＤＲＡＭ）キャッシュメモリをさらに具えることを特徴とする、請求項１に記載のシステム。
  5. バンクアドレスビットが、複数の前記一以上のＰＣＭモジュールにわたる複数のメモリバンクに対応することを特徴とする請求項１に記載のシステム。
  6. 前記ＤＩＭＭが、前記システムの主記憶装置を具えることを特徴とする請求項１に記載のシステム。
  7. 前記一以上のＰＣＭモジュールが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）モードレジスタ及び／又はＤＲＡＭインタフェースを具えることを特徴とする請求項１に記載のシステム。
  8. 起動命令を、一以上の相変化メモリ（ＰＣＭ）モジュールを具えるデュアルインラインメモリモジュール（ＤＩＭＭ）へ提供するステップと、
    行アドレスを、前記ＰＣＭモジュールへ提供するステップと、
    次の行アドレスを与える前に、複数の列アドレスを、前記ＰＣＭモジュールへ提供するステップと、
    を含むことを特徴とする方法。
  9. 前記行アドレスを前記ＤＩＭＭへ提供した直後に、前記複数の列アドレスのうちの一つを、前記ＤＩＭＭへ提供するステップをさらに含むことを特徴とする請求項８に記載の方法。
  10. コンピューティングプラットフォームの基本入力／出力システム（ＢＩＯＳ）内に、前記ＰＣＭモジュールに対応するパラメータを維持するステップをさらに含むことを特徴とする請求項８に記載の方法。
  11. 前記パラメータは、前記ＰＣＭモジュールのアディティブレイテンシの値を含むことを特徴とする請求項１０に記載の方法。
  12. 前記ＤＩＭＭの特定のアドレスに対応する書き込みデータをＤＲＡＭキャッシュメモリにキャッシュ記憶することによって、前記ＰＣＭモジュールのサイクルリミットを管理するステップをさらに含むことを特徴とする請求項８に記載の方法。
  13. 少なくとも部分的に前記ＰＣＭモジュールの特性に基づいて、前記ＤＲＡＭキャッシュメモリのためのメモリサイズを選択するステップをさらに含むことを特徴とする請求項１２に記載の方法。
  14. バンクアドレスビット用いて、前記一以上のＰＣＭモジュールにわたる複数のメモリバンクにアクセスするステップをさらに含むことを特徴とする請求項８に記載の方法。
  15. 前記ＤＩＭＭは、前記コンピューティングプラットフォームの主記憶装置を具えることを特徴とする請求項１０に記載の方法。
  16. デュアルインラインメモリモジュール（ＤＩＭＭ）を具えたメモリデバイスであって、
    前記ＤＩＭＭが、
    少なくとも部分的にダイナミックランダムアクセスメモリ（ＤＲＡＭ）モジュールに基づいて電気的に動作するように構成され、
    一以上の相変化メモリ（ＰＣＭ）モジュールを具え、
    基本入力／出力システム（ＢＩＯＳ）内に維持されているパラメータに基づいて動作するように構成されている
    ことを特徴とするメモリデバイス。
  17. コンピューティングシステムに電気的に接続するためのメモリバスをさらに具え、
    前記ＰＣＭモジュールは、前記メモリバスと並列に電気的に結合されていることを特徴とする請求項１６に記載のメモリデバイス。
  18. 前記ＤＩＭＭの特定のアドレスに対応する書き込みデータをキャッシュ記憶するためのＤＲＡＭキャッシュメモリをさらに具えることを特徴とする請求項１６に記載のメモリデバイス。
  19. デュアルインラインメモリモジュール（ＤＩＭＭ）に実装された一以上の相変化メモリ（ＰＣＭ）モジュールに対応するパラメータを、コンピューティングプラットフォームの基本入力／出力システム（ＢＩＯＳ）内に維持するステップを含むことを特徴とする方法。
  20. 前記ＰＣＭモジュールは、前記ＤＩＭＭに行アドレスが提供された直後に前記ＤＩＭＭに列アドレスが提供されることを可能にするアディティブレイテンシと関連することを特徴とする請求項１９に記載の方法。
  21. 前記ＤＩＭＭの特定のアドレスに対応する書き込みデータをＤＲＡＭキャッシュメモリにキャッシュ記憶することによって、前記ＰＣＭモジュールのサイクルリミットを管理するステップをさらに含むことを特徴とする請求項１９に記載の方法。
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