JP2008532140A5

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Publication number: JP2008532140A5
Application number: JP2007557019A
Authority: JP
Filing date: 2006-01-11
Publication date: 2010-05-27
Anticipated expiration: 2026-01-11

Claims

複数の出力端子及び複数の入力端子を有するメモリコントローラと、
複数の出力端子及び複数の入力端子を有する少なくとも一つのメモリデバイスと、を有するメモリシステムであって、
少なくとも一つの前記メモリデバイスは、
書き込みコマンドに応じて書き込みデータを格納し、読み出しコマンドに応じて読み出しデータを出力するよう動作可能な複数のメモリセルのバンクと、
それぞれが前記メモリデバイスの前記入力端子を、メモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部書き込みデータバスと、
それぞれが前記メモリデバイスの前記出力端子を、メモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部読み出しデータバスであって、前記内部書き込みデータバスから絶縁されている内部読み出しデータバスと、
前記内部書き込みデータバス及びそれぞれの前記バンクに接続されている書き込みデータ選択回路であって、それぞれの前記内部書き込みデータバスを前記バンクのいずれかに選択的に接続するよう動作可能である書き込みデータ選択回路と、
前記内部読み出しデータバス及びそれぞれの前記バンクに接続されている読み出しデータ選択回路であって、前記バンクのいずれかをそれぞれの前記内部読み出しデータバスに選択的に接続するよう動作可能である読み出しデータ選択回路と、
前記バンクのうちの一つを読みだし或いは書き込みメモリアクセスのために選択し、前記選択されたバンクのメモリセルのロウ及びカラムを選択するように動作可能であるアドレシング回路と、
メモリコマンドを受け取ってデコードし、前記メモリコマンドに対応する制御信号を発生するよう動作可能なコマンドデコーダであって、少なくとも幾つかの前記制御信号は、書き込みデータ選択回路を制御して、前記内部書き込みデータバスのどちらかを介して、前記メモリデバイスの前記入力端子から、選択されたバンクへと書き込みデータを接続し、少なくとも幾つかの前記制御信号は、前記読み出しデータ選択回路を制御して、前記内部読み出しデータバスのどちらかを介して、選択されたバンクから前記メモリデバイスの前記出力端子へと読み出しデータを接続する、コマンドデコーダと、
前記メモリコントローラの前記出力端子を前記メモリデバイスの前記入力端子へと接続する下流バスであって、前記メモリコントローラの前記入力端子及び前記メモリデバイスの前記出力端子から絶縁されている下流バスと、
前記メモリデバイスの前記出力端子を前記メモリコントローラの前記入力端子へと接続する上流バスであって、前記メモリコントローラの前記出力端子及び前記メモリデバイスの前記入力端子から絶縁されている上流バスと、
を備えていることを特徴とするメモリシステム。
前記メモリデバイスは更に、前記メモリデバイスの前記入力端子に接続された書き込みバッファを有し、前記書き込みバッファは少なくとも一つの書き込み要求から書き込みデータを格納し、前記書き込みデータを前記書き込みバッファから、前記バンクのうちの一つへ格納するための前記内部書き込みデータバスのどちらかへと接続するように動作可能である、ことを特徴とする請求項１に記載のメモリシステム。
前記書き込みバッファは、読み出しデータが、他の前記バンクから前記内部読み出しデータバスのうちの一つへ接続されるのと同時に、前記内部書き込みデータバスのどちらかを介して、前記書き込みデータを前記書き込みバッファから前記バンクのうちの一つへ接続するよう動作可能である、ことを特徴とする請求項２に記載のメモリシステム。
前記コマンドデコーダによって生成された前記制御信号は、前記内部読み出しデータバスのどちらかを介して、読み出しデータを、選択されたバンクから前記メモリデバイスの前記出力端子へ接続するのと同時に、前記内部書き込みデータバスのどちらかを介して、書き込みデータを、前記メモリデバイスの前記入力端子から選択されたバンクへ接続するよう動作可能である、ことを特徴とする請求項１に記載のメモリシステム。
前記コマンドデコーダによって生成された前記制御信号は、書き込みデータを前記内部書き込みデータバスのうちの他の一つから異なる選択されたバンクへと接続するのと同時に、書き込みデータを前記内部書き込みデータバスのうちの一つから選択されたバンクに接続するよう動作可能である、ことを特徴とする請求項１に記載のメモリシステム。
前記コマンドデコーダによって生成された前記制御信号は、読み出しデータを異なる選択されたバンクから前記内部読み出しデータバスのうちの他の一つへ接続するのと同時に、読み出しデータを選択されたバンクから前記内部読み出しデータバスのうちの一つへと接続するよう動作可能である、ことを特徴とする請求項１に記載のメモリシステム。
前記メモリデバイスは、前記メモリデバイスの前記入力端子に接続されたコマンド／アドレスレジスタを更に有し、前記コマンド／アドレスレジスタは、前記下流バスを介して前記メモリデバイスへと接続された前記メモリコマンド及び前記ロウ及びカラムアドレスを格納するよう動作可能である、ことを特徴とする請求項１に記載のメモリシステム。
メモリセルの前記バンクはダイナミックランダムアクセスメモリセルのバンクを含む、ことを特徴とする請求項１に記載のメモリシステム。
前記メモリコントローラが、更にクロック信号を出力するように動作可能であり、前記メモリデバイスは、シンクロナスダイナミックランダムアクセスメモリデバイスを有し、クロック入力端子を含み、前記メモリシステムは、前記クロック信号を前記メモリコントローラから前記メモリデバイスの前記クロック入力へと接続するクロック信号ラインを更に有する、ことを特徴とする請求項７に記載のメモリシステム。
前記書き込みデータ選択回路は書き込みマルチプレクサをそれぞれの前記バンクのために有し、それぞれの前記書き込みマルチプレクサは、それぞれの前記内部書き込みデータバスへ接続されている複数の入力及び、それぞれの前記バンクへ接続されている出力を有する、ことを特徴とする請求項１に記載のメモリシステム。
前記読み出しデータ選択回路は読み出しマルチプレクサをそれぞれの前記内部読み出しデータバスのために有し、それぞれの前記読み出しマルチプレクサは、それぞれの前記バンクへ接続されている複数の入力及び、それぞれの前記内部読み出しデータバスへ接続されている出力を有する、ことを特徴とする請求項１に記載のメモリシステム。
複数の出力端子及び複数の入力端子を有するメモリデバイスであって、
少なくとも一つの前記メモリデバイスは、
書き込みコマンドに応じて書き込みデータを格納し、読み出しコマンドに応じて読み出しデータを出力するよう動作可能な複数のメモリセルのバンクと、
それぞれが複数のメモリデバイス入力端子をメモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部書き込みデータバスと、
それぞれが複数のメモリデバイス出力端子をメモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部読み出しデータバスであって、前記内部書き込みデータバスから絶縁されている内部読み出しデータバスと、
前記内部書き込みデータバス及びそれぞれの前記バンクに接続されている書き込みデータ選択回路であって、それぞれの前記内部書き込みデータバスを前記バンクのいずれかに選択的に接続するよう動作可能である書き込みデータ選択回路と、
前記内部読み出しデータバス及びそれぞれの前記バンクに接続されている読み出しデータ選択回路であって、前記バンクのいずれかをそれぞれの前記内部読み出しデータバスに選択的に接続するよう動作可能である読み出しデータ選択回路と、
前記バンクのうちの一つを読みだし或いは書き込みメモリアクセスのために選択し、前記選択されたバンクのメモリセルのロウ及びカラムを選択するように動作可能であるアドレシング回路と、
メモリコマンドを受け取ってデコードし、前記メモリコマンドに対応する制御信号を発生するよう動作可能なコマンドデコーダであって、少なくとも幾つかの前記制御信号は、書き込みデータ選択回路を制御して、前記内部書き込みデータバスのどちらかを介して、前記メモリデバイスの前記入力端子から選択されたバンクへと書き込みデータを接続し、少なくとも幾つかの前記制御信号は、前記読み出しデータ選択回路を制御して、前記内部読み出しデータバスのどちらかを介して、選択されたバンクから前記メモリデバイスの前記出力端子へと読み出しデータを接続する、コマンドデコーダと、
を備えることを特徴とするメモリデバイス。
前記メモリデバイスは、前記メモリデバイスの前記入力端子に接続された書き込みバッファを更に有し、前記書き込みバッファは少なくとも一つの書き込み要求から書き込みデータを格納し、前記書き込みデータを前記書き込みバッファから、前記バンクのうちの一つへ格納するための前記内部書き込みデータバスのどちらかへと接続するように動作可能である、ことを特徴とする請求項１２に記載のメモリデバイス。
前記書き込みバッファは、読み出しデータが、他の前記バンクから前記内部読み出しデータバスのうちの一つへ接続されるのと同時に、前記内部書き込みデータバスのどちらかを介して、前記書き込みデータを前記書き込みバッファから前記バンクのうちの一つへ接続するよう動作可能である、ことを特徴とする請求項１３に記載のメモリデバイス。
前記コマンドデコーダによって生成された前記制御信号は、前記内部読み出しデータバスのどちらかを介して、読み出しデータを選択されたバンクから前記メモリデバイスの前記出力端子へ接続するのと同時に、前記内部書き込みデータバスのどちらかを介して、書き込みデータを、前記メモリデバイスの前記入力端子から選択されたバンクへ接続するよう動作可能である、ことを特徴とする請求項１２に記載のメモリデバイス。
前記コマンドデコーダによって生成された前記制御信号は、書き込みデータを前記内部書き込みデータバスのうちの他の一つから異なる選択されたバンクへと接続するのと同時に、書き込みデータを前記内部書き込みデータバスのうちの一つから選択されたバンクに接続するよう動作可能である、ことを特徴とする請求項１２に記載のメモリデバイス。
前記コマンドデコーダによって生成された前記制御信号は、読み出しデータを異なる選択されたバンクから前記内部読み出しデータバスのうちの他の一つへ接続するのと同時に、読み出しデータを選択されたバンクから前記内部読み出しデータバスのうちの一つへと接続するよう動作可能である、ことを特徴とする請求項１２に記載のメモリデバイス。
前記メモリデバイスは、前記メモリデバイス入力端子に接続されたコマンド／アドレスレジスタを更に有し、前記コマンド／アドレスレジスタは、前記メモリデバイス入力端子へと接続された前記メモリコマンド及び前記ロウ及びカラムアドレスを格納するよう動作可能である、ことを特徴とする請求項１２に記載のメモリデバイス。
メモリセルの前記バンクはダイナミックランダムアクセスメモリセルのバンクを有する、ことを特徴とする請求項１２に記載のメモリデバイス。
前記メモリデバイスは、シンクロナスダイナミックランダムアクセスメモリデバイスを有する、ことを特徴とする請求項１９に記載のメモリデバイス。
前記書き込みデータ選択回路は書き込みマルチプレクサをそれぞれの前記バンクのために有し、それぞれの前記書き込みマルチプレクサは、それぞれの前記内部書き込みデータバスへ接続されている複数の入力及び、それぞれの前記バンクへ接続されている出力を有する、ことを特徴とする、請求項１２に記載のメモリデバイス。
前記読み出しデータ選択回路は読み出しマルチプレクサをそれぞれの前記内部読み出しデータバスのために有し、それぞれの前記読み出しマルチプレクサは、それぞれの前記バンクへ接続されている複数の入力及び、それぞれの前記内部読み出しデータバスへ接続されている出力を有する、ことを特徴とする請求項１２に記載のメモリデバイス。
プロセッサバスを有するプロセッサと、
前記プロセッサバスを介して前記プロセッサに接続され、データを前記コンピュータシステムへ入力することを可能にする入力デバイスと、
前記プロセッサバスを介して前記プロセッサに接続され、データを前記コンピュータシステムから出力することを可能にする出力デバイスと、
前記プロセッサバスを介して前記プロセッサに接続された大規模データ格納デバイスであって、前記大規模格納デバイスからデータが読み出されることを可能にする大規模データ格納デバイスと、
前記プロセッサバスを介して前記プロセッサに接続されるメモリコントローラであって、複数の出力端子及び複数の入力端子を有しているメモリコントローラと、
複数の出力端子及び複数の入力端子を有する少なくとも一つのメモリデバイスと、を備える、プロセッサに基づくシステムであって、
少なくとも一つの前記メモリデバイスは、
書き込みコマンドに応じて書き込みデータを格納し、読み出しコマンドに応じて読み出しデータを出力するよう動作可能な複数のメモリセルのバンクと、
それぞれが前記メモリデバイスの前記入力端子を、メモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部書き込みデータバスと、
それぞれが前記メモリデバイスの前記出力端子を、メモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部読み出しデータバスであって、前記内部書き込みデータバスから絶縁されている内部読み出しデータバスと、
前記内部書き込みデータバス及びそれぞれの前記バンクに接続されている書き込みデータ選択回路であって、それぞれの前記内部書き込みデータバスを前記バンクのいずれかに選択的に接続するよう動作可能である書き込みデータ選択回路と、
前記内部読み出しデータバス及びそれぞれの前記バンクに接続されている読み出しデータ選択回路であって、前記バンクのいずれかをそれぞれの前記内部読み出しデータバスに選択的に接続するよう動作可能である読み出しデータ選択回路と、
前記バンクのうちの一つを読みだし或いは書き込みメモリアクセスのために選択し、前記選択されたバンクのメモリセルのロウ及びカラムを選択するように動作可能であるアドレシング回路と、
メモリコマンドを受け取ってデコードし、前記メモリコマンドに対応する制御信号を発生するよう動作可能なコマンドデコーダであって、少なくとも幾つかの前記制御信号は、書き込みデータ選択回路を制御して、前記内部書き込みデータバスのどちらかを介して、前記メモリデバイスの前記入力端子から選択されたバンクへと書き込みデータを接続し、少なくとも幾つかの前記制御信号は、前記読み出しデータ選択回路を制御して、前記内部読み出しデータバスのどちらかを介して、選択されたバンクから前記メモリデバイスの前記出力端子へと読み出しデータを接続する、コマンドデコーダと、
前記メモリコントローラの前記出力端子を前記メモリデバイスの前記入力端子へと接続する下流バスであって、前記メモリコントローラの前記入力端子及び前記メモリデバイスの前記出力端子から絶縁されている下流バスと、
前記メモリデバイスの前記出力端子を前記メモリコントローラの前記入力端子へと接続する上流バスであって、前記メモリコントローラの前記出力端子及び前記メモリデバイスの前記入力端子から絶縁されている上流バスと、
を備えることを特徴とするプロセッサに基づくシステム。
前記メモリデバイスは、前記メモリデバイスの前記入力端子に接続された書き込みバッファを更に有し、前記書き込みバッファは少なくとも一つの書き込み要求から書き込みデータを格納し、前記書き込みデータを前記書き込みバッファから、前記バンクのうちの一つへ格納するための前記内部書き込みデータバスのどちらかへと接続するように動作可能である、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。
前記書き込みバッファは、読み出しデータが、他の前記バンクから前記内部読み出しデータバスのうちの一つへ接続されるのと同時に、前記内部書き込みデータバスのどちらかを介して、前記書き込みデータを前記書き込みバッファから前記バンクのうちの一つへ接続するよう動作可能である、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。
前記コマンドデコーダによって生成された前記制御信号は、前記内部読み出しデータバスのどちらかを介して、読み出しデータを選択されたバンクから前記メモリデバイスの前記出力端子へ接続するのと同時に、前記内部書き込みデータバスのどちらかを介して、書き込みデータを、前記メモリデバイスの前記入力端子から選択されたバンクへ接続するよう動作可能である、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。
前記コマンドデコーダによって生成された前記制御信号は、書き込みデータを前記内部書き込みデータバスのうちの他の一つから異なる選択されたバンクへと接続するのと同時に、書き込みデータを前記内部書き込みデータバスのうちの一つから選択されたバンクに接続するよう動作可能である、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。
前記コマンドデコーダによって生成された前記制御信号は、読み出しデータを異なる選択されたバンクから前記内部読み出しデータバスのうちの他の一つへ接続するのと同時に、読み出しデータを選択されたバンクから前記内部読み出しデータバスのうちの一つへと接続するよう動作可能である、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。
前記メモリデバイスは、前記メモリデバイスの前記入力端子に接続されたコマンド／アドレスレジスタを更に有し、前記コマンド／アドレスレジスタは、前記下流バスを介して前記メモリデバイスへと接続された前記メモリコマンド及び前記ロウ及びカラムアドレスを格納するよう動作可能である、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。
メモリセルの前記バンクはダイナミックランダムアクセスメモリセルのバンクを有する、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。
前記メモリコントローラが、更にクロック信号を出力するように動作可能であり、前記メモリデバイスは、シンクロナスダイナミックランダムアクセスメモリデバイスを有し、クロック入力端子を含み、前記メモリシステムは、前記クロック信号を前記メモリコントローラから前記メモリデバイスの前記クロック入力へと接続するクロック信号ラインを更に有する、ことを特徴とする請求項３０に記載のプロセッサに基づくシステム。
前記書き込みデータ選択回路は書き込みマルチプレクサをそれぞれの前記バンクのために有し、それぞれの前記書き込みマルチプレクサは、それぞれの前記内部書き込みデータバスへ接続されている複数の入力及び、それぞれの前記バンクへ接続されている出力を有する、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。
前記読み出しデータ選択回路は読み出しマルチプレクサをそれぞれの前記内部読み出しデータバスのために有し、それぞれの前記読み出しマルチプレクサは、それぞれの前記バンクへ接続されている複数の入力及び、それぞれの前記内部読み出しデータバスへ接続されている出力を有する、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。
複数のメモリセルのバンクを有するメモリデバイスへ、及び該メモリデバイスからデータを接続する方法であって、
複数の書き込みデータバス端子を介して書き込みデータを前記メモリデバイスへと接続し、
複数の読み出しデータバス端子を介して読み出しデータを前記メモリデバイスから接続し、
前記書き込みデータを前記書き込みデータバス端子から前記バンクのうちの第二のバンクへと接続する、ならびに、前記読み出しデータを前記バンクのうちの第三のバンクから前記読み出しデータバス端子へと接続するのと同時に、前記書き込みデータを前記書き込みデータバス端子から前記バンクのうちの第一のバンクへ接続する、
ことを特徴とする方法。
前記読み出しデータを前記バンクのうちの第三のバンクから前記読み出しデータバス端子へと接続するのと同時に、前記書き込みデータを前記書き込みデータバス端子から前記バンクのうちの第一のバンクへ接続する前記動作が、内部書き込みデータバスを介して前記書き込みデータバス端子から前記バンクのうちの前記第一のバンクへ前記書き込みデータを接続することと、内部読み出しデータバスを介して前記バンクのうちの前記第三のバンクから前記読み出しデータバス端子へ前記読み出しデータを接続することとを含む、ことを特徴とする請求項３４に記載の方法。
前記書き込みデータを前記書き込みデータバス端子から前記バンクのうちの第二のバンクへ接続するのと同時に、前記書き込みデータを前記バンクのうちの第一のバンクへ接続する前記動作は、第一の内部書き込みデータバスを介して前記書き込みデータバス端子から前記バンクのうちの前記第一のバンクへ前記書き込みデータを接続することと、第二の内部書き込みデータバスを介して前記バンクのうちの前記第二のバンクへ前記書き込みデータを接続することとを含む、ことを特徴とする請求項３４に記載の方法。
前記バンクのうちの前記第三のバンクから前記読み出しデータバス端子へ前記読み出しデータを接続するのと同時に、前記バンクのうちの第四のバンクから読み出しデータを接続することを更に含む、
ことを特徴とする請求項３４に記載の方法。
前記バンクのうちの前記第三のバンクから前記読み出しデータバス端子へ前記読み出しデータを接続するのと同時に、前記バンクのうちの第四のバンクから読み出しデータを接続する前記動作は、第一の内部読み出しデータバスを介して前記読み出しデータバス端子から前記バンクのうちの前記第三のバンクへ前記読み出しデータを接続することと、第二の内部読み出しデータバスを介して前記バンクのうちの前記第四のバンクから前記読み出しデータバス端子へ前記読み出しデータを接続することと、を含む、ことを特徴とする請求項３７に記載の方法。
前記書き込みデータの受け取りによるメモリセルの前記バンクのうちの一つへの前記書き込みデータの接続なしでの、複数の書き込み要求のための、前記メモリデバイス内での前記書き込みデータの保持と、
前記バンクの他への前記書き込み要求の他の一つのための、前記保持された書き込みデータの接続と同時に起こる、前記バンクのうちの一つへの前記書き込み要求の一つのための前記保持された書き込みデータの接続と、
を更に有することを特徴とする請求項３４に記載の方法。
前記メモリデバイスは、ダイナミックランダムアクセスメモリデバイスを含む、ことを特徴とする請求項３４に記載の方法。
複数のメモリセルのバンクを有するメモリデバイスへの書き込みデータを接続する方法であって、
複数のそれぞれの書き込み要求のための、複数の書き込みデータバス端子を介した、前記メモリデバイスへの前記書き込みデータの接続と、
前記バンクの他への前記書き込み要求の他の一つのための、前記書き込みデータの接続と同時に起こる、前記バンクのうちの一つへの前記書き込み要求のうちの一つのための、前記書き込みデータの接続と、
を含むことを特徴とする方法。
前記バンクの他の一つへの前記書き込みデータの接続と同時に起こる、前記バンクのうちの一つへの書き込みデータの接続の前記動作は、第一の内部書き込みデータバスを介した前記バンクのうちの一つへの前記書き込みデータの接続と、第二の内部書き込みデータバスを介した前記バンクの他の一つへの前記書き込みデータの接続と、を含む、ことを特徴とする請求項４１に記載の方法。
前記書き込みデータの前記バンクの一つ或いは別の一つへの接続と同時に起こる、前記バンクの他の一つからの読み出しデータの接続を更に含む、ことを特徴とする請求項４２に記載の方法。
前記バンクのうちの一つ或いは他の一つへの前記書き込みデータの接続と同時に起こる、前記バンクの他の一つからの読み出しデータの接続の前記動作は、前記第一及び第二の内部書き込みデータバスから絶縁されている内部読み出しデータバスを介した前記バンクの他の一つからの前記読み出しデータの接続を含む、ことを特徴とする請求項４３に記載の方法。
前記バンクのうちの一つ或いは他の一つへの前記書き込みデータの接続と同時に起こる、前記バンクの他の一つからの読み出しデータの接続を更に含む、ことを特徴とする請求項４１に記載の方法。
前記バンクの他への前記書き込み要求のうちの他の一つのための、前記書き込みデータの接続と同時に起こる、前記バンクのうちの一つへの前記書き込み要求のうちの一つのための、前記書き込みデータの接続の前記動作は、
前記書き込み要求のうちの一つのための前記書き込みデータ及び、前記書き込みデータの受け取りによるメモリセルの前記バンクへの前記書き込みデータの接続なしでの、前記メモリデバイスの前記書き込み要求の他の一つのための前記書き込みデータの保持と、
前記バンクの他への前記書き込み要求の他の一つための前記保持された書き込みデータの接続と同時に起こる、前記バンクの一つへの前記書き込み要求の一つのための前記保持された書き込みデータの接続と、
を含むことを特徴とする請求項４１に記載の方法。
前記メモリデバイスはダイナミックランダムアクセスメモリデバイスを含む、ことを特徴とする請求項４１に記載の方法。
複数のメモリセルのバンクを有するメモリデバイスからの読み出しデータを接続する方法であって、
前記複数の読み出し要求のうちの他の一つに応じて、前記バンクの他の一つからの前記読み出しデータの接続と同時に起こる、複数の読み出し要求のうちの一つに応じた前記バンクのうちの一つからの前記読み出しデータの接続と、
前記複数のそれぞれの読み出し要求に応じた、複数の読み出しデータバス端子を介した前記メモリデバイスからの前記読み出しデータの接続と、
を含むことを特徴とする方法。
前記バンクの他の一つからの前記読み出しデータの接続と同時に起こる、前記バンクのうちの一つからの読み出しデータの接続の前記動作は、第一の内部読み出しデータバスを介した前記バンクのうちの一つからの前記読み出しデータの接続と、第二の内部読み出しデータバスを介した前記バンクの他の一つからの前記読み出しデータの接続と、を含むことを特徴とする請求項４８に記載の方法。
前記読み出しデータの前記バンクの一つ或いは別の一つからの接続と同時に起こる、前記バンクの他の一つへの書き込みデータの接続を更に含む、ことを特徴とする請求項４９に記載の方法。
前記バンクのうちの一つ或いは他の一つからの前記読み出しデータの接続と同時に起こる、前記バンクの他の一つへの書き込みデータの接続の前記動作は、前記第一及び第二の内部読み出しデータバスから絶縁されている内部書き込みデータバスを介した、前記バンクの他の一つへの前記書き込みデータの接続を含む、ことを特徴とする請求項５０に記載の方法。
前記バンクのうちの一つ或いは他の一つからの前記読み出しデータの接続と同時に起こる、前記バンクの他の一つへの書き込みデータの接続を更に含む、ことを特徴とする請求項４８に記載の方法。
前記メモリデバイスは、ダイナミックランダムアクセスメモリデバイスを含む、ことを特徴とする請求項４８に記載の方法。