TWI584128B - 菊鏈式記憶體系統中用於鎖相迴路（ｐｌｌ）鎖定控制之方法及裝置 - Google Patents
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Description
本申請案主張2012年11月9日提出之美國臨時專利申請案No.61/724,518之優先權，並以提及的方式併入本文。
本揭露關於數位電子裝置中使用之記憶體裝置，更特別地關於可用於菊鏈記憶體系統中之具有串聯連接構造之複數記憶體裝置晶片的記憶體系統。
記憶體裝置用以將資料儲存於諸如電腦之數位電子裝置中。近年來對於具高帶寬及低電力消耗之大記憶體系統的需求與日俱增。早期數位電子裝置中之多晶片記憶體裝置包括並聯連接至共同匯流排之複數晶片，該等系統據悉係由多接點匯流排連接。具並聯連接至共同匯流
排之若干記憶體裝置晶片的多接點連接通常用於大記憶體系統。
具菊鏈連接之快閃記憶體系統具有串列連接
時鐘系統以減輕PCB之寄生電阻及電容負載的負載效應及誘發沈重輸入電容問題的多接點連接。當時鐘繞過串列連接環形系統上之裝置時，時鐘的形狀失真且工作週期未保持如原始輸入時鐘。
圖1顯示典型串列連接時鐘系統。除了第一
裝置(0)獲得外部時鐘之時鐘信號外，每一裝置獲得下一上游裝置之時鐘信號CK及CK#。此系統可易於產生失真，此針對每一下游裝置而增加。
為補償此時鐘形狀失真，此在以50：50工作週
期操作之雙資料速率(DDR)裝置中甚至更重要，鎖相迴路(PLL)必須併入每一裝置。如圖2中所示，藉由PLL，串列連接裝置上之每一裝置產生針對下一裝置之工作修正時鐘。
圖3顯示菊鏈式記憶體系統上每一裝置之
PLL鎖定時間，並描繪連續PLL鎖定控制之問題。一旦PLL鎖定，PLL便產生鎖定旗標信號，且系統可識別PLL鎖定狀態。然而，若為菊鏈式記憶體系統，每一裝置具有PLL，所以其間之PLL鎖定時間可以不同，且系統需挑選需採用哪一PLL鎖定資訊。
依據PLL設計類型(數位PLL或類比
PLL)，其鎖定時間隨著每一裝置之PVT改變而變化。因
此，預期菊鏈式記憶體系統上之最後裝置具有其間之最長PLL鎖定時間是不正確的。
圖3描繪菊鏈式記憶體系統中PLL鎖定時間
序列之問題。顯然每一模組具有隨機鎖定時間。PLL鎖定時間之不預期之序列係由每一裝置之PLL參考時鐘及控制器之來源時鐘的相位差造成。僅菊鏈式記憶體系統上之第一裝置的PLL鎖定時間為相同環圈之所有裝置中最快者，其他者則不具有任何決定之序列。未監控所有裝置之PLL鎖定狀態，控制器無法安全地轉移任何特定命令及資料。不穩定之時鐘威脅個別裝置作業故障。此外，時序未確保每一裝置中方塊對方塊之正確相位關係，此結果可能引發資料流失及資料爭奪。
本揭露提供菊鏈式記憶體系統中PLL鎖定問題之解決方案。
第一實施例依據菊鏈式記憶體系統上之反向裝置的鎖定狀態而使用連續PLL。本實施例不具有PLL鎖定狀態檢查接腳之需求。
第二實施例使用具鎖定狀態接腳之通過PLL控制流，其係使用現有接腳或分離接腳。
第三實施例使用重新鎖定控制機構以檢測來自該裝置之PLL重新鎖定。
第四變化使用旗標信號產生以發送至控制
器。
0、91、92、93、94‧‧‧記憶體裝置
1、2‧‧‧輸入
3、17、27‧‧‧運算放大器
4、7、9、39、139‧‧‧緩衝器
5‧‧‧鎖相迴路
6、14、24‧‧‧閂鎖
8、10、36、72、79、81、83、136‧‧‧反向器
11‧‧‧時鐘控制PLL
12‧‧‧時鐘產生器CKO
13、31、37、38、73、74、131、137、138‧‧‧NAND閘
15、25‧‧‧反向閂鎖
16、26、76‧‧‧AND閘
21‧‧‧裝置
30‧‧‧讀取資料暫存器
32、78、132‧‧‧脈衝產生器
33、133‧‧‧延遲
35、135‧‧‧開關邏輯
40、56‧‧‧接腳
41‧‧‧PLL_lock信號
42‧‧‧PLL_pulse信號
43‧‧‧PLL_dly信號
51、52、53、54‧‧‧菊鏈式記憶體晶片
58‧‧‧PLL鎖定信號重新產生器
71‧‧‧單一脈衝
73'、74'‧‧‧硬重置網路
77‧‧‧反向裝置
82‧‧‧第二脈衝產生器
84‧‧‧3輸入NAND閘
96、97、98、99‧‧‧鎖定狀態暫存器
101‧‧‧PLL_lock之邏輯
102‧‧‧PLL重新鎖定暫存器及旗標產生器
103‧‧‧PLL重新鎖定檢測邏輯
104‧‧‧開關
201‧‧‧VCC/VCCQ'、VCCN/VCCNQ'
202‧‧‧RST#
203‧‧‧CE#
204‧‧‧CK/CK#
205‧‧‧CKO/CKO#
206‧‧‧CSI
207‧‧‧DSI
208‧‧‧脈衝
209、211、213、215‧‧‧DSO輸出
210‧‧‧裝置0輸出
212‧‧‧裝置1輸出
214‧‧‧裝置2輸出
216‧‧‧裝置n輸出
從下列詳細說明結合附圖，本揭露之進一步特徵及優點將變得顯而易見，其中：圖1顯示習知技藝實施例，其顯示串列連接時鐘系統之一般概念；圖2顯示DDR裝置之習知技藝實施例；圖3描繪菊鏈式記憶體系統中PLL鎖定時間序列之範例，其顯示菊鏈式記憶體系統上每一裝置之PLL鎖定時間，並描繪連續PLL鎖定控制之問題；圖4a顯示依據本揭露之實施例之連續時鐘開啟方法；圖4b為時序圖，顯示圖4a之作業；圖5a描繪併入如何控制CKO之系統之圖4a實施例；圖5b描繪併入無時鐘失真之如何控制CKO#之系統之圖4a實施例；圖6描繪圖5a、5b實施例之鎖定時間序列；圖7為第二實施例之方塊圖；圖8為圖7實施例之時序圖；圖9為使用圖7實施例之記憶體裝置之方塊圖；圖10為圖7實施例之PLL鎖定信號重新產生
邏輯之方塊圖；圖11為圖10實施例之PLL鎖定信號重新產生器之邏輯圖；圖12為第三實施例之PLL鎖定信號重新產生器之邏輯圖；圖13描繪圖12實施例中之PLL重新鎖定資訊產生方式及路徑；圖14描繪第四實施例中發送之非同步等候旗標；圖15描繪圖14實施例中之PLL重新鎖定檢測及旗標產生方塊圖；圖16描繪圖15實施例中啟動之PLL鎖定時序。
圖4顯示依據本揭露之實施例的連續時鐘開
啟設備。本實施例使用具PLL鎖定信號之時鐘輸出(CKO及CKO#)的控制。直至PLL於每一裝置鎖定，CKO及CKO#具有無任何切換之平邏輯值，接著以鎖定之內部PLL時鐘產生CKO及CKO#。
在圖4a中，互補時鐘信號CK及CK#分別於
輸入1及2輸入時鐘控制PLL 11。輸入1及2連接至OP AMP 3之輸入。OP AMP 3檢測CK及CK#間之相位的小差異。OP AMP 3之輸出於緩衝器4放大。緩衝器4之輸
出連接至鎖相迴路5之輸入及閂鎖6之D輸入。PLL 5之輸出連接至閂鎖6之反向時鐘輸入及緩衝器9及反向器10之輸入，以分別產生lck-2s及lck-2s-b信號。閂鎖6之Q輸出連接至緩衝器7及反向器8之輸入，以分別產生lck-in及lck-in-b信號。
時序圖4b將上述信號之相位改變描繪為應用
於本說明之菊鏈式裝置中的裝置0、1、2、3、及4。
圖5a描繪圖4a裝置如何併入記憶體裝置0，
以控制至下一裝置1且無時鐘失真之CKO。來自外部時鐘之CK及CK#將PLL及時鐘控制輸入圖4a中所描繪之裝置11。來自11之lck-in-b、lck-2s、及lck-2s-b輸入時鐘產生器CKO 12，其產生lcko信號前往AND閘16之一輸入。PLL-lck及晶片致能信號連接至NAND閘13之輸入，其輸出連接至閂鎖14之D輸入。來自11之lck-in連接至14之時鐘輸入及反向閂鎖15之時鐘輸入，15之D輸入連接至14之Q輸出。15之Q輸出的最後輸出為Cen-pll-lck1信號。Cen-pll-lck1信號傳遞至AND閘16之另一輸入並由17放大，以形成菊鏈中下一記憶體裝置之CKO信號。
圖5b描繪圖4a裝置如何併入記憶體裝置0，
以無時鐘失真地控制裝置1之CKO#。來自外部時鐘之CK及CK#將PLL及時鐘控制輸入圖4a中所描繪之裝置21。來自21之lck-in、lck-2s、及lck-2s-b輸入時鐘產生器CKO，其產生lcko-b信號前往AND閘26之一輸入。
PLL-lck及晶片致能信號連接至NAND閘23之輸入，其輸出連接至閂鎖24之D輸入。來自11之lck-in-b連接至24之時鐘輸入及反向閂鎖25之時鐘輸入，16之D輸入連接至14之Q輸出。15之Q輸出的最後輸出為Cen-pll-lck2信號。Cen-pll-lck1信號傳遞至AND閘26之另一輸入並由27放大，以形成菊鏈中下一記憶體裝置1之CKO#信號。
圖6描繪圖5實施例之鎖定時間序列；此方
式總是提供所有PVT變化之完美鎖定情況，及多種PLL設計方式，如同半類比PLL/類比PLL/數位PLL/混合類型PLL。且菊鏈式記憶體系統上之最後裝置的CKO/CKO#用以檢查鎖定狀態。若二時鐘切換，表示菊鏈式記憶體系統上的所有裝置現在鎖定用於每一裝置之PLL。所以，此方式不需最後裝置之任何額外接腳以監控PLL鎖定狀態，或菊鏈式記憶體系統上之裝置的任何其他點。
然而，如同所注意的，菊鏈式記憶體系統上
之PLL鎖定時間取決於裝置之數量。所以，其應用受限於裝置數量及每一裝置之單一PLL鎖定時間。
使用此方式之狀況
1、菊鏈式記憶體系統上之裝置數量少
2、每一裝置之PLL鎖定時間快(小於100時鐘週期)
圖7、8、及9描繪不同方式以克服圖4-6實
施例之PLL鎖定時間線性增加。當下列狀況時，本實施例較佳：
3、使用現有接腳實施PLL鎖定監控
4、所有PLL鎖定狀態檢查，及從具有最慢PLL鎖定狀態之裝置挑選最糟者。
圖7描繪PLL鎖定監控之第二實施例的設
備。在此狀況下，以Q<0>接腳完成鎖定。Q<0>接腳為快閃晶片上共同輸出接腳之一者，用以監控PLL鎖定狀態。使用Q<0>接腳允許無額外接腳而實施鎖定，此方式不需一個以上接腳並可減少接腳成本。延遲元件僅為PLL_lock之上升邊緣工作。下降邊緣僅具有極小邏輯延遲。
在圖7實施例中，存在二資料路徑。當來自
先前裝置信號之PLL_lock傳遞至脈衝產生器32及延遲33時開始第一路徑。脈衝產生器32輸出PLL_pulse。33之延遲值大於脈衝寬度，且僅上升邊緣延遲，而非下降邊緣，此產生PLL_dly信號。延遲之脈衝傳遞至開關邏輯35，接著至反向器36，其使延遲之脈衝反向。反向之延遲之脈衝及PLL_pulse施加於NAND閘37之輸入。因此至另一NAND閘38之一輸入。此完成第一資料路徑。
第二資料路徑始自讀取資料暫存器30，其傳
遞至NAND閘31之一輸入。閘31之另一輸入連接至開關邏輯35之輸出並包括Switch_on信號。閘31之輸出連接至閘38之輸入，而未連接至閘37。閘38之輸出由緩衝
器39放大並輸出至Q<0>接腳40。
圖8顯示Q<0>資料路徑之PLL鎖定前後之切
換作業的基本時序。PLL_lock信號41為隨反向裝置PLL鎖定信號之重新產生信號。PLL_pulse 42係於脈衝產生器32(圖7)於41之上升中產生。PLL_dly信號43為由延遲33延遲之PLL_lock信號。回至圖8，當鎖定發生時顯然在PLL_dly上升之前使用路徑1，接著由路徑2接手。
每一裝置從PLL邏輯接收PLL鎖定狀態信號，接著監控反向裝置之PLL鎖定狀態。於41及43之下降之間並無主要延遲，僅少數邏輯延遲。
圖9為PLL鎖定信號監控及具多菊鏈式記憶
體晶片t1 51、t2 52、t3 53及tn 54之圖7實施例之重新產生邏輯的方塊圖；儘管顯示四晶片，任何數量是可能的。圖9方式解決了第一方式之不明原因的PLL鎖定時間增加。並非如圖3中所示掩蔽反向裝置之CKO及CKO#，正向裝置接收時鐘並展開PLL作業。所以，發生圖3中所示狀況，且無人知道哪一裝置為菊鏈式記憶體系統上之最後PLL鎖定裝置。而且，此方式需要一接腳以監控PLL鎖定狀態。為解決此二問題且不增加一個以上接腳，現有接腳用以監控PLL鎖定並於考量所有PLL鎖定狀態之後發佈新PLL鎖定信號。
圖10為圖7實施例之PLL鎖定信號重新產生
邏輯35的方塊圖。在從PLL方塊直接發送PLL鎖定資訊至Q<0>接腳之前，經由於緩衝器中放大之接腳D<0>56
監控反向裝置之PLL鎖定狀態。同時，來自接腳的CK及CK#信號分別扣除於緩衝器中放大之差異並施加於PLL。
二者的結果施加於PLL鎖定信號重新產生器以產生PLL_lock信號。最後信號決定何者為較慢鎖定信號。之後，更慢者被發送至Q<0>接腳。藉由此額外邏輯作業，即使實際作業發生類似圖3之情況，總是於最後裝置監控最糟PLL鎖定時間。
圖11為圖10實施例之PLL鎖定信號重新產
生器58的邏輯圖。在從記憶體控制器(未顯示)連接之第一裝置中，控制器必須發佈一單一脈衝71以致能PLL鎖定信號重新產生器之輸入信號之一者。該信號於反向器72反向，接著通過二NAND閘73及74，允許硬重置該信號。結果通過AND閘76以產生下一裝置之PLL_lock信號。對其他裝置而言，除了第一裝置外，D<0>輸入成為來自反向裝置77之PLL鎖定信號(詳圖9)。77觸發脈衝產生器78以於反向器79產生反向脈衝，其於通過硬重置網路73'及74'後傳遞至AND閘76以產生下一級之PLL_lock信號。
圖12為圖11實施例之PLL鎖定信號重新產
生器變化之邏輯圖。組件71-79與圖11實施例中相同。
提供第二路徑其中來自77之信號於反向器81反向以觸發第二脈衝產生器82，其再次於反向器83反向並施加於3輸入NAND閘84。
圖12實施例提供於第一鎖定發生之後，因激
烈的電壓及溫度改變而PLL鎖定停止之狀況。即使PLL於第一時間鎖定，藉由電壓及溫度突然改變，所以在此狀況下相位可能無法鎖定，圖12邏輯使PLL_lock信號停止，並於目前裝置重新開始PLL鎖定作業。藉由PLL_lock信號下降，如圖7中所示之開關路徑改變，且在目前裝置重新鎖定之後，再次選擇路徑2以發送正常資料輸出。若此狀況發生於菊鏈式記憶體系統上之裝置間，記憶體控制器不知道哪一裝置現在重新鎖定，所以內部暫存器必須儲存PLL未鎖定狀態並等候直至PLL重新鎖定為止。為得到哪一裝置現在重新鎖定且未能依據控制器命令操作，每一裝置具有可發送資訊至控制器之功能。
圖13描繪PLL重新鎖定資訊產生方式及具多
記憶體裝置PLL0 lkd 91、PLL1 unlkd 92、PLL2 unlkd 92、PLL3 unlkd 93、PLLn unlkd 94之路徑，且所示4裝置使用如圖12中所示之重新鎖定。鎖定狀態暫存器96、97、98、及99分別附加至裝置91-94並由DSI及DSO接腳連接。
圖14描繪使用以DSO發送之非同步等候旗
標的另一實施例。此等候旗標係非同步製造，即無計時，其係發送至控制器。因為等候時間極短且時鐘不穩定，故直至PLL重新鎖定始實施。
圖15描繪圖7實施例變化之圖14方塊圖中
所示PLL重新鎖定檢測及旗標產生之進一步實施例。圖15為圖7之另一版本。在困難作業環境下，可實施圖
15。
在菊鏈中之第一記憶體模組的狀況下，亦稱
為路徑2，圖15與圖7相同。在此狀況下，流程經過PLL鎖定控制之狀況，控制器必須發送一脈衝至菊鏈式記憶體系統上之第一裝置，經過D<0>以啟動PLL_lock之邏輯101，此通過NAND閘131及138至緩衝器139至接腳Q<0>上之輸出。此與圖7中通過NAND閘31及38至緩衝器39至接腳Q<0>上之輸出相同。
回至圖15之後續裝置的路徑2，當先前裝置
信號之PLL_lock傳遞至脈衝產生器132及延遲133時，開始第一路徑。脈衝產生器132輸出PLL_pulse。133之延遲值大於脈衝寬度，且僅上升邊緣延遲，而非下降邊緣，此產生PLL_dly信號。延遲之脈衝傳遞至開關邏輯135，接著至反向器136，其使延遲之脈衝反向。反向之延遲之脈衝及PLL_pulse施加於NAND閘137之輸入。因此至另一NAND閘138之一輸入。PLL_lock亦輸入PLL重新鎖定暫存器及旗標產生器102，此產生圖14中所見旗標。同時，PLL_lock信號傳遞至PLL重新鎖定檢測邏輯103。PLL重新鎖定暫存器及旗標產生器102及PLL重新鎖定檢測邏輯103之輸出啟動脈衝產生器132及NAND閘137間之開關104。
圖16為圖15實施例之時序圖，描繪啟動之
PLL鎖定時序。其係檢視圖13之最佳理解。啟動始自施加於所有裝置201之VCC/VCCQ'及VCCN/VCCNQ'。在施
加延遲RST#202之後，CE# 203及CK/CK# 204立即斜坡上升，但CKO/CKO# 205延遲直至203下降。來自控制器CSQ之裝置1的CSI 206在圖上為平的，來自控制器DSQ之裝置1的DSI 207亦是平的，所有後續裝置之DSO輸出209、211、213、及215亦然。Q上之裝置0輸出210為來自208之延遲的脈衝，且系統忽略最初的斜坡上升。
Q上之裝置1輸出212為來自210之延遲的脈衝，且系統忽略最初的斜坡上升。Q上之裝置2輸出214為來自212之延遲的脈衝，且系統忽略最初的斜坡上升。延遲的脈衝208來自控制器DQ。Q上之裝置n輸出216為來自214之延遲的脈衝，且系統忽略最初的斜坡上升。Q0_devN信號216表示PLL鎖定於系統中之最後裝置上。
本發明僅由申請專利範圍界定。
51、52、53、54‧‧‧菊鏈式記憶體晶片
Claims (4)
- 一種記憶體模組，用於具有多記憶體模組之菊鏈式記憶體系統中，每一該模組包括鎖相迴路(PLL)，該記憶體模組包含：電路，經組配以監控菊鏈中之反向裝置之該PLL的狀態；進一步電路，經組配以延遲該PLL鎖定直至反向裝置中發生鎖定為止；鎖定電路，經組配以於該進一步電路通知時鎖定該PLL；以及鎖定狀態接腳，該鎖定狀態接腳為Q<0>接腳。
- 一種記憶體系統，包含：串聯連接之複數記憶體模組，每一模組包括鎖相迴路；記憶體控制器，連接至第一及最後記憶體模組；每一記憶體模組中之電路，經組配以監控菊鏈中鄰近反向裝置之PLL的狀態；進一步在每一模組中之電路，經組配以延遲該PLL之鎖定，直至該鄰近反向裝置中發生鎖定為止；每一記憶體模組中之鎖定電路，經組配以於該進一步電路通知時鎖定該PLL；以及每一記憶體模組上之鎖定狀態接腳，該鎖定狀態接腳為Q<0>接腳。
- 一種記憶體系統，包含： 串聯連接之複數記憶體模組，每一模組包括鎖相迴路；記憶體控制器，連接至第一及最後記憶體模組；每一記憶體模組中之電路，經組配以監控菊鏈中鄰近反向裝置之PLL的狀態；進一步在每一模組中之電路，經組配以延遲該PLL之鎖定，直至該鄰近反向裝置中發生鎖定為止；每一記憶體模組中之鎖定電路，經組配以於該進一步電路通知時鎖定該PLL；以及每一記憶體模組上之鎖定狀態接腳，該鎖定狀態接腳為附加專用接腳。
- 一種記憶體系統，包含：串聯連接之複數記憶體模組，每一模組包括鎖相迴路；記憶體控制器，連接至第一及最後記憶體模組；每一記憶體模組中之電路，經組配以監控菊鏈中鄰近反向裝置之PLL的狀態；進一步在每一模組中之電路，經組配以延遲該PLL之鎖定，直至該鄰近反向裝置中發生鎖定為止；每一記憶體模組中之鎖定電路，經組配以於該進一步電路通知時鎖定該PLL；每一記憶體模組上之鎖定狀態接腳；PLL重新鎖定暫存器，經組配以儲存該PLL鎖定狀態之該狀態的PLL資訊；以及 旗標產生器，經組配以產生非同步等候旗標。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050207257A1 (en) * | 2004-03-18 | 2005-09-22 | Skidmore Beth E | Memory device and method having banks of different sizes |
| US20060190671A1 (en) * | 2005-02-23 | 2006-08-24 | Jeddeloh Joseph M | Memory device and method having multiple internal data buses and memory bank interleaving |
| TW200801964A (en) * | 2005-12-20 | 2008-01-01 | Silicon Image Inc | Convert channel for conveying supplemental messages in a protocol-defined link for a system of storage devices |
| US20090154629A1 (en) * | 2007-12-14 | 2009-06-18 | Mosaid Technologies Incorporated | Clock reproducing and timing method in a system having a plurality of devices |
| TW200928736A (en) * | 2007-12-27 | 2009-07-01 | Sandisk Il Ltd | A controller for one type of NAND flash memory for emulating another type of NAND flash memory |
Family Cites Families (5)
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|---|---|---|---|---|
| US6930525B2 (en) | 2002-06-12 | 2005-08-16 | Micron Technology, Inc. | Methods and apparatus for delay circuit |
| WO2007036050A1 (en) * | 2005-09-30 | 2007-04-05 | Mosaid Technologies Incorporated | Memory with output control |
| US20070076502A1 (en) * | 2005-09-30 | 2007-04-05 | Pyeon Hong B | Daisy chain cascading devices |
| WO2008090409A2 (en) * | 2006-10-04 | 2008-07-31 | Marvell Technology Japan Y.K. | Flash memory control interface |
| US8467486B2 (en) * | 2007-12-14 | 2013-06-18 | Mosaid Technologies Incorporated | Memory controller with flexible data alignment to clock |
-
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050207257A1 (en) * | 2004-03-18 | 2005-09-22 | Skidmore Beth E | Memory device and method having banks of different sizes |
| US20060190671A1 (en) * | 2005-02-23 | 2006-08-24 | Jeddeloh Joseph M | Memory device and method having multiple internal data buses and memory bank interleaving |
| TW200801964A (en) * | 2005-12-20 | 2008-01-01 | Silicon Image Inc | Convert channel for conveying supplemental messages in a protocol-defined link for a system of storage devices |
| US20090154629A1 (en) * | 2007-12-14 | 2009-06-18 | Mosaid Technologies Incorporated | Clock reproducing and timing method in a system having a plurality of devices |
| TW200928736A (en) * | 2007-12-27 | 2009-07-01 | Sandisk Il Ltd | A controller for one type of NAND flash memory for emulating another type of NAND flash memory |
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