JP2008532140A5 - - Google Patents

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複数の出力端子及び複数の入力端子を有するメモリコントローラと、
複数の出力端子及び複数の入力端子を有する少なくとも一つのメモリデバイスと、を有するメモリシステムであって、
少なくとも一つの前記メモリデバイスは、
書き込みコマンドに応じて書き込みデータを格納し、読み出しコマンドに応じて読み出しデータを出力するよう動作可能な複数のメモリセルのバンクと、
それぞれが前記メモリデバイスの前記入力端子を、メモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部書き込みデータバスと、
それぞれが前記メモリデバイスの前記出力端子を、メモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部読み出しデータバスであって、前記内部書き込みデータバスから絶縁されている内部読み出しデータバスと、
前記内部書き込みデータバス及びそれぞれの前記バンクに接続されている書き込みデータ選択回路であって、それぞれの前記内部書き込みデータバスを前記バンクのいずれかに選択的に接続するよう動作可能である書き込みデータ選択回路と、
前記内部読み出しデータバス及びそれぞれの前記バンクに接続されている読み出しデータ選択回路であって、前記バンクのいずれかをそれぞれの前記内部読み出しデータバスに選択的に接続するよう動作可能である読み出しデータ選択回路と、
前記バンクのうちの一つを読みだし或いは書き込みメモリアクセスのために選択し、前記選択されたバンクのメモリセルのロウ及びカラムを選択するように動作可能であるアドレシング回路と、
メモリコマンドを受け取ってデコードし、前記メモリコマンドに対応する制御信号を発生するよう動作可能なコマンドデコーダであって、少なくとも幾つかの前記制御信号は、書き込みデータ選択回路を制御して、前記内部書き込みデータバスのどちらかを介して、前記メモリデバイスの前記入力端子から、選択されたバンクへと書き込みデータを接続し、少なくとも幾つかの前記制御信号は、前記読み出しデータ選択回路を制御して、前記内部読み出しデータバスのどちらかを介して、選択されたバンクから前記メモリデバイスの前記出力端子へと読み出しデータを接続する、コマンドデコーダと、
前記メモリコントローラの前記出力端子を前記メモリデバイスの前記入力端子へと接続する下流バスであって、前記メモリコントローラの前記入力端子及び前記メモリデバイスの前記出力端子から絶縁されている下流バスと、
前記メモリデバイスの前記出力端子を前記メモリコントローラの前記入力端子へと接続する上流バスであって、前記メモリコントローラの前記出力端子及び前記メモリデバイスの前記入力端子から絶縁されている上流バスと、
を備えていることを特徴とするメモリシステム。 A memory controller having a plurality of output terminals and a plurality of input terminals;
A memory system having at least one memory device having a plurality of output terminals and a plurality of input terminals,
At least one of the memory devices is
A bank of memory cells operable to store write data in response to a write command and to output read data in response to a read command;
At least a pair of internal write data buses each connecting the input terminal of the memory device to each of the banks of memory cells;
At least a pair of internal read data buses each connecting the output terminal of the memory device to each of the banks of memory cells, the internal read data bus being isolated from the internal write data bus;
A write data selection circuit connected to the internal write data bus and each of the banks, the write data selection being operable to selectively connect each of the internal write data buses to any of the banks Circuit,
A read data selection circuit connected to the internal read data bus and each of the banks, the read data selection being operable to selectively connect any of the banks to the respective internal read data bus Circuit,
An addressing circuit operable to select one of the banks for read or write memory access and to select a row and column of memory cells of the selected bank;
A command decoder operable to receive and decode a memory command and generate a control signal corresponding to the memory command, wherein at least some of the control signals control a write data selection circuit to control the internal write Write data is connected to the selected bank from the input terminal of the memory device via one of the data buses, and at least some of the control signals control the read data selection circuit to A command decoder for connecting read data from a selected bank to the output terminal of the memory device via either an internal read data bus;
A downstream bus connecting the output terminal of the memory controller to the input terminal of the memory device, wherein the downstream bus is insulated from the input terminal of the memory controller and the output terminal of the memory device;
An upstream bus connecting the output terminal of the memory device to the input terminal of the memory controller, wherein the upstream bus is insulated from the output terminal of the memory controller and the input terminal of the memory device;
A memory system comprising: 前記メモリデバイスは更に、前記メモリデバイスの前記入力端子に接続された書き込みバッファを有し、前記書き込みバッファは少なくとも一つの書き込み要求から書き込みデータを格納し、前記書き込みデータを前記書き込みバッファから、前記バンクのうちの一つへ格納するための前記内部書き込みデータバスのどちらかへと接続するように動作可能である、ことを特徴とする請求項１に記載のメモリシステム。   The memory device further includes a write buffer connected to the input terminal of the memory device, the write buffer storing write data from at least one write request, and transferring the write data from the write buffer to the bank The memory system of claim 1, wherein the memory system is operable to connect to either of the internal write data buses for storage in one of them. 前記書き込みバッファは、読み出しデータが、他の前記バンクから前記内部読み出しデータバスのうちの一つへ接続されるのと同時に、前記内部書き込みデータバスのどちらかを介して、前記書き込みデータを前記書き込みバッファから前記バンクのうちの一つへ接続するよう動作可能である、ことを特徴とする請求項２に記載のメモリシステム。   The write buffer writes the write data to the write data via one of the internal write data buses at the same time that the read data is connected to one of the internal read data buses from another bank. The memory system of claim 2, wherein the memory system is operable to connect from a buffer to one of the banks. 前記コマンドデコーダによって生成された前記制御信号は、前記内部読み出しデータバスのどちらかを介して、読み出しデータを、選択されたバンクから前記メモリデバイスの前記出力端子へ接続するのと同時に、前記内部書き込みデータバスのどちらかを介して、書き込みデータを、前記メモリデバイスの前記入力端子から選択されたバンクへ接続するよう動作可能である、ことを特徴とする請求項１に記載のメモリシステム。 The control signal generated by the command decoder is connected to the internal write data simultaneously with connecting read data from a selected bank to the output terminal of the memory device via one of the internal read data buses. The memory system of claim 1, wherein the memory system is operable to connect write data from the input terminal of the memory device to a selected bank via either of the data buses. 前記コマンドデコーダによって生成された前記制御信号は、書き込みデータを前記内部書き込みデータバスのうちの他の一つから異なる選択されたバンクへと接続するのと同時に、書き込みデータを前記内部書き込みデータバスのうちの一つから選択されたバンクに接続するよう動作可能である、ことを特徴とする請求項１に記載のメモリシステム。   The control signal generated by the command decoder connects write data to a different selected bank from the other one of the internal write data buses, and simultaneously sends write data to the internal write data bus. The memory system of claim 1, wherein the memory system is operable to connect to a bank selected from one of them. 前記コマンドデコーダによって生成された前記制御信号は、読み出しデータを異なる選択されたバンクから前記内部読み出しデータバスのうちの他の一つへ接続するのと同時に、読み出しデータを選択されたバンクから前記内部読み出しデータバスのうちの一つへと接続するよう動作可能である、ことを特徴とする請求項１に記載のメモリシステム。   The control signal generated by the command decoder connects read data from a different selected bank to another one of the internal read data buses and simultaneously reads read data from the selected bank to the internal The memory system of claim 1, wherein the memory system is operable to connect to one of the read data buses. 前記メモリデバイスは、前記メモリデバイスの前記入力端子に接続されたコマンド／アドレスレジスタを更に有し、前記コマンド／アドレスレジスタは、前記下流バスを介して前記メモリデバイスへと接続された前記メモリコマンド及び前記ロウ及びカラムアドレスを格納するよう動作可能である、ことを特徴とする請求項１に記載のメモリシステム。   The memory device further includes a command / address register connected to the input terminal of the memory device, the command / address register including the memory command and the memory command connected to the memory device via the downstream bus The memory system of claim 1, wherein the memory system is operable to store the row and column addresses. メモリセルの前記バンクはダイナミックランダムアクセスメモリセルのバンクを含む、ことを特徴とする請求項１に記載のメモリシステム。   The memory system of claim 1, wherein the bank of memory cells comprises a bank of dynamic random access memory cells. 前記メモリコントローラが、更にクロック信号を出力するように動作可能であり、前記メモリデバイスは、シンクロナスダイナミックランダムアクセスメモリデバイスを有し、クロック入力端子を含み、前記メモリシステムは、前記クロック信号を前記メモリコントローラから前記メモリデバイスの前記クロック入力へと接続するクロック信号ラインを更に有する、ことを特徴とする請求項７に記載のメモリシステム。   The memory controller is further operable to output a clock signal, and the memory device includes a synchronous dynamic random access memory device, includes a clock input terminal, and the memory system outputs the clock signal to the 8. The memory system of claim 7, further comprising a clock signal line connected from a memory controller to the clock input of the memory device. 前記書き込みデータ選択回路は書き込みマルチプレクサをそれぞれの前記バンクのために有し、それぞれの前記書き込みマルチプレクサは、それぞれの前記内部書き込みデータバスへ接続されている複数の入力及び、それぞれの前記バンクへ接続されている出力を有する、ことを特徴とする請求項１に記載のメモリシステム。   The write data selection circuit has a write multiplexer for each bank, and each write multiplexer is connected to each internal write data bus and to each bank. The memory system of claim 1, wherein the memory system has a plurality of outputs. 前記読み出しデータ選択回路は読み出しマルチプレクサをそれぞれの前記内部読み出しデータバスのために有し、それぞれの前記読み出しマルチプレクサは、それぞれの前記バンクへ接続されている複数の入力及び、それぞれの前記内部読み出しデータバスへ接続されている出力を有する、ことを特徴とする請求項１に記載のメモリシステム。   The read data selection circuit has a read multiplexer for each of the internal read data buses, each of the read multiplexers having a plurality of inputs connected to each of the banks and each of the internal read data buses. The memory system of claim 1, wherein the memory system has an output connected to the memory. 複数の出力端子及び複数の入力端子を有するメモリデバイスであって、
少なくとも一つの前記メモリデバイスは、
書き込みコマンドに応じて書き込みデータを格納し、読み出しコマンドに応じて読み出しデータを出力するよう動作可能な複数のメモリセルのバンクと、
それぞれが複数のメモリデバイス入力端子をメモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部書き込みデータバスと、
それぞれが複数のメモリデバイス出力端子をメモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部読み出しデータバスであって、前記内部書き込みデータバスから絶縁されている内部読み出しデータバスと、
前記内部書き込みデータバス及びそれぞれの前記バンクに接続されている書き込みデータ選択回路であって、それぞれの前記内部書き込みデータバスを前記バンクのいずれかに選択的に接続するよう動作可能である書き込みデータ選択回路と、
前記内部読み出しデータバス及びそれぞれの前記バンクに接続されている読み出しデータ選択回路であって、前記バンクのいずれかをそれぞれの前記内部読み出しデータバスに選択的に接続するよう動作可能である読み出しデータ選択回路と、
前記バンクのうちの一つを読みだし或いは書き込みメモリアクセスのために選択し、前記選択されたバンクのメモリセルのロウ及びカラムを選択するように動作可能であるアドレシング回路と、
メモリコマンドを受け取ってデコードし、前記メモリコマンドに対応する制御信号を発生するよう動作可能なコマンドデコーダであって、少なくとも幾つかの前記制御信号は、書き込みデータ選択回路を制御して、前記内部書き込みデータバスのどちらかを介して、前記メモリデバイスの前記入力端子から選択されたバンクへと書き込みデータを接続し、少なくとも幾つかの前記制御信号は、前記読み出しデータ選択回路を制御して、前記内部読み出しデータバスのどちらかを介して、選択されたバンクから前記メモリデバイスの前記出力端子へと読み出しデータを接続する、コマンドデコーダと、
を備えることを特徴とするメモリデバイス。 A memory device having a plurality of output terminals and a plurality of input terminals,
At least one of the memory devices is
A bank of memory cells operable to store write data in response to a write command and to output read data in response to a read command;
At least a pair of internal write data buses each connecting a plurality of memory device input terminals to each of the banks of memory cells;
At least a pair of internal read data buses each connecting a plurality of memory device output terminals to each of the banks of memory cells, the internal read data buses being isolated from the internal write data bus;
A write data selection circuit connected to the internal write data bus and each of the banks, the write data selection being operable to selectively connect each of the internal write data buses to any of the banks Circuit,
A read data selection circuit connected to the internal read data bus and each of the banks, the read data selection being operable to selectively connect any of the banks to the respective internal read data bus Circuit,
An addressing circuit operable to select one of the banks for read or write memory access and to select a row and column of memory cells of the selected bank;
A command decoder operable to receive and decode a memory command and generate a control signal corresponding to the memory command, wherein at least some of the control signals control a write data selection circuit to control the internal write Write data is connected to the selected bank from the input terminal of the memory device via one of the data buses, and at least some of the control signals control the read data selection circuit to A command decoder for connecting read data from a selected bank to the output terminal of the memory device via one of the read data buses;
A memory device comprising: 前記メモリデバイスは、前記メモリデバイスの前記入力端子に接続された書き込みバッファを更に有し、前記書き込みバッファは少なくとも一つの書き込み要求から書き込みデータを格納し、前記書き込みデータを前記書き込みバッファから、前記バンクのうちの一つへ格納するための前記内部書き込みデータバスのどちらかへと接続するように動作可能である、ことを特徴とする請求項１２に記載のメモリデバイス。   The memory device further includes a write buffer connected to the input terminal of the memory device, the write buffer storing write data from at least one write request, and transferring the write data from the write buffer to the bank The memory device of claim 12, wherein the memory device is operable to connect to either of the internal write data buses for storage in one of them. 前記書き込みバッファは、読み出しデータが、他の前記バンクから前記内部読み出しデータバスのうちの一つへ接続されるのと同時に、前記内部書き込みデータバスのどちらかを介して、前記書き込みデータを前記書き込みバッファから前記バンクのうちの一つへ接続するよう動作可能である、ことを特徴とする請求項１３に記載のメモリデバイス。   The write buffer writes the write data to the write data via one of the internal write data buses at the same time that the read data is connected to one of the internal read data buses from another bank. The memory device of claim 13, wherein the memory device is operable to connect from a buffer to one of the banks. 前記コマンドデコーダによって生成された前記制御信号は、前記内部読み出しデータバスのどちらかを介して、読み出しデータを選択されたバンクから前記メモリデバイスの前記出力端子へ接続するのと同時に、前記内部書き込みデータバスのどちらかを介して、書き込みデータを、前記メモリデバイスの前記入力端子から選択されたバンクへ接続するよう動作可能である、ことを特徴とする請求項１２に記載のメモリデバイス。 The control signal generated by the command decoder is configured to connect the internal write data simultaneously with connecting read data from a selected bank to the output terminal of the memory device via one of the internal read data buses. The memory device of claim 12, wherein the memory device is operable to connect write data from the input terminal of the memory device to a selected bank via either of the buses. 前記コマンドデコーダによって生成された前記制御信号は、書き込みデータを前記内部書き込みデータバスのうちの他の一つから異なる選択されたバンクへと接続するのと同時に、書き込みデータを前記内部書き込みデータバスのうちの一つから選択されたバンクに接続するよう動作可能である、ことを特徴とする請求項１２に記載のメモリデバイス。   The control signal generated by the command decoder connects write data to a different selected bank from the other one of the internal write data buses, and simultaneously sends write data to the internal write data bus. The memory device of claim 12, wherein the memory device is operable to connect to a bank selected from one of them. 前記コマンドデコーダによって生成された前記制御信号は、読み出しデータを異なる選択されたバンクから前記内部読み出しデータバスのうちの他の一つへ接続するのと同時に、読み出しデータを選択されたバンクから前記内部読み出しデータバスのうちの一つへと接続するよう動作可能である、ことを特徴とする請求項１２に記載のメモリデバイス。   The control signal generated by the command decoder connects read data from a different selected bank to another one of the internal read data buses and simultaneously reads read data from the selected bank to the internal The memory device of claim 12, wherein the memory device is operable to connect to one of the read data buses. 前記メモリデバイスは、前記メモリデバイス入力端子に接続されたコマンド／アドレスレジスタを更に有し、前記コマンド／アドレスレジスタは、前記メモリデバイス入力端子へと接続された前記メモリコマンド及び前記ロウ及びカラムアドレスを格納するよう動作可能である、ことを特徴とする請求項１２に記載のメモリデバイス。   The memory device further includes a command / address register connected to the memory device input terminal, and the command / address register stores the memory command and the row and column addresses connected to the memory device input terminal. The memory device of claim 12, wherein the memory device is operable to store. メモリセルの前記バンクはダイナミックランダムアクセスメモリセルのバンクを有する、ことを特徴とする請求項１２に記載のメモリデバイス。   The memory device of claim 12, wherein the bank of memory cells comprises a bank of dynamic random access memory cells. 前記メモリデバイスは、シンクロナスダイナミックランダムアクセスメモリデバイスを有する、ことを特徴とする請求項１９に記載のメモリデバイス。   The memory device of claim 19, wherein the memory device comprises a synchronous dynamic random access memory device. 前記書き込みデータ選択回路は書き込みマルチプレクサをそれぞれの前記バンクのために有し、それぞれの前記書き込みマルチプレクサは、それぞれの前記内部書き込みデータバスへ接続されている複数の入力及び、それぞれの前記バンクへ接続されている出力を有する、ことを特徴とする、請求項１２に記載のメモリデバイス。   The write data selection circuit has a write multiplexer for each of the banks, and each of the write multiplexers is connected to each of the internal write data buses and to each of the banks. The memory device of claim 12, wherein the memory device has an output of 前記読み出しデータ選択回路は読み出しマルチプレクサをそれぞれの前記内部読み出しデータバスのために有し、それぞれの前記読み出しマルチプレクサは、それぞれの前記バンクへ接続されている複数の入力及び、それぞれの前記内部読み出しデータバスへ接続されている出力を有する、ことを特徴とする請求項１２に記載のメモリデバイス。   The read data selection circuit has a read multiplexer for each of the internal read data buses, each of the read multiplexers having a plurality of inputs connected to each of the banks and each of the internal read data buses. 13. The memory device of claim 12, having an output connected to the memory. プロセッサバスを有するプロセッサと、
前記プロセッサバスを介して前記プロセッサに接続され、データを前記コンピュータシステムへ入力することを可能にする入力デバイスと、
前記プロセッサバスを介して前記プロセッサに接続され、データを前記コンピュータシステムから出力することを可能にする出力デバイスと、
前記プロセッサバスを介して前記プロセッサに接続された大規模データ格納デバイスであって、前記大規模格納デバイスからデータが読み出されることを可能にする大規模データ格納デバイスと、
前記プロセッサバスを介して前記プロセッサに接続されるメモリコントローラであって、複数の出力端子及び複数の入力端子を有しているメモリコントローラと、
複数の出力端子及び複数の入力端子を有する少なくとも一つのメモリデバイスと、を備える、プロセッサに基づくシステムであって、
少なくとも一つの前記メモリデバイスは、
書き込みコマンドに応じて書き込みデータを格納し、読み出しコマンドに応じて読み出しデータを出力するよう動作可能な複数のメモリセルのバンクと、
それぞれが前記メモリデバイスの前記入力端子を、メモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部書き込みデータバスと、
それぞれが前記メモリデバイスの前記出力端子を、メモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部読み出しデータバスであって、前記内部書き込みデータバスから絶縁されている内部読み出しデータバスと、
前記内部書き込みデータバス及びそれぞれの前記バンクに接続されている書き込みデータ選択回路であって、それぞれの前記内部書き込みデータバスを前記バンクのいずれかに選択的に接続するよう動作可能である書き込みデータ選択回路と、
前記内部読み出しデータバス及びそれぞれの前記バンクに接続されている読み出しデータ選択回路であって、前記バンクのいずれかをそれぞれの前記内部読み出しデータバスに選択的に接続するよう動作可能である読み出しデータ選択回路と、
前記バンクのうちの一つを読みだし或いは書き込みメモリアクセスのために選択し、前記選択されたバンクのメモリセルのロウ及びカラムを選択するように動作可能であるアドレシング回路と、
メモリコマンドを受け取ってデコードし、前記メモリコマンドに対応する制御信号を発生するよう動作可能なコマンドデコーダであって、少なくとも幾つかの前記制御信号は、書き込みデータ選択回路を制御して、前記内部書き込みデータバスのどちらかを介して、前記メモリデバイスの前記入力端子から選択されたバンクへと書き込みデータを接続し、少なくとも幾つかの前記制御信号は、前記読み出しデータ選択回路を制御して、前記内部読み出しデータバスのどちらかを介して、選択されたバンクから前記メモリデバイスの前記出力端子へと読み出しデータを接続する、コマンドデコーダと、
前記メモリコントローラの前記出力端子を前記メモリデバイスの前記入力端子へと接続する下流バスであって、前記メモリコントローラの前記入力端子及び前記メモリデバイスの前記出力端子から絶縁されている下流バスと、
前記メモリデバイスの前記出力端子を前記メモリコントローラの前記入力端子へと接続する上流バスであって、前記メモリコントローラの前記出力端子及び前記メモリデバイスの前記入力端子から絶縁されている上流バスと、
を備えることを特徴とするプロセッサに基づくシステム。 A processor having a processor bus;
An input device connected to the processor via the processor bus and allowing data to be input to the computer system;
An output device connected to the processor via the processor bus and allowing data to be output from the computer system;
A large-scale data storage device connected to the processor via the processor bus, the large-scale data storage device enabling data to be read from the large-scale storage device;
A memory controller connected to the processor via the processor bus, the memory controller having a plurality of output terminals and a plurality of input terminals;
A processor-based system comprising: at least one memory device having a plurality of output terminals and a plurality of input terminals;
At least one of the memory devices is
A bank of memory cells operable to store write data in response to a write command and to output read data in response to a read command;
At least a pair of internal write data buses each connecting the input terminal of the memory device to each of the banks of memory cells;
At least a pair of internal read data buses each connecting the output terminal of the memory device to each of the banks of memory cells, the internal read data bus being isolated from the internal write data bus;
A write data selection circuit connected to the internal write data bus and each of the banks, the write data selection being operable to selectively connect each of the internal write data buses to any of the banks Circuit,
A read data selection circuit connected to the internal read data bus and each of the banks, the read data selection being operable to selectively connect any of the banks to the respective internal read data bus Circuit,
An addressing circuit operable to select one of the banks for read or write memory access and to select a row and column of memory cells of the selected bank;
A command decoder operable to receive and decode a memory command and generate a control signal corresponding to the memory command, wherein at least some of the control signals control a write data selection circuit to control the internal write Write data is connected to the selected bank from the input terminal of the memory device via one of the data buses, and at least some of the control signals control the read data selection circuit to A command decoder for connecting read data from a selected bank to the output terminal of the memory device via one of the read data buses;
A downstream bus connecting the output terminal of the memory controller to the input terminal of the memory device, wherein the downstream bus is insulated from the input terminal of the memory controller and the output terminal of the memory device;
An upstream bus connecting the output terminal of the memory device to the input terminal of the memory controller, wherein the upstream bus is insulated from the output terminal of the memory controller and the input terminal of the memory device;
A processor-based system comprising: 前記メモリデバイスは、前記メモリデバイスの前記入力端子に接続された書き込みバッファを更に有し、前記書き込みバッファは少なくとも一つの書き込み要求から書き込みデータを格納し、前記書き込みデータを前記書き込みバッファから、前記バンクのうちの一つへ格納するための前記内部書き込みデータバスのどちらかへと接続するように動作可能である、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。   The memory device further includes a write buffer connected to the input terminal of the memory device, the write buffer storing write data from at least one write request, and transferring the write data from the write buffer to the bank 24. The processor-based system of claim 23, operable to connect to either of the internal write data buses for storage in one of them. 前記書き込みバッファは、読み出しデータが、他の前記バンクから前記内部読み出しデータバスのうちの一つへ接続されるのと同時に、前記内部書き込みデータバスのどちらかを介して、前記書き込みデータを前記書き込みバッファから前記バンクのうちの一つへ接続するよう動作可能である、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。   The write buffer writes the write data to the write data via one of the internal write data buses at the same time that the read data is connected to one of the internal read data buses from another bank. The processor-based system of claim 23, operable to connect from a buffer to one of the banks. 前記コマンドデコーダによって生成された前記制御信号は、前記内部読み出しデータバスのどちらかを介して、読み出しデータを選択されたバンクから前記メモリデバイスの前記出力端子へ接続するのと同時に、前記内部書き込みデータバスのどちらかを介して、書き込みデータを、前記メモリデバイスの前記入力端子から選択されたバンクへ接続するよう動作可能である、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。 The control signal generated by the command decoder is configured to connect the internal write data simultaneously with connecting read data from a selected bank to the output terminal of the memory device via one of the internal read data buses. 24. The processor-based system of claim 23, operable to connect write data to the selected bank from the input terminal of the memory device via either of the buses. 前記コマンドデコーダによって生成された前記制御信号は、書き込みデータを前記内部書き込みデータバスのうちの他の一つから異なる選択されたバンクへと接続するのと同時に、書き込みデータを前記内部書き込みデータバスのうちの一つから選択されたバンクに接続するよう動作可能である、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。   The control signal generated by the command decoder connects write data to a different selected bank from the other one of the internal write data buses, and simultaneously sends write data to the internal write data bus. 24. The processor-based system of claim 23, operable to connect to a bank selected from one of them. 前記コマンドデコーダによって生成された前記制御信号は、読み出しデータを異なる選択されたバンクから前記内部読み出しデータバスのうちの他の一つへ接続するのと同時に、読み出しデータを選択されたバンクから前記内部読み出しデータバスのうちの一つへと接続するよう動作可能である、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。   The control signal generated by the command decoder connects read data from a different selected bank to another one of the internal read data buses and simultaneously reads read data from the selected bank to the internal 24. The processor-based system of claim 23, operable to connect to one of the read data buses. 前記メモリデバイスは、前記メモリデバイスの前記入力端子に接続されたコマンド／アドレスレジスタを更に有し、前記コマンド／アドレスレジスタは、前記下流バスを介して前記メモリデバイスへと接続された前記メモリコマンド及び前記ロウ及びカラムアドレスを格納するよう動作可能である、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。   The memory device further includes a command / address register connected to the input terminal of the memory device, the command / address register including the memory command and the memory command connected to the memory device via the downstream bus 24. The processor-based system of claim 23, operable to store the row and column addresses. メモリセルの前記バンクはダイナミックランダムアクセスメモリセルのバンクを有する、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。   The processor-based system of claim 23, wherein the bank of memory cells comprises a bank of dynamic random access memory cells. 前記メモリコントローラが、更にクロック信号を出力するように動作可能であり、前記メモリデバイスは、シンクロナスダイナミックランダムアクセスメモリデバイスを有し、クロック入力端子を含み、前記メモリシステムは、前記クロック信号を前記メモリコントローラから前記メモリデバイスの前記クロック入力へと接続するクロック信号ラインを更に有する、ことを特徴とする請求項３０に記載のプロセッサに基づくシステム。   The memory controller is further operable to output a clock signal, and the memory device includes a synchronous dynamic random access memory device, includes a clock input terminal, and the memory system outputs the clock signal to the The processor-based system of claim 30, further comprising a clock signal line connecting from a memory controller to the clock input of the memory device. 前記書き込みデータ選択回路は書き込みマルチプレクサをそれぞれの前記バンクのために有し、それぞれの前記書き込みマルチプレクサは、それぞれの前記内部書き込みデータバスへ接続されている複数の入力及び、それぞれの前記バンクへ接続されている出力を有する、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。   The write data selection circuit has a write multiplexer for each of the banks, and each of the write multiplexers is connected to each of the internal write data buses and to each of the banks. 24. The processor-based system of claim 23, wherein the processor-based system has a plurality of outputs. 前記読み出しデータ選択回路は読み出しマルチプレクサをそれぞれの前記内部読み出しデータバスのために有し、それぞれの前記読み出しマルチプレクサは、それぞれの前記バンクへ接続されている複数の入力及び、それぞれの前記内部読み出しデータバスへ接続されている出力を有する、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。   The read data selection circuit has a read multiplexer for each of the internal read data buses, each of the read multiplexers having a plurality of inputs connected to each of the banks and each of the internal read data buses. 24. The processor-based system of claim 23, having an output connected to the processor. 複数のメモリセルのバンクを有するメモリデバイスへ、及び該メモリデバイスからデータを接続する方法であって、
複数の書き込みデータバス端子を介して書き込みデータを前記メモリデバイスへと接続し、
複数の読み出しデータバス端子を介して読み出しデータを前記メモリデバイスから接続し、
前記書き込みデータを前記書き込みデータバス端子から前記バンクのうちの第二のバンクへと接続する、ならびに、前記読み出しデータを前記バンクのうちの第三のバンクから前記読み出しデータバス端子へと接続するのと同時に、前記書き込みデータを前記書き込みデータバス端子から前記バンクのうちの第一のバンクへ接続する、
ことを特徴とする方法。 A method of connecting data to and from a memory device having a bank of memory cells, the method comprising:
Connecting write data to the memory device via a plurality of write data bus terminals,
Connecting read data from the memory device via a plurality of read data bus terminals;
Connecting the write data from the write data bus terminal to a second bank of the banks, and connecting the read data from a third bank of the banks to the read data bus terminal; At the same time, the write data is connected from the write data bus terminal to the first bank of the banks ,
A method characterized by that. 前記読み出しデータを前記バンクのうちの第三のバンクから前記読み出しデータバス端子へと接続するのと同時に、前記書き込みデータを前記書き込みデータバス端子から前記バンクのうちの第一のバンクへ接続する前記動作が、内部書き込みデータバスを介して前記書き込みデータバス端子から前記バンクのうちの前記第一のバンクへ前記書き込みデータを接続することと、内部読み出しデータバスを介して前記バンクのうちの前記第三のバンクから前記読み出しデータバス端子へ前記読み出しデータを接続することとを含む、ことを特徴とする請求項３４に記載の方法。 Simultaneously with the read data from the third bank of the previous SL bank to connect to the read data bus terminals, connecting the write data from the write data bus terminals to the first bank of the bank the operation, the method comprising: connecting said write data to said first bank of said banks from said write data bus terminal via an internal write data bus, said one of the banks through an internal read data bus the method of claim 34 including a connecting pre Symbol read data from the third bank to the read data bus terminals, characterized in that. 前記書き込みデータを前記書き込みデータバス端子から前記バンクのうちの第二のバンクへ接続するのと同時に、前記書き込みデータを前記バンクのうちの第一のバンクへ接続する前記動作は、第一の内部書き込みデータバスを介して前記書き込みデータバス端子から前記バンクのうちの前記第一のバンクへ前記書き込みデータを接続することと、第二の内部書き込みデータバスを介して前記バンクのうちの前記第二のバンクへ前記書き込みデータを接続することとを含む、ことを特徴とする請求項３４に記載の方法。 The write data at the same time and to connect the write data bus terminals to the second bank of said banks, said operation, first connecting the write data to the first bank of the bank and that through the internal write data buses for connecting said write data to said first bank of said banks from the write data bus terminals, said one of the banks through a second internal write data bus of the to the secondary bank and a connecting said write data, the method of claim 34, wherein the. 前記バンクのうちの前記第三のバンクから前記読み出しデータバス端子へ前記読み出しデータを接続するのと同時に、前記バンクのうちの第四のバンクから読み出しデータを接続することを更に含む、
ことを特徴とする請求項３４に記載の方法。 From said third bank of said banks simultaneously and to connect the read data to the read data bus terminals, further comprising connecting the read data from the fourth bank of said banks,
35. The method of claim 34. 前記バンクのうちの前記第三のバンクから前記読み出しデータバス端子へ前記読み出しデータを接続するのと同時に、前記バンクのうちの第四のバンクから読み出しデータを接続する前記動作は、第一の内部読み出しデータバスを介して前記読み出しデータバス端子から前記バンクのうちの前記第三のバンクへ前記読み出しデータを接続することと、第二の内部読み出しデータバスを介して前記バンクのうちの前記第四のバンクから前記読み出しデータバス端子へ前記読み出しデータを接続することと、を含む、ことを特徴とする請求項３７に記載の方法。 From said third bank of said banks simultaneously and to connect the read data to the read data bus terminals, the operation for connecting the fourth bank or we read data out of the bank, the first and connecting the read data to the third bank of the bank from the read data bus terminals through the internal read data buses, said one of the banks through a second internal read data bus the method of claim 37 including a connecting said read data to the read data bus terminals from the fourth bank, and characterized in that. 前記書き込みデータの受け取りによるメモリセルの前記バンクのうちの一つへの前記書き込みデータの接続なしでの、複数の書き込み要求のための、前記メモリデバイス内での前記書き込みデータの保持と、
前記バンクの他への前記書き込み要求の他の一つのための、前記保持された書き込みデータの接続と同時に起こる、前記バンクのうちの一つへの前記書き込み要求の一つのための前記保持された書き込みデータの接続と、
を更に有することを特徴とする請求項３４に記載の方法。 Holding the write data in the memory device for a plurality of write requests without connection of the write data to one of the banks of memory cells upon receipt of the write data;
The held for one of the write requests to one of the banks that coincides with the connection of the held write data for another one of the write requests to the other of the bank. Write data connection and
35. The method of claim 34, further comprising: 前記メモリデバイスは、ダイナミックランダムアクセスメモリデバイスを含む、ことを特徴とする請求項３４に記載の方法。   The method of claim 34, wherein the memory device comprises a dynamic random access memory device. 複数のメモリセルのバンクを有するメモリデバイスへの書き込みデータを接続する方法であって、
複数のそれぞれの書き込み要求のための、複数の書き込みデータバス端子を介した、前記メモリデバイスへの前記書き込みデータの接続と、
前記バンクの他への前記書き込み要求の他の一つのための、前記書き込みデータの接続と同時に起こる、前記バンクのうちの一つへの前記書き込み要求のうちの一つのための、前記書き込みデータの接続と、
を含むことを特徴とする方法。 A method of connecting write data to a memory device having a bank of memory cells, the method comprising:
Connection of the write data to the memory device via a plurality of write data bus terminals for a plurality of respective write requests;
The write data for one of the write requests to one of the banks that coincides with the connection of the write data for the other one of the write requests to the other of the bank. Connection,
A method comprising the steps of: 前記バンクの他の一つへの前記書き込みデータの接続と同時に起こる、前記バンクのうちの一つへの書き込みデータの接続の前記動作は、第一の内部書き込みデータバスを介した前記バンクのうちの一つへの前記書き込みデータの接続と、第二の内部書き込みデータバスを介した前記バンクの他の一つへの前記書き込みデータの接続と、を含む、ことを特徴とする請求項４１に記載の方法。 The operation of connecting the write data to one of the banks, which occurs simultaneously with the connection of the write data to the other one of the banks, is performed in the bank via a first internal write data bus. comprising a connection of the write data into one of a connection of the write data to another one of the second said bank through the internal write data bus, and that in claim 41, wherein The method described. 前記書き込みデータの前記バンクの一つ或いは別の一つへの接続と同時に起こる、前記バンクの他の一つからの読み出しデータの接続を更に含む、ことを特徴とする請求項４２に記載の方法。 The method of claim 42 , further comprising connecting read data from another one of the banks that coincides with connection of the write data to one or another of the banks. . 前記バンクのうちの一つ或いは他の一つへの前記書き込みデータの接続と同時に起こる、前記バンクの他の一つからの読み出しデータの接続の前記動作は、前記第一及び第二の内部書き込みデータバスから絶縁されている内部読み出しデータバスを介した前記バンクの他の一つからの前記読み出しデータの接続を含む、ことを特徴とする請求項４３に記載の方法。 The operation of connecting the read data from the other one of the banks, which occurs simultaneously with the connection of the write data to one or the other of the banks, is the first and second internal write 44. The method of claim 43 , comprising connecting the read data from another one of the banks via an internal read data bus that is isolated from the data bus. 前記バンクのうちの一つ或いは他の一つへの前記書き込みデータの接続と同時に起こる、前記バンクの他の一つからの読み出しデータの接続を更に含む、ことを特徴とする請求項４１に記載の方法。 42. The method of claim 41 , further comprising connecting read data from another one of the banks simultaneously with connecting the write data to one or another of the banks. the method of. 前記バンクの他への前記書き込み要求のうちの他の一つのための、前記書き込みデータの接続と同時に起こる、前記バンクのうちの一つへの前記書き込み要求のうちの一つのための、前記書き込みデータの接続の前記動作は、
前記書き込み要求のうちの一つのための前記書き込みデータ及び、前記書き込みデータの受け取りによるメモリセルの前記バンクへの前記書き込みデータの接続なしでの、前記メモリデバイスの前記書き込み要求の他の一つのための前記書き込みデータの保持と、
前記バンクの他への前記書き込み要求の他の一つための前記保持された書き込みデータの接続と同時に起こる、前記バンクの一つへの前記書き込み要求の一つのための前記保持された書き込みデータの接続と、
を含むことを特徴とする請求項４１に記載の方法。 The write for one of the write requests to one of the banks that coincides with the connection of the write data for the other one of the write requests to the other of the bank The operation of data connection is
For the write data for one of the write requests and for the other one of the write requests of the memory device without connection of the write data to the bank of memory cells upon receipt of the write data Holding the write data of
Of the retained write data for one of the write requests to one of the banks that coincides with the connection of the retained write data for another one of the write requests to the other of the bank. Connection,
42. The method of claim 41 , comprising: 前記メモリデバイスはダイナミックランダムアクセスメモリデバイスを含む、ことを特徴とする請求項４１に記載の方法。 42. The method of claim 41 , wherein the memory device comprises a dynamic random access memory device. 複数のメモリセルのバンクを有するメモリデバイスからの読み出しデータを接続する方法であって、
前記複数の読み出し要求のうちの他の一つに応じて、前記バンクの他の一つからの前記読み出しデータの接続と同時に起こる、複数の読み出し要求のうちの一つに応じた前記バンクのうちの一つからの前記読み出しデータの接続と、
前記複数のそれぞれの読み出し要求に応じた、複数の読み出しデータバス端子を介した前記メモリデバイスからの前記読み出しデータの接続と、
を含むことを特徴とする方法。 A method of connecting read data from a memory device having a bank of memory cells, the method comprising:
In response to another one of the plurality of read requests, the bank corresponding to one of the plurality of read requests that occurs simultaneously with connection of the read data from the other one of the banks. Connection of the read data from one of
Connection of the read data from the memory device via a plurality of read data bus terminals in response to the respective read requests;
A method comprising the steps of: 前記バンクの他の一つからの前記読み出しデータの接続と同時に起こる、前記バンクのうちの一つからの読み出しデータの接続の前記動作は、第一の内部読み出しデータバスを介した前記バンクのうちの一つからの前記読み出しデータの接続と、第二の内部読み出しデータバスを介した前記バンクの他の一つからの前記読み出しデータの接続と、を含むことを特徴とする請求項４８に記載の方法。 The operation of connecting the read data from one of the banks that occurs simultaneously with the connection of the read data from the other one of the banks is performed in the bank via the first internal read data bus. a connection of the read data from one, according to claim 48, characterized in that it comprises a connection of the read data from another one of the second said bank through the internal read data buses, the the method of. 前記読み出しデータの前記バンクの一つ或いは別の一つからの接続と同時に起こる、前記バンクの他の一つへの書き込みデータの接続を更に含む、ことを特徴とする請求項４９に記載の方法。 50. The method of claim 49 , further comprising a connection of write data to another one of the banks that coincides with a connection of the read data from one or another of the banks. . 前記バンクのうちの一つ或いは他の一つからの前記読み出しデータの接続と同時に起こる、前記バンクの他の一つへの書き込みデータの接続の前記動作は、前記第一及び第二の内部読み出しデータバスから絶縁されている内部書き込みデータバスを介した、前記バンクの他の一つへの前記書き込みデータの接続を含む、ことを特徴とする請求項５０に記載の方法。 The operation of connecting the write data to the other one of the banks, which occurs simultaneously with the connection of the read data from one of the banks or the other, is the first and second internal reads. 51. The method of claim 50 , comprising connecting the write data to another one of the banks via an internal write data bus that is isolated from the data bus. 前記バンクのうちの一つ或いは他の一つからの前記読み出しデータの接続と同時に起こる、前記バンクの他の一つへの書き込みデータの接続を更に含む、ことを特徴とする請求項４８に記載の方法。 49. The method of claim 48 , further comprising connecting write data to another one of the banks that coincides with connection of the read data from one of the banks or another. the method of. 前記メモリデバイスは、ダイナミックランダムアクセスメモリデバイスを含む、ことを特徴とする請求項４８に記載の方法。

49. The method of claim 48 , wherein the memory device comprises a dynamic random access memory device.

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