KR100773065B1 - Dual port memory device, memory device and method of operating the dual port memory device - Google Patents
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Abstract
Description
도 1은 종래 SDRAM 외부 버스 인터페이스(External Bus Interface, EBI)를 가진 프로세서 A와 SDRAM 외부 버스 인터페이스(EBI)를 가진 프로세서 B에 사용되는 듀얼 포트 메모리 장치를 나타낸 개념도이다. 1 is a conceptual diagram illustrating a dual port memory device used in a processor A having a conventional SDRAM External Bus Interface (EBI) and a processor B having an SDRAM External Bus Interface (EBI).
도 2는 종래 SRAM 외부 버스 인터페이스(EBI)를 가진 프로세서 A와 SRAM 외부 버스 인터페이스(EBI)를 가진 프로세서 B에 사용되는 듀얼 포트 메모리 장치를 나타낸 개념도이다. FIG. 2 is a conceptual diagram illustrating a dual port memory device used in processor A having a conventional SRAM external bus interface (EBI) and processor B having an SRAM external bus interface (EBI).
도 3는 본 발명의 일실시예에 따른 듀얼 포트 SDRAM이 PSRAM(또는 SRAM) 외부 인터페이스 버스를 가지는 프로세서와 SDRAM 외부 인터페이스 버스를 가지는 프로세서에 연결된 상태를 나타낸 블록도이다.3 is a block diagram illustrating a state in which dual port SDRAM is connected to a processor having a PSRAM (or SRAM) external interface bus and a processor having an SDRAM external interface bus according to an embodiment of the present invention.
도 4는 도 3의 신호 변환부를 나타낸 블록도이다.4 is a block diagram illustrating a signal converter of FIG. 3.
도 5는 본 발명의 일실시예에 따른 듀얼 포트 SDRAM의 독출 및 기입 동작을 나타내는 타이밍도이다.5 is a timing diagram illustrating read and write operations of a dual port SDRAM according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 듀얼 포트 메모리 장치 110 : 신호 변환부100: dual port memory device 110: signal converter
150 : 제1 SDRAM 인터페이스 160 : DRAM 메모리 어레이150: first SDRAM interface 160: DRAM memory array
170 : 제2 SDRAM 인터페이스170: second SDRAM interface
본 발명은 듀얼 포트 메모리 장치에 관한 것으로, 더욱 상세하게는 휴대용 단말기에 적용할 수 있는 듀얼 포트 메모리 장치, 메모리 장치 및 듀얼 포트 메모리 장치 동작 방법에 관한 것이다. The present invention relates to a dual port memory device, and more particularly, to a dual port memory device, a memory device and a method of operating a dual port memory device applicable to a portable terminal.
휴대폰과 같은 휴대용 단말기에서 사용되는 베이스 밴드 프로세서(baseband processor), 비디오 프로세서, 멀티미디어 프로세서등 다양한 프로세서들은 SRAM 외부 인터페이스(또는 PSRAM 외부 인터페이스) 및 SDRAM 외부 인터페이스를 가진다. Various processors such as a baseband processor, a video processor, and a multimedia processor used in a portable terminal such as a mobile phone have an SRAM external interface (or PSRAM external interface) and an SDRAM external interface.
상기와 같은 SRAM 외부 인터페이스(또는 PSRAM 외부 인터페이스) 및 SDRAM 외부 인터페이스를 가진 프로세서들에는 듀얼 포트 메모리가 많이 사용되고 있다. Dual port memory is widely used in processors having the SRAM external interface (or PSRAM external interface) and the SDRAM external interface.
듀얼 포트 메모리는 두 개의 입출력 포트(port)를 가지고, 제1 프로세서에서는 제1 포트를 통하여 데이터를 액세스하고, 제2 프로세서에서는 제2 포트를 통하여 데이터를 액세스함으로써, 2개의 포트를 통하여 데이터의 액세스가 가능하다. The dual port memory has two input / output ports, in which the first processor accesses data through the first port and the second processor accesses data through the second port, thereby accessing data through the two ports. Is possible.
두 개의 프로세서가 각각 서로 다른 메모리에 각각 연결되어 호스트-프로세서간 인터페이스(Host Processor Interface)를 통하여 외부 인쇄회로기판(PCB) 라인을 거쳐 데이터를 주고 받는 경우보다, 듀얼 포트 메모리를 사용하는 경우가 데 이터 전송 속도가 더 빠르고 전체 시스템의 성능이 향상될 수 있다. 또한, 듀얼 포트 메모리를 사용하게 되면, 실장 영역 측면에서 메모리를 1개 줄일 수 있는 효과가 있다.Dual-port memory is often used when two processors are connected to different memory, each of which sends and receives data through an external printed circuit board (PCB) line through a host-processor interface. Data transfer speeds are faster and overall system performance can be improved. In addition, the use of dual port memory can reduce one memory in terms of mounting area.
도 1 및 도 2는 서로 동일한 종류의 메모리 셀 구조를 가진 메모리를 액세스하는 두 개의 프로세서들에 사용되는 듀얼 포트 메모리를 나타낸 개념도이다. 구체적으로, 도 1은 종래 SDRAM 외부 버스 인터페이스(External Bus Interface, EBI)를 가진 프로세서 A와 SDRAM 외부 버스 인터페이스(EBI)를 가진 프로세서 B에 사용되는 듀얼 포트 메모리를 나타낸 개념도이고, 도 2는 종래 SRAM 외부 버스 인터페이스(EBI)를 가진 프로세서 A와 SRAM 외부 버스 인터페이스(EBI)를 가진 프로세서 B에 사용되는 듀얼 포트 메모리를 나타낸 개념도이다. 여기서, 외부 버스 인터페이스(EBI)는 일종의 메모리 컨트롤러(memory controller)의 역할을 수행한다. 1 and 2 are conceptual views illustrating dual port memory used in two processors accessing a memory having a memory cell structure of the same type. Specifically, FIG. 1 is a conceptual diagram illustrating dual port memory used in Processor A having a conventional SDRAM External Bus Interface (EBI) and Processor B having an SDRAM External Bus Interface (EBI), and FIG. 2 is a conventional SRAM. A conceptual diagram showing dual port memory used in processor A with an external bus interface (EBI) and processor B with an SRAM external bus interface (EBI). Here, the external bus interface EBI serves as a kind of memory controller.
도 1 및 도 2에 도시된 바와 같이 서로 동일한 종류의 메모리 셀 구조를 가진 메모리를 액세스하는 두 개의 프로세서들에는 두 개의 포트를 가진 듀얼 포트 메모리가 사용될 수 있다. 즉, 도 1의 경우 메모리 셀 어레이가 DRAM으로 이루어진 듀얼 포트 메모리가 SDRAM 외부 버스 인터페이스(EBI)를 가진 두 개의 프로세서에 연결되어 사용될 수 있다. 또한, 도 2의 경우 메모리 셀 어레이가 SRAM으로 이루어진 듀얼 포트 메모리가 SRAM 외부 버스 인터페이스(EBI)를 가진 두 개의 프로세서에 연결되어 사용될 수 있다.As illustrated in FIGS. 1 and 2, dual port memory having two ports may be used for two processors that access memory having the same type of memory cell structure. That is, in FIG. 1, a dual port memory having a memory cell array made of DRAM may be connected to two processors having an SDRAM external bus interface (EBI). In addition, in FIG. 2, a dual port memory including an SRAM memory cell array may be connected to two processors having an SRAM external bus interface (EBI).
그러나, 서로 다른 종류의 메모리들에 대한 외부 버스 인터페이스(EBI)를 가진 두 개의 프로세서간에는 단위 메모리 셀 구조가 서로 다르므로 듀얼 포트 메모 리 사용이 곤란하다. However, it is difficult to use dual port memory because the unit memory cell structure is different between two processors having an external bus interface (EBI) for different types of memories.
SDRAM(Synchronous Dynamic RAM)은 휘발성 메모리로서 주기적인 리프레쉬를 행하여 커패시터에 주기적으로 전하를 채움으로써 데이터를 저장하며, 1 트랜지스터 및 1 커패시터의 DRAM의 단위 메모리 셀 구조를 가진다.Synchronous Dynamic RAM (SDRAM) is a volatile memory that performs periodic refreshes and periodically fills a capacitor to store data, and has a unit memory cell structure of one transistor and one capacitor of DRAM.
SRAM(Static Random Access Memory)은 전원을 끄면 데이터가 소멸되는 휘발성 메모리로서 리프레쉬(reflesh)를 행하지 않더라도 전원이 존재하는 동안 메모리 셀에 저장된 데이터가 유지된다. SRAM의 단위 메모리 셀은 일반적으로 래치 구조를 가진 4개의 트랜지스터와 전송 게이트 구조를 가진 2개의 트랜지스터, 총 6개의 트랜지스터로 이루어진 구조를 가진다. 래치 구조의 단위 메모리 셀에 데이터를 저장하고 있으므로 데이터를 보존하기 위한 리프레쉬 동작이 요구되지 않는다. SRAM의 단위 메모리 셀은 6개의 트랜지스터로 구현되므로 1개의 트랜지스터와 1개의 커패시터로 이루어진 DRAM의 단위 메모리 셀에 비하여 소요되는 레이아웃 면적면에서 단점을 가진다. Static random access memory (SRAM) is a volatile memory whose data is lost when the power is turned off. The data stored in the memory cell is maintained while the power is present even if the power is not refreshed. A unit memory cell of an SRAM generally has a structure consisting of four transistors having a latch structure and two transistors having a transfer gate structure, for a total of six transistors. Since data is stored in a unit memory cell of a latch structure, a refresh operation for storing data is not required. Since the unit memory cell of the SRAM is implemented with six transistors, the unit memory cell of the SRAM has a disadvantage in terms of the layout area required compared to the unit memory cell of the DRAM having one transistor and one capacitor.
PSRAM(Pseudo SRAM)은 SRAM과 동일한 인터페이스를 사용하면서도 단위 메모리 셀 구조는 DRAM의 단위 메모리 셀 구조, 즉 1 트랜지스터 및 1 커패시터의 구조를 가지며, 리프레쉬 회로를 내장한다. While PSRAM (Pseudo SRAM) uses the same interface as SRAM, the unit memory cell structure has a unit memory cell structure of DRAM, that is, a structure of one transistor and one capacitor, and includes a refresh circuit.
반도체 메모리 제조 공정상의 많은 제약으로 인하여 상기와 같이 서로 다른 메모리 셀 구조를 가진 SRAM 메모리 셀과 DRAM 메모리 셀을 듀얼 포트 메모리 상의 메모리 셀 어레이 영역에 모두 형성하는 것은 어렵다. Due to many limitations in the semiconductor memory manufacturing process, it is difficult to form both SRAM memory cells and DRAM memory cells having different memory cell structures as described above in the memory cell array region on the dual port memory.
즉, 프로세서 A가 SRAM외부 버스 인터페이스(EBI)를 가지고, 프로세서 B가 SDRAM 외부 버스 인터페이스(EBI)를 가지는 경우 SRAM 메모리 셀과 DRAM 메모리 셀이 메모리 셀 어레이 영역에 모두 형성된 듀얼 포트 메모리를 제조하기는 반도체 메모리 제조 공정상의 많은 제약으로 인하여 어렵다.That is, when processor A has an SRAM external bus interface (EBI) and processor B has an SDRAM external bus interface (EBI), a dual port memory in which both an SRAM memory cell and a DRAM memory cell are formed in a memory cell array region may not be manufactured. It is difficult because of many limitations in the semiconductor memory manufacturing process.
또한, SRAM 메모리 셀과 DRAM 메모리 셀을 듀얼 포트 메모리 상의 메모리 셀 어레이 영역에 모두 형성할 경우 SRAM 메모리 셀이 6개의 트랜지스터로 구성이 되어 다이 사이즈(die size)가 커져 제조 비용이 커지게 된다.In addition, when both the SRAM memory cell and the DRAM memory cell are formed in the memory cell array region on the dual port memory, the SRAM memory cell is composed of six transistors, resulting in a large die size, thereby increasing manufacturing costs.
따라서, 종래의 듀얼 포트 메모리의 메모리 어레이로 SRAM 또는 DRAM 한가지 종류의 메모리 셀구조만을 사용하여 구현하는 것이 일반적이다. 이 경우, 듀얼 포트 메모리의 메모리 어레이로 SRAM을 사용하는 것보다 DRAM을 사용하는 것이 소요되는 레이아웃 면적면에서 효율적이다. Therefore, it is common to implement a memory array of a conventional dual port memory using only one type of memory cell structure of SRAM or DRAM. In this case, the use of DRAM is more efficient in terms of layout area than using SRAM as a memory array of dual port memory.
점차적으로 더 많은 프로세서들이 하나의 휴대용 단말기에 사용되는 경우, 서로 다른 메모리 인터페이스를 가진 프로세서들간에 사용이 가능한 듀얼 포트 메모리가 요구된다. Increasingly, when more processors are used in one portable terminal, dual port memory is required that can be used between processors with different memory interfaces.
특히, 휴대폰과 같은 휴대용 단말기에서, 상기와 같은 SRAM 외부 인터페이스(또는 PSRAM 외부 인터페이스)를 가진 프로세서와 SDRAM 외부 인터페이스를 가진 프로세서에 사용하기 위한 DRAM 메모리 셀 구조를 가지는 듀얼 포트 메모리가 요구된다.In particular, in a portable terminal such as a mobile phone, there is a need for a dual port memory having a DRAM memory cell structure for use in a processor having such an SRAM external interface (or a PSRAM external interface) and a processor having an SDRAM external interface.
따라서, 본 발명의 제1 목적은 서로 다른 종류의 메모리 인터페이스를 가진 프로세서에 사용할 수 있는 듀얼 포트 메모리 장치를 제공하는 것이다. Accordingly, a first object of the present invention is to provide a dual port memory device that can be used in a processor having different types of memory interfaces.
또한, 본 발명의 제2 목적은 서로 다른 종류의 메모리 인터페이스를 가진 프로세서에 사용할 수 있는 메모리 장치를 제공하는 것이다. It is also a second object of the present invention to provide a memory device that can be used in a processor having different types of memory interfaces.
또한, 본 발명의 제3 목적은 서로 다른 종류의 메모리 인터페이스를 가진 프로세서에 사용할 수 있는 듀얼 포트 메모리 동작 방법을 제공하는 것이다.It is also a third object of the present invention to provide a dual port memory operating method that can be used in a processor having different types of memory interfaces.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 듀얼 포트 메모리 장치는 메모리 어레이; 제1 포트를 통하여 입력된 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하는 신호 변환부; 상기 제2 방식 메모리 인터페이스를 따르는 변환된 어드레스 및 제어 신호에 기초하여 상기 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 제1 메모리 인터페이스부; 및 제2 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호에 기초하여 상기 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 제2 메모리 인터페이스부를 포함한다. 상기 제1 방식 메모리 인터페이스는 PSRAM 인터페이스가 될 수 있고, 상기 제2 방식 메모리 인터페이스는 SDRAM 인터페이스가 될 수 있다. 상기 신호 변환부는 상기 제1 포트를 통하여 입력된 상기 제1 메모리 인터페이스를 따르는 어드레스를 상기 제2 방식 메모리 인터페이스를 따르는 로우 어드레스, 컬럼 어드레스 및 뱅크 어드레스로 분리할 수 있다. 상기 신호 변환부는 상기 제1 포트를 통하여 입력된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스로부터 상기 제2 방식 메모리 인터페이스를 따르는 로우 어드레스를 추출하는 로우 어드레스 추출부; 상기 제1 포트를 통하여 입력된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스로부터 상기 제2 방식 메모리 인터페이스를 따르는 컬럼 어드레스를 추출하는 컬럼 어드레스 추출부; 및 상기 제1 포트를 통하여 입력된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스로부터 상기 제2 방식 메모리 인터페이스를 따르는 뱅크 어드레스를 추출하는 뱅크 어드레스 추출부를 포함할 수 있다. 상기 신호 변환부는 상기 제1 포트를 통하여 입력된 상기 제1 방식 메모리 인터페이스를 따르는 제어신호를 입력받아 상기 제2 방식 메모리 인터페이스를 따르는 읽기, 쓰기 및 리프레쉬 동작을 수행하기 위한 타이밍 정보를 생성하는 변환기; 및 상기 타이밍 정보를 입력받아 상기 제2 방식 메모리 인터페이스를 따르는 읽기, 쓰기 및 리프레쉬 동작을 수행하기 위한 제어 신호를 생성하는 커맨드 제어부를 더 포함할 수 있다. 상기 메모리 어레이는 DRAM 셀 구조를 가질 수 있다. A dual port memory device according to an aspect of the present invention for achieving the first object of the present invention is a memory array; A signal conversion unit converting an address and a control signal along the first type memory interface input through the first port into an address and a control signal along the second type memory interface; A first memory interface unit configured to perform a read or write operation on the memory array based on the converted address and a control signal along the second type memory interface; And a second memory interface unit configured to perform a read or write operation on the memory array based on an address and a control signal along the second type memory interface input through a second port. The first method memory interface may be a PSRAM interface, and the second method memory interface may be an SDRAM interface. The signal converter may separate an address along the first memory interface input through the first port into a row address, a column address, and a bank address along the second type memory interface. The signal converter may include: a row address extractor configured to extract a row address along the second method memory interface from an address along the first method memory interface input through the first port; A column address extracting unit configured to extract a column address along the second method memory interface from an address along the first method memory interface input through the first port; And a bank address extractor configured to extract a bank address along the second method memory interface from an address along the first method memory interface input through the first port. The signal converter may include a converter configured to receive a control signal input through the first port and to generate timing information for performing a read, write, and refresh operation along the second type memory interface; And a command controller configured to receive the timing information and generate a control signal for performing a read, write, and refresh operation along the second type memory interface. The memory array may have a DRAM cell structure.
본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 메모리 장치는 메모리 어레이; 제1 포트를 통하여 입력된 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하는 신호 변환부; 및 상기 제2 방식 메모리 인터페이스를 따르는 변환된 어드레스 및 제어 신호에 기초하여 상기 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 메모리 인터페이스부를 포함한다. 상기 제1 방식 메모리 인터페이스는 PSRAM 인터페이스가 될 수 있고, 상기 제2 방식 메모리 인터페이스는 SDRAM 인터페이스가 될 수 있다. 상기 신호 변환부는 상기 제1 포트를 통하여 입력된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스를 상기 제2 방식 메모리 인터페이스를 따르는 로우 어드레스, 컬럼 어드레스 및 뱅크 어드레스로 분리할 수 있다. Memory device according to an aspect of the present invention for achieving the second object of the present invention comprises a memory array; A signal conversion unit converting an address and a control signal along the first type memory interface input through the first port into an address and a control signal along the second type memory interface; And a memory interface unit configured to perform a read or write operation on the memory array based on the converted address and the control signal along the second type memory interface. The first method memory interface may be a PSRAM interface, and the second method memory interface may be an SDRAM interface. The signal converter may separate an address along the first type memory interface input through the first port into a row address, a column address, and a bank address along the second type memory interface.
본 발명의 제3 목적을 달성하기 위한 본 발명의 일측면에 따른 듀얼 포트 메모리 장치 동작방법은 제1 포트를 통하여 입력된 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하는 단계; 및 상기 제2 방식 메모리 인터페이스를 따르는 변환된 어드레스 및 제어 신호에 기초하여 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 단계를 포함한다. According to an aspect of the present invention, there is provided a method of operating a dual port memory device, the method including: address and control signals following a first type memory interface input through a first port; Converting to an address and control signal; And performing a read or write operation on the memory array based on the converted address and the control signal along the second scheme memory interface.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the drawings, similar reference numerals are used for similar elements.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중 의 어느 항목을 포함한다. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component. The term and / or includes a combination of a plurality of related items or any of a plurality of related items.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may be present in between. Should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that there is no other component in between.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.
도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.In describing the drawings, similar reference numerals are used for similar components.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다. Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention. Hereinafter, the same reference numerals are used for the same components in the drawings, and duplicate descriptions of the same components are omitted.
도 3는 본 발명의 일실시예에 따른 듀얼 포트 SDRAM이 PSRAM(또는 SRAM) 외부 인터페이스 버스를 가지는 프로세서와 SDRAM 외부 인터페이스 버스를 가지는 프 로세서에 연결된 상태를 나타낸 블록도이다. 도 4는 도 3의 신호 변환부를 나타낸 블록도이다. 듀얼 포트 SDRAM(100)은 DRAM의 단위 메모리 셀 구조를 가진다.3 is a block diagram illustrating a state in which a dual port SDRAM is connected to a processor having a PSRAM (or SRAM) external interface bus and a processor having an SDRAM external interface bus according to an embodiment of the present invention. 4 is a block diagram illustrating a signal converter of FIG. 3. The
듀얼 포트 SDRAM(100)는 A 포트를 통하여 PSRAM(또는 SRAM) 외부 인터페이스 버스(EBI, 52)를 가지는 프로세서 A(50)에 연결되어 어드레스(51), 제어 신호(53) 및 데이터(59)를 SDRAM의 동작 타이밍을 따르는 어드레스(141), 제어 신호(143), 클럭(145) 및 데이터(147)로 변환한 후, 제1 SDRAM 인터페이스(150)를 통해 SDRAM 메모리 어레이(160)를 액세스한다. The
제어 신호(53)는 예를 들어, PSRAM(또는 SRAM)의 동작 타이밍을 따르는 칩 선택 신호 /CS(Chip Select), 라이트 인에이블 신호 /WE(Write Enable) 및 출력 인에이블 신호 /OE(Output Enable)를 포함할 수 있다. 제어 신호(143)는 SDRAM의 읽기, 쓰기 및 리프레쉬등의 동작을 수행하기 위한 /CS, 로우 스트로브 신호 /RAS(Row Address Strobe), 컬럼 스트로브 신호 /CAS(Column Address Strobe) 및 /WE 등을 포함할 수 있다. The
듀얼 포트 SDRAM(100)는 B 포트를 통하여 SDRAM 외부 인터페이스(EBI, 62)를 가지는 프로세서 B(60)와 데이터를 주고 받는다. SDRAM 외부 인터페이스 버스(62)를 가지는 프로세서 B(60)는 듀얼 포트 SDRAM(100)의 복수의 어드레스 핀, 복수의 제어 신호 핀 및 복수의 데이터 핀을 통하여 어드레스(61) 및 복수의 제어신호들(63)을 출력하고 듀얼 포트 SDRAM(100)는 B 포트를 통하여 제2 SDRAM 인터페이스(170)를 사용하여 데이터(69)를 입출력한다. The
도 3을 참조하면, 본 발명의 일실시예에 따른 듀얼 포트 SDRAM(100)은 신호 변환부(110), 제1 SDRAM 인터페이스(150), DRAM 메모리 어레이(160) 및 제2 SDRAM 인터페이스(170)을 포함한다. Referring to FIG. 3, the
신호 변환부(110)는 PSRAM(또는 SRAM) 외부 인터페이스 버스(52)를 가지는 프로세서 A(50)와 복수의 어드레스 핀, 복수의 제어 신호 핀 및 복수의 데이터 핀을 통하여 어드레스(51) 및 복수의 제어신호들(53)을 입력받고 데이터(59)를 입출력한다.The
신호 변환부(110)는 PSRAM(또는 SRAM) 인터페이스에 따르는 제어 신호들(53)을 SDRAM 인터페이스에 따르는 제어 신호(143)로 변환한다. 구체적으로, 신호 변환부(110)는 PSRAM(또는 SRAM)의 동작 타이밍을 따르는 /CS, /WE 및 /OE 등의 제어 신호들(53)을 입력받아 SDRAM의 독출, 기입, 리프레쉬등의 동작을 수행하기 위한 /CS, /RAS, /CAS 및 /WE 등의 제어 신호(143)를 생성한다. 또한, 신호 변환부(110)는 SDRAM 동작에 필요한 클럭 신호(145)를 생성한다. The
또한, 신호 변환부(110)는 PSRAM(또는 SRAM) 외부 인터페이스 버스(52)를 가지는 프로세서 A(50)로부터 예를 들어 N 비트의 어드레스(51)를 입력받아 SDRAM의 어드레스 체제를 따르는 어드레스(141)로 변환하여 출력한다. 예를 들어, 어드레스(141)는 로우 어드레스(Row Address), 컬럼 어드레스(Column Address) 및 뱅크 어드레스(Bank Address, BA)를 포함할 수 있다. 뱅크 어드레스는 예를들어 DRAM 메모리 어레이(160)이 2개의 뱅크(bank)를 가지는 경우 1비트로 이루어질 수 있고, 또는 DRAM 메모리 어레이(160)이 4개의 뱅크를 가지는 경우 2비트로 이루어질 수 있다. 각 뱅크 어드레스가 지시하는 뱅크마다 도 3의 SDRAM 인터페이스(150)이 구 비될 수 있다. In addition, the
또한, 신호 변환부(110)는 PSRAM(또는 SRAM) 외부 인터페이스 버스(52)를 가지는 프로세서 A(50)로부터 입력된 데이터 또는 DRAM 메모리 어레이(160)로부터 읽어들인 데이터를 SDRAM의 독출, 기입 및 리프레쉬등의 동작 타이밍에 따르도록 데이터의 입출력 타이밍을 조절한다. In addition, the
이하 도 4를 참조하여, 신호 변환부(110)의 동작을 자세히 설명한다. Hereinafter, the operation of the
도 4를 참조하면, 신호 변환부(110)는 로우 어드레스 추출부(111), 컬럼 어드레스 추출부(115), 리프레쉬 제어부(113), 먹스(116), 변환기(117), 커맨드 제어부(119) 및 입출력 버퍼(118)을 포함한다. 신호 변환부(120)는 DRAM 메모리 어레이(160)이 복수의 뱅크로 구성된 경우에는 뱅크 어드레스 추출부(114)를 더 포함할 수 있다. 이하, DRAM 메모리 어레이(160)이 복수의 뱅크로 구성된 경우를 가정하고 설명한다. Referring to FIG. 4, the
뱅크 어드레스 추출부(114)는 뱅크 어드레스 제어 신호(S2)에 기초하여 입력되는 어드레스(51) 중 상위 어드레스에서 뱅크 어드레스(BA)를 추출한다. The bank
로우 어드레스 추출부(111)는 로우 어드레스 제어 신호(S3)에 기초하여 입력되는 어드레스(51) 중 상위 어드레스에서 로우 어드레스를 추출하고, 컬럼 어드레스 추출부(115)는 컬럼 어드레스 제어 신호(S4)에 기초하여 입력되는 어드레스(51) 중 하위 어드레스에서 컬럼 어드레스를 추출한다. 먹스(116)는 먹스 제어 신호(S5)에 기초하여 상기 추출된 로우 어드레스와 컬럼 어드레스를 순차적으로 출력한다. The row
리프레쉬 제어부(113)는 클럭 타이밍 신호를 생성하여 커맨드 제어부(119)로 제공하고, 커맨드 제어부(119)는 상기 클럭 타이밍 신호에 기초하여 제1 SDRAM 인터페이스(150)로 제공할 클럭(CLK, 145)를 생성한다. 또는, 리프레쉬 제어부(113)에서 직접 제1 SDRAM 인터페이스(150)로 제공할 클럭(CLK, 145)를 생성할 수도 있다. 리프레쉬 제어부(113)는 오실레이터를 이용하여 구현할 수 있다. The
변환기(117)는 PSRAM(또는 SRAM)의 동작 타이밍을 따르는 제어신호(53)-예를 들어 /CS, /WE 및 /OE-을 입력받아 SDRAM의 읽기, 쓰기 및 리프레쉬 동작을 수행하기 위한 타이밍 정보(S1)를 커맨드 제어부(119)로 제공한다. 또한, 변환기(117)는 PSRAM(또는 SRAM)의 동작 타이밍을 따르는 제어 신호(53)를 이용하여 뱅크 어드레스 추출부(114), 로우 어드레스 추출부(111), 컬럼 어드레스 추출부(115), 먹스(116), 커맨드 제어부(119) 및 입출력 버퍼(121)의 동작 타이밍을 제어하기 위한 뱅크 어드레스 제어 신호(S2), 로우 어드레스 제어 신호(S3), 컬럼 어드레스 제어 신호(S4), 먹스 제어 신호(S5), 입출력버퍼 제어 신호(S6)를 생성한다. The
커맨드 제어부(119)는 변환기(117)에서 생성된 상기 타이밍 정보(S1)를 입력받아 SDRAM의 로우 액티브(row active), 읽기, 쓰기 및 리프레쉬 동작을 수행하기 위한 /CS, /RAS, /CAS, /WE 및 CKE(clock enable) 등의 제어 신호(143)를 생성한다. The
커맨드 제어부(119)는 SDRAM의 읽기/쓰기 동작과 리프레쉬 동작이 상호 충돌되지 않도록 동작 타이밍을 조절하여 /CS, /RAS, /CAS, /WE 및 CKE(clock enable)등의 제어 신호(143)를 생성한다.The
즉, /CS, /RAS, /CAS 및 /WE는 PSRAM의 인터페이스를 따르는 제어신호(53)- /CS, /WE, /OE-를 이용하여 SDRAM의 로우 액티브(row active), 읽기, 쓰기 및 리프레쉬 동작을 수행할 수 있도록 타이밍이 조절되어 생성될 수 있다. That is, / CS, / RAS, / CAS, and / WE are used to control the row active, read, write and write of SDRAM using control signals 53-/ CS, / WE, / OE- along the interface of PSRAM. The timing may be adjusted and generated to perform the refresh operation.
구체적으로, 리프레쉬 동작이 수행하지 않는 동안 PSRAM의 인터페이스를 따르는 제어신호(53) 중 /CS가 액티브되고, /WE가 액티브된 경우 SDRAM의 인터페이스를 따르는 /CS, /RAS, /CAS 및 /WE가 쓰기 동작을 수행하도록 /CS, /RAS, /CAS 및 /WE의 신호 레벨(하이, 로우)이 조절되어 생성된다. 즉, PSRAM의 인터페이스를 따르는 제어신호(53) 중 /CS가 액티브되고, /WE가 액티브된 경우 SDRAM의 쓰기 동작을 수행하기 위하여, 먼저, SDRAM의 인터페이스를 따르는 /CS가 로우, /WE가 하이, /RAS가 로우 및 /CAS가 하이 상태가 되도록 생성하여 액티브 커맨드(Active command)를 활성화시켜 SDRAM의 소정의 로우 어드레스에 해당되는 로우 라인을 활성화시키는 로우 액티브(row active) 동작이 일어나도록 하고, SDRAM의 인터페이스를 따르는 /CS가 로우, /WE가 로우, /RAS가 하이 및 /CAS가 로우 상태가 되도록 생성하여 쓰기 명령(write command)을 활성화시켜 쓰기 동작이 일어나도록 한다. Specifically, / CS, / RAS, / CAS and / WE along the interface of the SDRAM is activated when / CS of the control signals 53 along the interface of the PSRAM is active and / WE is activated while the refresh operation is not performed. The signal levels (high and low) of / CS, / RAS, / CAS and / WE are adjusted to perform the write operation. That is, when / CS is activated and / WE is activated among the control signals 53 along the interface of PSRAM, in order to perform the write operation of the SDRAM, / CS along the interface of SDRAM is low and / WE is high. , / RAS generates a low and / CAS high state to activate the active command (row active) to activate a row line corresponding to a predetermined row address of the SDRAM occurs, Create a write command by activating a write command by creating a / CS low, / WE low, / RAS high and / CAS low along the SDRAM interface.
또한, 구체적으로, 리프레쉬 동작을 수행하지 않는 동안 PSRAM의 인터페이스를 따르는 제어신호(53) 중 /CS가 액티브되고, /OE가 액티브된 경우 SDRAM의 인터페이스를 따르는 /CS, /RAS, /CAS 및 /WE가 읽기 동작을 수행하도록 /CS, /RAS, /CAS 및 /WE의 신호 레벨(하이, 로우)이 조절되어 생성된다. 즉, PSRAM의 인터페이스를 따르는 제어신호(53) 중 /CS가 액티브되고, /OE가 액티브된 경우 SDRAM의 읽기 동작을 수행하기 위하여, 먼저, SDRAM의 인터페이스를 따르는 /CS가 로우, /WE가 하이, /RAS가 로우 및 /CAS가 하이 상태가 되도록 생성하여 액티브 커맨 드(Active command)를 활성화시켜 SDRAM의 소정의 로우 어드레스에 해당되는 로우 라인을 활성화시키는 로우 액티브(row active) 동작이 일어나도록 하고, SDRAM의 인터페이스를 따르는 /CS가 로우, /WE가 하이, /RAS가 하이 및 /CAS가 로우 상태가 되도록 하여 읽기 명령(read command)을 활성화시켜 읽기 동작이 일어나도록 한다. Specifically, / CS, / RAS, / CAS and / which follow the interface of SDRAM when / CS is activated and / OE is activated among control signals 53 that follow the interface of PSRAM while not performing the refresh operation. The signal levels (high and low) of / CS, / RAS, / CAS and / WE are adjusted to allow WE to perform read operations. That is, in order to perform a read operation of the SDRAM when / CS is activated and / OE is activated among the control signals 53 along the interface of the PSRAM, / CS along the interface of the SDRAM is low and / WE is high. , / RAS generates a low and / CAS high state to activate the active command (row active) to activate a row line corresponding to a predetermined row address of the SDRAM occurs In this case, read / write operations are performed by enabling / CS to be low, / WE to high, / RAS to high and / CAS to low along the SDRAM interface.
도 6에서는 변환기(117) 및 커맨드 제어부(119)가 별개의 2개의 블록으로 구현된 예를 도시하였지만 하나의 블록, 즉 하나의 제어기(Finite State Machine; FSM)으로도 구현될 수도 있다. Although FIG. 6 illustrates an example in which the
입출력 버퍼(121)는 변환기(117)의 제어에 따라 데이터(59)를 입력 버퍼(미도시)에 버퍼링한 후 SDRAM의 기입 동작 타이밍에 따라 제1 SDRAM 인터페이스(150)로 출력하고, 데이터(147)을 출력 버퍼(미도시)에 버퍼링한 후 SDRAM의 독출 동작 타이밍에 따라 출력한다. The input /
다시, 도 3을 참조하면, 제1 SDRAM 인터페이스(150)는 신호 변환부(110)로부터 어드레스(141), 제어 신호(143), 클럭(145) 및 데이터(147)를 입력받아 어드레스(141)을 로우 어드레스와 컬럼 어드레스로 디코딩하여 상기 디코딩된 어드레스(151)를 DRAM 메모리 어레이(160)로 출력하고, SDRAM의 읽기, 쓰기 및 리프레쉬등의 동작 타이밍에 따라 데이터(153)를 DRAM 메모리 어레이(160)와 입출력한다. Referring back to FIG. 3, the
제1 SDRAM 인터페이스(150)는 일반적인 SDRAM 인터페이스의 구성을 가지며, 제어 신호(143)을 입력받아 디코딩하기 위한 명령 디코더(command decoder), 로우 어드레스를 디코딩하는 로우 디코더(row decoder), 컬럼 어드레스를 디코딩하는 컬럼 디코더(Cclumn decoder), 센스 엠프(Sense Amplifier) 및 리프레쉬 동작을 제어 하는 리프레쉬 제어부등을 포함한다. The
제2 SDRAM 인터페이스(170)은 SDRAM 외부 인터페이스 버스(62)를 가지는 프로세서 B(60)로부터 B 포트를 통하여 어드레스(61), 제어 신호들(63) 및 클럭(67)을 입력받아 어드레스(61)을 로우 어드레스와 컬럼 어드레스로 디코딩하여 상기 디코딩된 어드레스(171)를 DRAM 메모리 어레이(160)로 출력하고, SDRAM의 읽기, 쓰기 및 리프레쉬등의 동작 타이밍에 따라 데이터(173)를 DRAM 메모리 어레이(160)와 입출력한다. The
제2 SDRAM 인터페이스(170)는 일반적인 SDRAM 인터페이스의 구성을 가지며, 제어 신호(63)을 입력받아 디코딩하기 위한 명령 디코더, 로우 디코더, 컬럼 디코더, 센스 엠프 및 리프레쉬 제어부등을 포함한다. The
따라서, 신호 변환부(110)을 SDRAM 인터페이스(150) 전단에 구비하여 SDRAM 인터페이스를 따르는 어드레스 및 제어 신호를 생성하여 SDRAM 인터페이스(150)로 제공함으로써 일반적인 듀얼 포트 메모리의 SDRAM 인터페이스(150)의 로직회로를 변경하지 않고 그대로 사용할 수 있다. Therefore, the
도 3은 듀얼 포트를 가지는 메모리에 대해서 설명하였지만, 본 발명은 단일 포트를 가지는 메모리 장치에도 적용할 수도 있다. 구체적으로, 본 발명은 도 3의 듀얼 포트 메모리 장치에서 제2 메모리 인터페이스(170)을 제거하고, 신호 변환부(120), 메모리 인터페이스(150) 및 메모리 어레이(160)으로 구성된 메모리 장치에도 적용할 수 있다.Although FIG. 3 illustrates a memory having dual ports, the present invention can also be applied to a memory device having a single port. Specifically, the present invention may be applied to a memory device including the signal converter 120, the
도 5는 본 발명의 일실시예에 따른 듀얼 포트 SDRAM의 독출 및 기입 동작을 나타내는 타이밍도이다. 도 5의 클럭 신호(CLK), /CS, /RAS, /CAS 및 /WE는 도 4의 커맨드 제어부(119)에서 생성된 신호들이다. 5 is a timing diagram illustrating read and write operations of a dual port SDRAM according to an embodiment of the present invention. The clock signals CLK, / CS, / RAS, / CAS, and / WE of FIG. 5 are signals generated by the
듀얼 포트 SDRAM(100)은 도 3의 신호 변환부(110)에 의해 PSRAM(또는 SRAM) 인터페이스를 따르는 어드레스(51) 및 제어 신호(53)-예를 들어 /CS, /WE 및 /OE-를 SDRAM의 인터페이스를 따르는 어드레스(141) 및 제어 신호(143)-예를 들어, /CS, /RAS, /CAS, CKE 및 /WE 등-로 변환한 후 SDRAM의 일기, 쓰기의 동작 타이밍에 따라서 독출 및 기입 동작을 수행한다. The
도 5를 참조하면, 클럭 신호(CLK)에 동기되어 듀얼 포트 메모리 장치로부터 데이터를 독출하거나 듀얼 포트 메모리 장치로 데이터를 기입한다. 클럭 신호에 동기되어 동작하므로 클럭 인에이블 신호(CKE)는 하이 상태를 가진다. /RAS, /CAS 및 /WE가 모두 하이인 경우에는 NOP(no operation) 상태이다. /CS가 하이인 상태에서는 커맨드 디코더가 디스에이블(disable)되어 /RAS, /CAS 및 /WE 및 어드레스 입력이 무시된다. 도 5에서는 뱅크 어드레스에 의해 지시되는 뱅크(bank)에 해당되는 메모리 어레이에서의 읽기 및 쓰기 동작을 나타낸다. Referring to FIG. 5, data is read from or written to a dual port memory device in synchronization with a clock signal CLK. The clock enable signal CKE has a high state because it operates in synchronization with the clock signal. If / RAS, / CAS and / WE are all high, they are in NOP (no operation). When / CS is high, the command decoder is disabled so that / RAS, / CAS and / WE and address inputs are ignored. 5 illustrates read and write operations in a memory array corresponding to a bank indicated by a bank address.
먼저, 읽기 동작은 다음과 같이 수행된다. /CS가 로우, /WE가 하이, 로우 스트로브 신호(/RAS)가 로우 및 컬럼 스트로브 신호(/CAS)가 하이인 경우 로우 어드레스가 어드레스 핀으로 인가되어 메모리 어레이(160)의 상기 로우 어드레스에 해당되는 로우 라인이 활성화되고(row active), /CS가 로우, /WE가 하이, 로우 스트로브 신호(/RAS)가 하이 및 컬럼 스트로브 신호(/CAS)가 로우인 경우 읽기 명령(read command)이 내려져 컬럼 어드레스가 어드레스 핀으로 인가되고, 상기 읽기 명령이 내려진 후부터 소정의 지연 시간(CAS Latency)후에 메모리 어레이(160)의 상기 컬럼 어드레스에 해당되는 컬럼 라인을 통하여 데이터가 독출된다. 도 5에서는 상기 지연 시간(CAS Latency)이 2 클럭인 경우를 예로 들었다. First, the read operation is performed as follows. When / CS is low, / WE is high, and the low strobe signal (/ RAS) is low and the column strobe signal (/ CAS) is high, a row address is applied to the address pin to correspond to the row address of the
다음, 쓰기 동작은 다음과 같이 수행된다. /CS가 로우, /WE가 로우, 로우 스트로브 신호(/RAS)가 로우 및 컬럼 스트로브 신호(/CAS)가 하이인 경우 로우 어드레스가 어드레스 핀으로 인가되어 메모리 어레이(160)의 상기 로우 어드레스에 해당되는 로우 라인이 활성화되고(row active), /CS가 로우, /WE가 로우, 로우 스트로브 신호(/RAS)가 하이 및 컬럼 스트로브 신호(/CAS)가 로우인 경우 쓰기 명령(write command)이 내려져 컬럼 어드레스가 어드레스 핀으로 인가되고, 메모리 어레이(160)의 상기 컬럼 어드레스에 해당되는 컬럼 라인을 통하여 데이터가 기입된다.Next, the write operation is performed as follows. When / CS is low, / WE is low, and the low strobe signal (/ RAS) is low and the column strobe signal (/ CAS) is high, a row address is applied to the address pin to correspond to the row address of the
상기와 같은 듀얼 포트 메모리 장치 및 듀얼 포트 메모리 장치 동작 방법에 따르면, 서로 다른 메모리 인터페이스를 가진 프로세서들에 연결시켜 사용할 수 있는 듀얼 포트 메모리 장치 및 메모리 장치를 제공한다. 따라서, 하나의 휴대용 단말기가 복수의 서로 다른 메모리 인터페이스를 가진 프로세서들을 포함하는 경우에 본 발명의 듀얼 포트 메모리 장치를 사용할 수 있다. According to the dual port memory device and the dual port memory device operating method as described above, there is provided a dual port memory device and a memory device that can be used by connecting to processors having different memory interfaces. Therefore, the dual port memory device of the present invention can be used when one portable terminal includes processors having a plurality of different memory interfaces.
특히, 휴대폰과 같은 휴대용 단말기에서, 본 발명의 듀얼 포트 메모리 장치는 기존의 SDRAM 인터페이스의 로직회로에 SRAM 인터페이스(또는 PSRAM 인터페이스)를 따르는 어드레스 및 제어 신호를 SDRAM 인터페이스를 따르는 어드레스 및 제 어 신호로 변환하는 블록을 추가함으로써, 기존의 SDRAM 인터페이스의 로직회로를 변경하지 않으면서도 SRAM 외부 인터페이스(또는 PSRAM 외부 인터페이스)를 가진 프로세서와 SDRAM 외부 인터페이스를 가진 프로세서에 연결하여 사용 가능하다. In particular, in a portable terminal such as a mobile phone, the dual port memory device of the present invention converts an address and control signal following an SRAM interface (or a PSRAM interface) into a logic circuit of an existing SDRAM interface into an address and control signal along an SDRAM interface. By adding a block that can be used, it can be connected to a processor having an SRAM external interface (or a PSRAM external interface) and a processor having an SDRAM external interface without changing the logic circuit of the existing SDRAM interface.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the embodiments above, those skilled in the art will understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention as set forth in the claims below. Could be.
Claims (15)
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060088107A KR100773065B1 (en) | 2006-09-12 | 2006-09-12 | Dual port memory device, memory device and method of operating the dual port memory device |
PCT/KR2007/004415 WO2008032987A1 (en) | 2006-09-12 | 2007-09-12 | Dual port memory device, memory device and method of operating the dual port memory device |
US12/438,428 US7898880B2 (en) | 2006-09-12 | 2007-09-12 | Dual port memory device, memory device and method of operating the dual port memory device |
Applications Claiming Priority (1)
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KR1020060088107A KR100773065B1 (en) | 2006-09-12 | 2006-09-12 | Dual port memory device, memory device and method of operating the dual port memory device |
Publications (1)
Publication Number | Publication Date |
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KR100773065B1 true KR100773065B1 (en) | 2007-11-19 |
Family
ID=39079692
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Country Status (1)
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KR (1) | KR100773065B1 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0444694A (en) * | 1990-06-11 | 1992-02-14 | Toshiba Corp | Dual port memory device |
KR920003269B1 (en) * | 1990-05-04 | 1992-04-27 | 삼성전자 주식회사 | Mode transfer method in dual port memory system |
KR19990047698A (en) * | 1997-12-05 | 1999-07-05 | 유기범 | DualPort's Data Access Device |
KR20020029846A (en) * | 2000-10-14 | 2002-04-20 | 구자홍 | Controlling circuit of dual port ram |
-
2006
- 2006-09-12 KR KR1020060088107A patent/KR100773065B1/en active IP Right Grant
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR920003269B1 (en) * | 1990-05-04 | 1992-04-27 | 삼성전자 주식회사 | Mode transfer method in dual port memory system |
JPH0444694A (en) * | 1990-06-11 | 1992-02-14 | Toshiba Corp | Dual port memory device |
KR19990047698A (en) * | 1997-12-05 | 1999-07-05 | 유기범 | DualPort's Data Access Device |
KR20020029846A (en) * | 2000-10-14 | 2002-04-20 | 구자홍 | Controlling circuit of dual port ram |
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GRNT | Written decision to grant | ||
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