JPH08221319A - Semiconductor memory device - Google Patents

Semiconductor memory device

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JPH08221319A
JPH08221319A JP7046603A JP4660395A JPH08221319A JP H08221319 A JPH08221319 A JP H08221319A JP 7046603 A JP7046603 A JP 7046603A JP 4660395 A JP4660395 A JP 4660395A JP H08221319 A JPH08221319 A JP H08221319A
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JP
Japan
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memory
multi
bank
data
input
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Withdrawn
Application number
JP7046603A
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Japanese (ja)
Inventor
Kazuhiko Kajitani
Yasushi Nagashima
Yuji Sakai
一彦 梶谷
靖 永島
祐二 酒井
Original Assignee
Hitachi Ltd
株式会社日立製作所
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Publication date
Application filed by Hitachi Ltd, 株式会社日立製作所 filed Critical Hitachi Ltd
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Publication of JPH08221319A publication Critical patent/JPH08221319A/en
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Abstract

PURPOSE: To provide a semiconductor memory device applicable as graphics memory also as the main memory of a data processor.
CONSTITUTION: Multi-banks and multi-ports are constituted by providing plural memory banks(BNK0-BNK3) in which data are stored and plural input/output ports by which the data are inputted/outputted. This semiconductor memory device is used as the graphics memory for a display system also as the main memory by providing the multi-banks and the multi-ports.
COPYRIGHT: (C)1996,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、半導体記憶装置、さらには複数の入出力ポートを有するものに関し、例えば並列計算機などのデータ処理装置に適用して有効な技術に関する。 The present invention relates to a semiconductor memory device, further relates to those having a plurality of input and output ports to a technique effectively applied to, for example, data processing apparatus, such as a parallel computer.

【0002】 [0002]

【従来の技術】ランダムアクセスを可能とするRAM BACKGROUND OF THE INVENTION RAM that allows random access
(ランダム・アクセス・メモリ)部と、シリアルアクセスを可能とするSAM(シリアル・アクセス・メモリ) SAM to enable the (random access memory) unit, a serial access (Serial Access Memory)
部とが結合されて成るビデオRAMは、マルチポートR Video RAM in which the part formed by bonding, multi-port R
AMの一例とされ、その内部において、RAM部からS Is an example of AM, in its interior, S from the RAM unit
AM部への内部データ転送が行われる。 Internal data transfer to the AM portion is carried out. また、リード転送サイクル中も間断なくシリアルリードを行うリアルタイムデータ転送サイクルを実行するためには、プロセッサ側のクロックであるDT*/OE*(*はロウアクティブを示す)と、CRT側のクロックであるSCとの間に厳しいタイミング上の制限があり、またSAM部の最終番地を外部で検出し、それに同期して転送サイクルを挿入する必要があるなど、外部制御回路が複雑になる。 Further, in order to perform real-time data transfer cycle to perform a read transfer cycle in even without interruption serial read is the DT * / OE * is a processor-side clock (* indicates row active), in the CRT side clock There are strict on timing constraints between one SC, also detects the last address of the SAM unit externally it like it is necessary to insert the transfer cycle in synchronization, the external control circuit becomes complicated.
このようなリアルタイムデータ転送サイクルの制限を緩和した方式として、オートロード転送サイクルがある。 Such real-time data scheme relax the restriction of transfer cycle, there is autoloading transfer cycle.
このオートロード転送サイクルは、2系統のデータレジスタを有してSAM部を構成し、一方のデータレジスタからデータの読出しが行われている間に他方のデータレジスタにRAM部からの1ワード分のデータ転送を完了させるようにしている。 The automatic loading transfer cycle, a data register of two systems constitute a SAM unit, the one word from the RAM section to the other data registers while the reading of data from one data register being performed so that to complete the data transfer.

【0003】尚、マルチポートRAMについて記載された文献の例としては、昭和60年12月25日に株式会社オーム社から発行された「マイクロコンピュータハンドブック(第262頁〜)」がある。 [0003] It should be noted, as an example of literature that has been described for the multi-port RAM, it is issued by the Corporation Ohm, Inc. in 1985 December 25, "micro-computer Handbook (pp. 262 ~)".

【0004】 [0004]

【発明が解決しようとする課題】グラフィック用のメモリとしても使用でき、また、データ処理装置のメインメモリとしても使用可能な半導体記憶装置について、本願発明者が検討したところ、従来のビデオRAMは、グラフィックスメモリとしては適しているが、SAM部を有していることから、どうしても高価なものとならざるを得ないため、それをデータ処理装置のメインメモリとして適用するのは、コスト面から困難とされる。 Can also be used as a memory for the graphics [0005] In addition, a semiconductor memory device that can also be used as the main memory of the data processing apparatus, where the present invention have studied, the conventional video RAM, is suitable as a graphics memory, because since it has a SAM section, which inevitably shall inevitably expensive, to apply it as a main memory of the data processing apparatus, difficulty of cost It is. SDRA SDRA
Mは、バーストモードを利用することによって高速アクセスが可能であるが、入出力ポートが1系統しかないため、例えば複数の演算ユニットを含む並列演算機等においては、複数の演算ユニット間のデータ転送を効率良く行うのが困難とされるのが、見いだされた。 M is susceptible to high-speed access by utilizing a burst mode, input and output ports is only one system, for example, in the parallel operation machine or the like including a plurality of arithmetic units, data transfer between a plurality of arithmetic units from it are difficult to perform efficiently, it has been found.

【0005】本発明の目的は、グラフィックスメモリとしても、データ処理装置のメインメモリとしても適用可能な半導体記憶装置を提供することにある。 An object of the present invention, even as graphics memory, is to provide a well applicable semiconductor memory device as a main memory of the data processing apparatus.

【0006】本発明の別の目的は、グラフィックスメモリとしても、データ処理装置のメインメモリとしても適用可能な半導体記憶装置における内部データ転送の高速化を図ることにある。 Another object of the present invention, even graphics memory is to increase the speed of the internal data transfer in also applicable semiconductor memory device as a main memory of the data processing apparatus.

【0007】本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 [0007] The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

【0008】 [0008]

【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 Among the inventions disclosed in the present application Means for Solving the Problems] To briefly explain the summary of typical ones are as follows.

【0009】すなわち、それぞれデータを記憶可能な複数のメモリバンク(BNK0〜BNK3)と、それぞれデータの入出力を可能とする複数の入出力ポート(P [0009] That is, respectively storable plurality of memory banks data (BNK0 through BNK3), a plurality of input and output ports that enable input and output of data, respectively (P
1,P2)とを設け、上記複数の入出力ポートを、互いに異なるバス(D−BUS1,D−BUS2)によって上記メモリバンクに結合させる。 1, P2) are provided on a substrate, a plurality of input and output ports, is coupled to the memory bank by a different bus (D-BUS1, D-BUS2) to each other.

【0010】このとき、仮想転送命令に応じて、外部アドレスとメモリバンクとの対応関係を変更することにより、メモリバンク間の仮想データ転送を可能とするアドレス変換回路(12)を設けることができる。 [0010] At this time, depending on the virtual transfer instruction can be provided by changing the correspondence between the external address and the memory bank, the address converting circuit which enables the virtual data transfer between the memory banks (12) .

【0011】また、アクセスが競合した場合の調停を可能とするため、上記複数の入出力ポートからのアクセスの競合を判定するための競合判定回路(14)を設けることができる。 [0011] In order to enable the arbitration if the access conflict can be provided conflict decision circuit (14) for determining a contention access from the plurality of input and output ports.

【0012】 [0012]

【作用】上記した手段によれば、それぞれデータを記憶可能な複数のメモリバンク(BNK0〜BNK3)と、 SUMMARY OF] According to the above means, a storable plurality of memory banks of data each (BNK0 through BNK3),
それぞれデータの入出力を可能とする複数の入出力ポート(P1,P2)とを設けることで、マルチバンク、及びマルチポートが実現され、このことが、グラフィックスメモリとしての適用や、データ処理装置のメインメモリとしての適用を可能とする。 Each By providing a plurality of input and output ports (P1, P2) and to allow input and output of data, multi-bank, and multi-ports are realized, this is the application of the graphics memory and the data processing device to enable the application as the main memory.

【0013】 [0013]

【実施例】図8には本発明の一実施例に係るデータ処理装置が示される。 The EXAMPLES 8 data processing apparatus according to an embodiment of the present invention is shown.

【0014】図8に示されるデータ処理装置は、特に制限されないが、複数の演算ユニット81〜8nによって並列演算を可能とし、その演算結果をグラフィックスコントローラ40の制御下でCRTディスプレイ装置54 [0014] The data processing apparatus shown in FIG. 8 is not particularly limited, and allow parallel operation by a plurality of arithmetic units 81 through 8n, CRT display device the result of operation under the control of the graphics controller 40 54
に表示可能な並列計算機として構成される。 Configured as a parallel computer which can be displayed on.

【0015】複数の演算ユニット81〜8n(nは正の整数を意味する)、ホストCPU(中央処理装置)、及びグラフィックスコントローラ40がシステムバス80 [0015] a plurality of arithmetic units 81 through 8n (where n means a positive integer), the host CPU (central processing unit), and the graphics controller 40 is a system bus 80
によって、データや、アドレス、及び各種制御信号のやり取りが可能に結合されている。 The data and the address, and exchanges various control signals are coupled. 上記グラフィックスコントローラ40は、システムバス80からの画像データの取込み、及び画像表示に関する各部の動作制御を行う。 The graphics controller 40 takes in the image data, and the operation control of each unit relating to an image display performed from the system bus 80. グラフィックスメモリとして、複数のマルチバンクマルチポートメモリ41〜4nが配置されている。 As graphics memory, a plurality of multi-bank multi-port memory 41~4n is disposed.

【0016】複数のマルチバンクマルチポートメモリ4 [0016] A plurality of multi-bank multi-port memory 4
1〜4nは、全て同一構成とされ、そのうちの一つが代表的に示されるように、それぞれデータの入出力端子や、制御信号及びアドレス信号の入力端子を含む第1ポートP1、及び第2ポートP2を有し、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板のような一つの半導体基板に形成される。 1~4n is all the same construction, so one of them is shown typically first port P1, and the second port each include and input and output terminals of the data, the input terminal of the control signal and the address signal has a P2, is not particularly limited, by the known semiconductor integrated circuit fabrication techniques, are formed on one semiconductor substrate such as monocrystalline silicon substrate. 第1ポートP1及び第2ポートP2における制御信号端子、及びアドレス端子は、上記グラフィックスコントローラ40に結合されている。 Control signal terminal of the first port P1 and second port P2, and the address terminal is coupled to the graphics controller 40. また、第1ポートにおけるデータ端子は、上記グラフィックスコントローラ40に結合され、第2ポートP2におけるデータ端子は、マルチプレクサ(MPX)51に結合されている。 The data terminal of the first port is coupled to the graphics controller 40, a data terminal of the second port P2 is coupled to a multiplexer (MPX) 51.

【0017】マルチプレクサ51は、上記複数のマルチバンクマルチポートメモリ41〜4nの第2ポートP2 [0017] Multiplexer 51, second port P2 of the plurality of multi-bank multi-port memory 41~4n
におけるデータ端子を選択的に後段のカラーパレット5 Selecting data terminals in manner subsequent color palette 5
2に結合させる機能を有する。 It has a function to bind to two. カラーパレット52は、 The color palette 52,
実際の表示色と色番号との対応づけを行うもので、CR In which the association performed between the actual display color and color number, CR
Tディスプレイ装置54でカラーグラフィックス表示を行う場合に不可欠とされる。 It is essential when at T display device 54 performs color graphics display. カラーパレット52の後段には、D/A(ディジタル/アナログ)コンバータ53 The subsequent stage of the color palette 52, D / A (Digital / Analog) converter 53
が設けられ、カラーパレットの出力信号がアナログ信号に変換されてから後段のCRTディスプレイ装置54に伝達されるようになっている。 It is provided, so that the output signal of the color palette is transmitted to the subsequent stage of the CRT display device 54 after being converted into an analog signal.

【0018】上記演算ユニット81〜8nは、基本的には全て同一構成とされ、そのうちの一つについての構成が、図9に代表的に示されるように、演算動作の制御のためのプロセッシングユニット61、複数のマルチバンクマルチポートメモリ91〜9n、及びシステムバス8 [0018] The arithmetic unit 81~8n basically are all the same configuration, the configuration for one of them, as representatively shown in FIG. 9, the processing unit for controlling the operation operation 61, a plurality of multi-bank multi-port memory 91~9n, and a system bus 8
0を介してデータや各種制御信号のやり取りを可能とするためのシステムバスコントローラ62とを含む。 Through 0 and a system bus controller 62 for enabling the exchange of data and various control signals. このマルチバンクマルチポートメモリ91〜9nにおいては、それに対応するプロセッシングユニット61での演算処理における作業領域や、転送データの一時的な記憶領域が形成されるメインメモリとして機能される。 In this multi-bank multi-port memory 91~9n are and work area in the arithmetic processing in the processing units 61 corresponding thereto, a temporary storage area of ​​the transfer data is function as a main memory to be formed. この演算ユニット81〜8n内の複数のマルチバンクマルチポートメモリ91〜9nも、上記グラフィックスメモリとして配置されたマルチバンクマルチポートメモリ41 A plurality of multi-bank multi-port memory 91~9n in the arithmetic unit 81~8n also multi-bank multi-port memory 41 which is arranged as the graphics memory
〜4nと同一構成のものを適用することができる。 It can be applied to the in ~4n the same structure. マルチバンクマルチポートメモリ91〜9nにおける第1ポートP1はプロセッシングユニット61に結合され、このプロセッシングユニット61との間で、データや各種制御信号、及びアドレス信号の伝達が可能とされる。 The first port P1 in the multi-bank multi-port memory 91~9n is coupled to the processing unit 61, between the processing unit 61, is it possible to transfer data and various control signals, and address signals. また、マルチバンクマルチポートメモリ91〜9nにおける第2ポートP2は、システムバス80を介して他の演算ユニットとの間でのデータのやり取りを可能とするため、システムバスコントローラ62に結合されている。 The second port P2 in the multi-bank multi-port memory 91~9n, since through the system bus 80 to allow data exchange between the other operation units are coupled to the system bus controller 62 .

【0019】次に、上記マルチバンクマルチポートメモリ41〜4n、及び91〜9nの詳細な構成を説明する。 [0019] Next, the multi-bank multi-port memory 41~4n, and the detailed structure of the 91~9n be described. 尚、マルチバンクマルチポートメモリ41〜4n、 In addition, multi-bank multi-port memory 41~4n,
及び91〜9nには、基本的に同一構成のものが適用されているため、以下の説明では、代表的にマルチバンクマルチポートメモリ41についてのみ詳述する。 And the 91 to 9 n, since those basically same configuration is applied, in the following description, representatively described only the multi-bank multi-port memory 41.

【0020】図1には、マルチバンクマルチポートメモリ41の構成例が示される。 [0020] Figure 1 shows an example of the structure of the multi-bank multi-port memory 41 is shown.

【0021】図1に示されるように、このマルチバンクマルチポートメモリ41は、特に制限されないが、4個のメモリバンクBNK0〜BNK3、メモリ制御回路1 [0021] As shown in FIG. 1, the multi-bank multi-port memory 41 is not particularly limited, four memory banks BNK0 through BNK3, the memory control circuit 1
1、第1入出力回路13A、第2入出力回路13B、第1制御回路10A、第2制御回路10Bを含む。 1, includes a first input-output circuit 13A, a second input-output circuit 13B, a first control circuit 10A, the second control circuit 10B.

【0022】メモリバンクBNK0〜BNK3は、同一構成とされ、それぞれ複数のダイナミック型メモリセルを配列して成るメモリセルアレイ部、ロウアドレス信号に基づいてワード線選択信号を生成するためのロウデコーダ、カラムアドレスに基づいてカラム選択信号を生成するためのカラムデコーダ、データ線のメモリセルデータを増幅するためのセンスアンプ、カラム選択信号基づいてデータ線を選択的にコモンデータ線に結合させるためのカラム選択スイッチ、コモンデータ線のデータを増幅するためのメインアンプなどを含む。 The memory bank BNK0~BNK3 is the same configuration, each of the plurality of memory cell array portion formed by arranging dynamic memory cells, a row decoder for generating a word line selection signal based on the row address signal, a column column selection for binding to the column decoder, sense amplifier for amplifying memory cell data of the data lines, selectively common data line data line based on a column selection signal for generating a column selection signal on the basis of the address switch, etc. main amplifier for amplifying the data of the common data line.

【0023】上記メモリ制御回路11は、主として上記メモリバンクBNK0〜BNK3に入力される各種タイミング信号を生成する。 [0023] The memory control circuit 11 generates various timing signals to be primarily inputted to the memory bank BNK0 through BNK3. この各種タイミング信号には、 The various timing signals,
特に制限されないが、センスアンプ動作のタイミング信号、ワード線選択のタイミング信号、メインアンプ動作のタイミング信号などが含まれ、それぞれ出力部For Is not particularly limited, a timing signal of the sense amplifier operation, the timing signal of the word line selection, includes a timing signal of the main amplifier operation, each output unit For
0〜For3を介して対応するメモリバンクBNK0〜 Memory bank BNK0~ the corresponding via the 0~For3
BNK3に入力されるようになっている。 It is adapted to be input to the BNK3. また、このメモリ制御回路11には、外部から与えられる仮想転送命令に応じて、外部アドレスとメモリバンクBNK0〜B Furthermore, this memory control circuit 11, in response to the virtual transfer command given from outside, the external address and the memory bank BNK0~B
NK3との対応関係を変更することにより、メモリバンクBNK0〜BNK3間の仮想データ転送を可能とするアドレス変換回路12が設けられている。 By changing the correspondence between the NK3, address conversion circuit 12 to enable virtual data transfer between the memory banks BNK0~BNK3 it is provided.

【0024】第1制御回路10Aは、第1ポートP1を介して外部から与えられる制御信号、及びアドレス信号Aを取込み、それを後段のメモリ制御回路11に伝達するとともに、第1入出力回路13Aの動作制御信号を生成して、それを当該第1入出力回路13Aに供給する。 The first control circuit 10A, a control signal supplied from the outside via the first port P1, and takes in the address signal A, as well as transfer it to the subsequent memory control circuit 11, a first input-output circuit 13A operation control signal to generate a, and supplies it to the first input-output circuit 13A.

【0025】第2制御回路10Bは、第2ポートP2を介して外部から与えられる制御信号、及びアドレス信号Bを取込み、それを後段のメモリ制御回路11に伝達するとともに、第2入出力回路13Bの動作制御信号を生成して、それを第2入出力回路13Bに供給する。 The second control circuit 10B, a control signal supplied from the outside through a second port P2, and takes in the address signal B, while transmitting it to the subsequent memory control circuit 11, a second input-output circuit 13B operation control signal to generate a, and supplies it to the second input-output circuit 13B.

【0026】第1入出力回路13A、及び第2入出力回路13Bは、それぞれ互いに異なるデータバスD−BU The first output circuit 13A, and the second input-output circuit 13B is different data bus D-BU each other
S1、及びD−BUS2によって、上記メモリバンクB S1, and by D-BUS2, the memory bank B
NK0〜BNK3に結合されている。 It is coupled to the NK0~BNK3.

【0027】第1ポートP1は、第1制御回路10Aの入力端子、及び第1入出力回路13Aのデータ入出力端子とを含んで成り、第2ポートP2は、第2制御回路1 [0027] The first port P1, comprises an input terminal of the first control circuit 10A, and the data input terminal of the first input-output circuit 13A, a second port P2, the second control circuit 1
0Bの入力端子、及び第2入出力回路13Bのデータ入出力端子とを含んで成る。 Comprising an input terminal of 0B, and a data input terminal of the second input-output circuit 13B.

【0028】図5には、メモリバンクBNK0〜BNK [0028] in FIG. 5, the memory bank BNK0~BNK
3と、入出力回路13A,13Bとの関係が示される。 3, output circuit 13A, the relationship between 13B shown.

【0029】図5(a)に示されるように、メモリバンクBNK0,BNK2が、それぞれ入出力回路13A, [0029] As shown in FIG. 5 (a), the memory banks BNK0, BNK2, respectively output circuit 13A,
13Bに接続されている場合には、第1入出力回路13 When connected to 13B, the first input-output circuit 13
Aを介してメモリバンクBNK0のデータのリードライトが可能とされ、第2入出力回路13Bを介してメモリバンクBNK2のデータのリードライトが可能とされる。 Read-write data in the memory banks BNK0 through A is possible, for read and write data in the memory bank BNK2 is possible through the second input-output circuit 13B. 図5(b)では、上記の組合わせが変更され、メモリバンクBNK0,BNK2が、それぞれ第2入出力回路13B,13Aに接続されている。 In FIG. 5 (b), changed the above combinations is, the memory banks BNK0, BNK2 is second input-output circuit 13B respectively, are connected to 13A. この状態では、第1入出力回路13Aを介してメモリバンクBNK2のデータのリードライトが可能とされ、第2入出力回路13 In this state, is it possible to read and write data in the memory bank BNK2 via the first input-output circuit 13A, a second input-output circuit 13
Bを介してメモリバンクBNK0のデータのリードライトが可能とされる。 Read-write data in the memory bank BNK0 is possible via the B. このようなバンクメモリの切換えは、このマルチバンクマルチポートメモリがグラフィックメモリとして適用される場合に、有効とされる。 Switching of such bank memory, the multi-bank multi-port memory when applied as a graphic memory and is valid. 例えば、図5(a)に示される状態では、第1入出力回路1 For example, in the state shown in FIG. 5 (a), first input-output circuit 1
3Aを介してメモリバンクBNK0に画像データの書込みが行われている期間に、第2入出力回路13Bを介してメモリバンクBNK2から表示のための画像データの読出しが行われている。 3A during a period in which writing of image data into the memory bank BNK0 is being performed through a reading of the image data for display from the memory bank BNK2 is being performed via the second output circuit 13B. また、図5(b)に示される状態では、第1入出力回路13Aを介してメモリバンクB Further, in the state shown in FIG. 5 (b), the memory bank B through the first input-output circuit 13A
NK2に画像データの書込みが行われている期間に、第2入出力回路13Bを介してメモリバンクBNK0から表示のための画像データの読出しが行われている。 During the writing of the image data is being performed in the NK2, reading of image data for display from the memory bank BNK0 is being performed via the second output circuit 13B. つまり、入出力ポートP1,P2が、互いに異なるデータバスD−BUS1,D−BUS2によってメモリバンクB In other words, input and output ports P1, P2 is, the memory bank B by different data bus D-BUS1, D-BUS2 each other
NK0〜BNK3に結合されていることから、互いに異なるメモリバンクへのデータのリードライトを同時に行うことができ、図5(a)に示される状態と、図5 Since it is coupled to NK0~BNK3, it can be performed simultaneously read and write data to different memory banks, and the state shown in FIG. 5 (a), 5
(b)に示される状態とが交互に繰返されることにより、CRTディスプレイ装置54に表示される画像データを表示系に効率良く伝達することができる。 By state and are repeated alternately as shown in (b), it is possible to efficiently transmit the image data to the display system to be displayed on the CRT display device 54.

【0030】仮想転送について説明する。 [0030] describes a virtual transfer. 仮想転送は、 Virtual transfer,
外部アドレスとメモリバンクとの対応関係を変更することにより、複数のメモリバンク間でデータ転送を仮想的に行うもので、この仮想転送に要する時間は、ほぼ零とされる。 By changing the correspondence between the external address and the memory bank, and performs data transfer virtually across multiple memory banks, the time required for the virtual transfer is substantially zero.

【0031】図6には、仮想転送の原理が示される。 [0031] Figure 6, the principle of the virtual transfer is shown.

【0032】今、図6(a)に示されるように、外部アドレス0000〜0FFFまでがメモリバンクBNK0 [0032] Now, as shown in FIG. 6 (a), until the external address 0000~0FFF memory bank BNK0
に、外部アドレス1000〜1FFFまでがメモリバンクBNK1に、外部アドレス2000〜2FFFまでがメモリバンクBNK2に、外部アドレス3000〜3F To, to an external address 1000~1FFF until the memory bank BNK1, until the external address 2000~2FFF is in the memory bank BNK2, external address 3000~3F
FFまでがメモリバンクBNK3に、それぞれ対応しているものとする。 Until FF is in the memory bank BNK3, it assumed to be respectively. このようなアドレスマッピング状態で、外部から与えるアドレス信号に応じて、対応するメモリバンクBNK0〜BNK3のリードライトが可能とされる。 In such an address mapping state, in response to the address signal supplied from the outside, it is possible corresponding read write memory banks BNK0 through BNK3. そして、仮想転送命令が発行され、それに基づいて、図1に示されるアドレス変換回路12によって、 Then, it issued virtual transfer instructions, based on it, by the address conversion circuit 12 shown in FIG. 1,
アドレス変換が行われることにより、図6(b)に示されるように、アドレスマッピングの変更が行われる。 By the address conversion is performed, as shown in FIG. 6 (b), change of address mapping is performed. つまり、図6(a)では、外部アドレス1000〜1FF That is, in FIG. 6 (a), the external address 1000~1FF
FまでがメモリバンクBNK1に対応され、外部アドレス2000〜2FFFまでがメモリバンクBNK2に対応されていたのに対して、図6(b)では、外部アドレス1000〜1FFFまでがメモリバンクBNK2に対応され、外部アドレス2000〜2FFFまでがメモリバンクBNK1に対応される。 Until F is corresponding to the memory bank BNK1, whereas until the external address 2000~2FFF has been corresponding to the memory bank BNK2, in FIG. 6 (b), to the external address 1000~1FFF it is corresponding to the memory bank BNK2 , until the external address 2000~2FFF is corresponding to the memory bank BNK1. そのようなアドレスマッピングの変更が行われることにより、本実施例マルチバンクマルチポートメモリの外部から見た場合、メモリバンクBNK1とメモリバンクBNK2との間で内部データ転送がされたのと等価になる。 By changing such address mapping is performed, when viewed from this example the multi-bank multi-port memory outside, becomes equivalent to the internal data transfer has been between the memory banks BNK1 and memory bank BNK2 . つまり、図6(a)に示されるアドレスマッピング状態で、メモリバンクBN That is, in the address mapping state shown in FIG. 6 (a), the memory banks BN
K1に書込まれたデータは、図6(b)に示されるアドレスマッピング状態では、メモリバンクBNK2に記憶されていることになるため、メモリバンクBNK1からメモリバンクBNK2への内部データ転送が現実的には行われていないが、本実施例マルチバンクマルチポートメモリの外部から見る限りにおいて、そのような内部データ転送が行われたのと等価になり、従って、図6 The data that is written to K1, the address mapping state shown in FIG. 6 (b), since that will be stored in the memory bank BNK2, internal data transfer realistic from the memory bank BNK1 to memory bank BNK2 Although not done in, as long as seen from this embodiment the multi-bank multi-port memory outside, becomes equivalent to such internal data transfer is performed, therefore, FIG. 6
(a)に示されるアドレスマッピング状態でメモリバンクBNK1に書込まれたデータは、図6(b)に示されるアドレスマッピング状態ではメモリバンクBNK2から読出されることになる。 Data written to memory bank BNK1 address mapping state shown in (a) will be read from memory bank BNK2 is the address mapping state shown in Figure 6 (b). 上記の仮想転送は、アドレスマッピングの変更により可能とされるので、データ転送に要する時間はほぼ零であり、例えばビデオRAMにおいて、RAM部からSAM部への内部データ転送に比べて大幅な時間短縮が可能とされる。 Additional virtual transfer because it is possible by changing the address mapping, the time required for data transfer is almost zero, for example in a video RAM, significant time savings as compared from the RAM unit to the internal data transfer to the SAM unit It is possible.

【0033】上記の説明では一例としてメモリバンクB The memory bank B as an example in the above description
NK1とメモリバンクBNK2との間の仮想転送について説明したが、アドレスマッピングの変更により、任意のメモリバンクとの間での可能転送が可能とされる。 It has been described virtual transfer between the NK1 and the memory bank BNK2, by changing the address mapping is possible to be transferred between the arbitrary memory bank. そして、そのようなアドレスマッピングの変更は、特に制限されないが、アドレス変換テーブルを参照することによって可能とされる。 Then, changes in such address mapping is not particularly limited, it is possible by referring to the address conversion table. 例えば、アドレス変換回路12 For example, the address conversion circuit 12
が、外部アドレスとメモリバンクとの対応をとるためのアドレス変換テーブルによって形成されているものとすると、仮想転送命令が発行され、それに基づいて上記アドレス変換テーブルの内容が書換えられることによって、アドレスマッピングの変更が可能とされる。 But assuming that are formed by the address conversion table for taking correspondence between the external address and the memory banks, issued virtual transfer instructions, by the contents of the address conversion table is rewritten based on it, the address mapping changes are possible.

【0034】図10、及び図11には、図1に示されるマルチバンクマルチポートメモリにおいて、仮想転送命令が発行されない前、及び発行後の動作タイミングがそれぞれ示される。 [0034] FIG. 10, and 11, the multi-bank multi-port memory shown in FIG. 1, before the virtual transfer instruction is not issued, and the operation timing after issuance are shown, respectively.

【0035】CLKはシステムバス80を介して伝達されたクロック信号であり、ComA、及びAddAは、 The CLK is a clock signal transmitted through the system bus 80, ComA, and AddA is
それぞれ制御回路10Aに入力される制御信号、及びアドレス信号である。 Control signal input to the control circuit 10A, and an address signal. また、ComB、及びAddBは、 In addition, ComB, and AddB is,
それぞれ制御回路10Bに入力される制御信号、及びアドレス信号である。 Control signal input to the control circuit 10B, and an address signal. 上記制御信号ComA、ComBのタイミングにおいて、RSはロウスタート、RDは読出し指示、RRはロウリセットを意味し、ロウスタートに同期してロウアドレスストローブ信号RAS*がローレベルにアサートされ、ロウリセットに同期してロウアドレスストローブ信号RAS*がハイレベルにネゲートされる。 The control signal ComA, at the timing of ComB, RS is the row start, RD is read instruction, RR denotes a row reset in synchronization with the row start row address strobe signal RAS * is asserted low, the row reset synchronization with the row address strobe signal RAS * is negated to the high level. さらに、XEはワード線を選択レベルに駆動するタイミングを指示するためのワード線活性化信号、Xa Furthermore, XE word line activation signal for instructing the timing of driving the word line to a selection level, Xa
ddはロウアドレス信号、YEはカラムスイッチの駆動を指示するためのカラム活性化信号、Yaddはカラムアドレスである。 dd row address signal, YE column activation signal for instructing driving of the column switch, Yadd is column address. 図10に示される動作タイミングは、 Operation timing shown in FIG. 10,
仮想転送命令が発行されない前の状態とされるため、出力部For0からメモリバンクBNK0に制御信号やアドレス信号が入力されることによって、このメモリバンクBNK0から第1入出力回路13Aを介してデータ読出しが行われる。 Because it is the state before the virtual transfer instruction is not issued, by the control signals and address signals from the output unit For0 the memory bank BNK0 is input, the data read from the memory bank BNK0 via the first input-output circuit 13A It is carried out. つまり、ロウアドレスに対応するワード線が選択レベルに駆動され、カラムアドレスに対応するビット線が、カラム活性化信号YEに同期して選択されることによって、メモリバンクBNK0からのデータ読出しが行われる。 That is, the word line corresponding to the row address is driven to the selected level, the bit line corresponding to the column address, by being selected in synchronism with the column activation signals YE, the data read from the memory bank BNK0 performed . また、それと同時に出力部For2 In addition, at the same time the output unit For2
からメモリバンクBNK2に制御信号やアドレス信号が入力されることによって、このメモリバンクBNK2から第2入出力回路13Bを介してデータ読出しが行われる。 By control signals and address signals to the memory bank BNK2 is inputted from the data read is performed from the memory bank BNK2 via the second output circuit 13B. 尚、データ出力は、第1入出力回路13A、及び第2入出力回路13Bにそれぞれ伝達されるアウトプットイネーブル信号OEがハイレベルにアサートされた期間に行われる。 The data output is carried out in the period in which the first input-output circuit 13A, and the output enable signal OE, respectively are transmitted to the second input-output circuit 13B is asserted high.

【0036】上記の動作タイミングに対して、図11に示される動作タイミングは、仮想転送命令が発行され、 [0036] with respect to the operation timing, operation timing shown in FIG. 11, the virtual transfer instruction is issued,
それによってアドレス変換回路12によってアドレスマッピングの変更が行われることから、外部からは、図1 Since thereby changing the address mapped by the address conversion circuit 12 is carried out, from the outside, FIG. 1
0に示される場合と同一のアドレス、及び制御信号が入力されているにもかかわらず、出力部For0からメモリバンク0へのアドレス及び制御信号伝達は行われず、 The same address as the case shown in 0, and the control signal despite being input, address and control signals transmitted from the output portion For0 to the memory bank 0 is not performed,
それに代えて、出力部For1からメモリバンクBNK Alternatively, the memory bank BNK from the output unit For1
1に制御信号やアドレス信号が入力されることによって、このメモリバンクBNK2からのデータ読出しが可能とされる。 By control signals and address signals are input to the 1, data read from the memory bank BNK2 is possible.

【0037】次に、表示系に適用されているマルチバンクマルチポートメモリ41〜4n(図1参照)での仮想転送について、図7を参照しながら説明する。 Next, the virtual transfer of the multi-bank multi-port memory 41~4n being applied to the display system (see FIG. 1) will be described with reference to FIG.

【0038】前提条件として、CRT(表示系)出力論理アドレス空間を、0000〜0FFFとし、次表示プレーンアドレス空間を、1000〜1FFFとする。 [0038] As a prerequisite, the CRT (display system) output logical address space, and 0000~0FFF, the following display plane address space, and 1000~1FFF.

【0039】CRT出力論理アドレス空間が、0000 [0039] CRT output logical address space, 0000
〜0FFFとされるため、バンクBNK0に保存されている画像データが、第2入出力回路13Bを介してマルチプレクサ51に出力され、さらにカラーパレット52 Since that is ~0FFF, image data stored in the bank BNK0 is output to the multiplexer 51 via the second output circuit 13B, further color palette 52
及びD/Aコンバータ53を介してCRTディスプレイ装置54に表示される。 And it is displayed on the CRT display device 54 through the D / A converter 53. このとき、メモリバンクBNK In this case, the memory bank BNK
1(論理アドレス1000〜1FFF)には、第1入出力回路13Aを介して、次にCRTディスプレイ装置5 The 1 (logical address 1000~1FFF), through the first input-output circuit 13A, then the CRT display device 5
4に表示されるべき画像データが書込まれる。 Image data to be displayed four are written. つまり、 That is,
メモリバンクBNK1の記憶内容がデータ書換えにより更新される。 The contents stored in the memory bank BNK1 is updated by the data rewriting. この画像データ書換え後に、仮想転送命令が発行され、それに基づいてアドレス変換回路12内のアドレス変換テーブルの書換えが行われる。 The image data rewritten in, issued virtual transfer instructions, rewriting the address conversion table in the address conversion circuit 12 is performed based on it. この書換えにより、CRT出力論理アドレス空間0000〜0FF This rewriting, CRT output logical address space 0000~0FF
FがメモリバンクBNK1に対応され、次表示プレーンアドレス空間がバンクBNK0に対応されることによって、画像データの仮想転送が完了され、CRT出力論理アドレス空間0000〜0FFFの指定によって、新たな画像データの読出しが可能とされる。 F is corresponding to the memory bank BNK1, by the next display plane address space is corresponding to the bank BNK0, virtual transfer of image data is completed, the designation of CRT outputs logical address space 0000~0FFF, the new image data reading is possible.

【0040】以上の説明では、表示系のマルチバンクマルチポートメモリを中心に述べたが、演算ユニット81 [0040] In the above description has dealt mainly multi-bank multi-port memory of the display system, the arithmetic unit 81
〜8n内のメインメモリとして適用される場合においても、マルチバンクマルチポートメモリ41〜4nは、複数のポートを有していることから、単一の入出力ポートであるシンクロナスDRAM等に比べて、複数の演算ユニット間でのデータのやり取りにおいて有効とされる。 Even when applied as a main memory in ~8N, multi-bank multi-port memory 41~4n, since it has a plurality of ports, compared to the synchronous DRAM or the like as a single input and output ports is effective in exchanging data between a plurality of arithmetic units.
また、その場合において、仮想データ転送を行うか否かは、各演算ユニットで実行されるプログラムにより、適宜に設定可能とされる。 Further, in this case, it is whether or not the virtual data transfer, by a program executed by the arithmetic units are settable as appropriate.

【0041】上記実施例によれば、以下の作用効果を得ることができる。 [0041] According to the above embodiment, it is possible to obtain the following effects.

【0042】(1)それぞれデータを記憶可能な複数のメモリバンク(BNK0〜BNK3)と、それぞれデータの入出力を可能とする複数の入出力ポート(P1,P [0042] (1) each with a plurality of memory banks capable of storing data (BNK0 through BNK3), a plurality of input and output ports that enable input and output of data, respectively (P1, P
2)とを設けることで、マルチバンク、及びマルチポートが実現される。 2) By providing, multi-bank and multi-port, can be realized. このマルチバンク、及びマルチポートを有することにより、表示系のグラフィックスメモリとして使用することもできるし、特に複数の演算ユニット81〜8nを含む場合のメインメモリとしても使用することができる。 The multi-bank, and by having a multi-port, can either be used as a graphics memory of the display system, it can be used as a main memory especially when including a plurality of arithmetic units 81 through 8n. 上記実施例におけるマルチバンクマルチポートメモリは、ビデオRAMのように高価な構成とされるSAM部を有していないため、ビデオRAMに比べて安価に提供することができる。 Multi-bank multi-port memory in the above embodiment, because it does not have the SAM unit which is expensive construction as a video RAM, a provided inexpensively in comparison to the video RAM.

【0043】(2)上記(1)の作用効果によれば、表示系のグラフィックスメモリ、メインメモリとして、同一種類の半導体メモリを適用することができるので、それを含むデータ処理装置においては、半導体メモリの種類が少なくて済む。 [0043] (2) According to the effects of the above (1), the display system of the graphics memory, as a main memory, it is possible to apply the same type of semiconductor memory, in a data processing apparatus comprising the same, fewer types of semiconductor memory.

【0044】(3)外部から与えられる仮想転送命令に応じて、外部アドレスとメモリバンクとの対応関係を変更することにより、メモリバンク間の仮想データ転送を可能とするアドレス変換回路(12)を設けることにより、メモリバンク間の仮想データ転送を高速に行うことができる。 [0044] (3) in response to a virtual transfer command given from the outside, by changing the correspondence between the external address and the memory bank, the address converting circuit which enables the virtual data transfer between the memory banks (12) by providing a virtual data transfer between the memory banks it can be performed at high speed. この仮想データ転送は、アドレスマッピングの変更により可能とされるので、データ転送に要する時間はほぼ零であり、例えばビデオRAMにおいて、RA This virtual data transfer is made possible by changing the address mapping, the time required for data transfer is almost zero, for example in a video RAM, RA
M部からSAM部への内部データ転送に比べて大幅な時間短縮が可能とされる。 Significant time savings as compared to the internal data transfer to the SAM unit from M unit is possible. そのような仮想データ転送が行われることにより、各ポートからのアドレス制御の簡素化を図ることができる。 By such a virtual data transfer is performed, it is possible to simplify the address control from each port.

【0045】(4)複数の入出力ポートからのアクセスの競合を判定するための競合判定回路14を設けることにより、アクセスが競合した場合の調停を行うことができるので、複数ポートからのアクセスの円滑化を図ることができる。 [0045] (4) By providing the conflict decision circuit 14 for determining a contention access from multiple input ports, it is possible to perform arbitration when access conflict, the access from multiple ports it is possible to achieve a smooth.

【0046】他の実施例について説明する。 [0046] another embodiment will be described.

【0047】図2には、マルチバンクマルチポートメモリの他の構成例が示される。 [0047] Figure 2 is another example of the multi-bank multi-port memory is shown.

【0048】図2に示されるマルチバンクマルチポートメモリは、競合判定回路14が設けられており、それが、図1に示される構成と大きく異なる。 The multi-bank multi-port memory shown in FIG. 2, the contention determination circuit 14 is provided, it differs significantly from the configuration shown in FIG.

【0049】同一のマルチバンクマルチポートメモリにおいて、2以上の入出力がある場合、同一のメモリバンク、若しくはシェアード方式によりセンスアンプを共有するメモリマットのアドレスに対するアクセスが競合することが考えられ、その場合には、アクセス競合検出を行って、所定の優先順位に従った調停を行うようにするとよい。 [0049] In the same multi-bank multi-port memory, if there is more than one input and output, the same memory bank, or access to the memory mat of addresses that share the sense amplifier by shared method is considered to be competitive, the in this case, by performing the access conflict detection may be to perform arbitration in accordance with a predetermined priority.

【0050】第1ポートP1、及び第2ポートP2との間のアクセス競合は、第1制御回路10A、及び第2制御回路10Bに入力されたアドレスを、競合判定回路1 The access contention between the first port P1, and the second port P2, the first control circuit 10A, and has been an address input to the second control circuit 10B, the contention determination circuit 1
4でチェックすることによって可能とされる。 It is made possible by checking at 4. このような競合判定は、特に制限されないが、演算ユニット81 Such conflict determination is not particularly limited, the arithmetic unit 81
〜8nに内蔵されるマルチバンクマルチポートメモリ9 Multi-bank multi-port memory 9, which is built into the ~8n
1〜9nにおいて重要となる。 It is important in 1~9n. 図2に示される実施例では、マルチバンクマルチポートメモリ内に競合判定回路14を内蔵し、その競合判定回路14での競合判定結果である競合検出信号が、システムバス80を介してホストCPU39に伝達され、このホストCPU39によって、一方のポートからのアクセスを優先し、そのアクセスが終了するまで、他方のポートからのアクセスを待たせるように制御される。 In the embodiment shown in FIG. 2, a built-in conflict decision circuit 14 to the multi-bank multi-port memory, conflict detection signal, a competitive determination in the conflict decision circuit 14, the host CPU39 through system bus 80 It is transmitted by this host CPU 39, priority access from one port, until the access is completed, is controlled so as to wait for access from the other port. 第1ポートP1からのアクセスと、第2ポートP2からのアクセスとのいずれを優先させるかについては、第1ポートP1、第2ポートP2のいずれかを固定的に優先させる第1の方法、優先順位情報を保持するためのレジスタを設け、そのレジスタの保持情報に基づいてポートの優先順位を決定する第2の方法、及びリード又はライトによって優先順位を変更する第3の方法が考えられる。 And access from the first port P1, for one or to prioritize the access from the second port P2, the first port P1, a first method for fixedly preferentially either the second port P2, priority a register for holding the rank information is provided, a second method of determining a port priority based on the information held in the register, and a third way to change the priority by the read or write are contemplated.

【0051】図3には、マルチバンクマルチポートメモリの他の構成例が示される。 [0051] Figure 3 is another configuration example of the multi-bank multi-port memory is shown.

【0052】図3に示されるマルチバンクマルチポートメモリでは、図1及び図2に示される第1制御回路10 [0052] In the multi-bank multi-port memory shown in FIG. 3, the first control circuit 10 shown in FIGS. 1 and 2
A、及び第2制御回路10Bに代えて制御回路100が設けられている。 A, and a control circuit 100 instead of the second control circuit 10B are provided. この制御回路100は、上記第1制御回路10A、及び第2制御回路10Bの双方の機能を有する。 The control circuit 100 has both functions of the first control circuit 10A, and the second control circuit 10B. 図12には仮想転送命令が発行される前の動作タイミングが示され、図13には仮想転送命令が発行された後の動作タイミングが示される。 The Figure 12 shows the operation timing before the virtual transfer instruction is issued, the 13 operation timing after the virtual transfer instruction is issued is indicated.

【0053】上記のように、第1制御回路10A、及び第2制御回路10Bに代えて単一の制御回路100により、外部からの制御信号、及びアドレス信号の取込みを行うようにしているので、図12、及び図13においては、この制御回路100に入力される制御信号Comの中に、それぞれ第1ポートP1に対応するロウスタートRS A、読み出し指示RD A、ロウリセットRR [0053] As described above, the first control circuit 10A, and by a single control circuit 100 instead of the second control circuit 10B, since to carry out the incorporation of the control signal, and an external address signal, 12, and 13, in the control signal Com inputted to the control circuit 100, row start RS a corresponding to the first port P1, respectively, the read instruction RD a row reset RR
A、及び第2ポートP2に対応するロウスタートRS A, and the row start RS corresponding to the second port P2
B、読み出し指示RD B、ロウリセットRR Bが経時的に入力されるようになっている。 B, read instruction RD B, row reset RR B is adapted to be over time input.

【0054】このように、第1制御回路10A、及び第2制御回路10Bに代えて単一の制御回路100により、外部からの制御信号、及びアドレス信号の取込みを行うようにしても、仮想転送命令発行前、及び仮想転送命令発行後では、図10、及び図11に示される場合と同様に、外部から同一のアドレス、同一の制御信号が入力されているにもかかわらず、出力部For0に代えて出力部1からのアドレス信号及び制御信号の出力が行われることによって、このバンクメモリBNK1からのデータ読出しが行われる。 [0054] Thus, the first control circuit 10A, and by a single control circuit 100 instead of the second control circuit 10B, be performed uptake of control signals, and an external address signal, the virtual forwarder instruction issue before, and after the virtual transfer instruction issue, as in the case shown in FIG. 10, and 11, the same address from the outside, despite the same control signal is input, the output unit For0 by the output of the address and control signals from the place of the output unit 1 is performed, the data read from the bank memory BNK1 is performed.

【0055】図4には、マルチバンクマルチポートメモリの他の構成例が示される。 [0055] Figure 4 is another configuration example of the multi-bank multi-port memory is shown.

【0056】図4に示される構成では、競合判定回路1 [0056] In the configuration shown in FIG. 4, the contention determination circuit 1
4が省略されている。 4 is omitted. この場合、このマルチバンクマルチポートメモリ内では、アクセスの競合判定ができないが、このマルチバンクマルチポートメモリが適用されるデータ処理装置におけるコントローラ、例えば、図8に示されるホストCPU39などによって、システムバス80を介して伝達されるアドレスを監視することで、アクセスの競合判定を行うようにすることができる。 In this case, in this multi-bank multi-port memory, but can not conflict determination of access, the controller in the data processing device to which the multi-bank multi-port memory is applicable, for example, by host CPU39 shown in FIG. 8, a system bus by monitoring the address which is transmitted via the 80, it is possible to perform a contention determination of access.

【0057】以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。 [0057] Although described specifically with reference to the embodiment invention made by the above inventors, the present invention is not limited thereto, it is needless to say without departing from the scope and spirit thereof may be variously modified There.

【0058】例えば、上記実施例では、バンクメモリの数を4として説明したが、このバンクメモリ数には限定されない。 [0058] For example, in the above embodiment has been described the number of banks of the bank memory as 4, it is not limited to this bank memory number. また、上記実施例ではバンクメモリに結合されるデータバスの数を2として説明したが、このデータバス数に限定されない。 In the above embodiment has been described the number of data bus coupled to the bank memory as 2, but is not limited to this number of data buses. 複数の入出力回路(ポート)を有する場合において、バンクメモリ数、及びデータバス数は、上記入出力回路(ポート)の数以上であれば良い。 In the case where a plurality of input-output circuit (port), the bank number of memories, and the data bus number may be any number more than the input-output circuit (port).

【0059】また、上記実施例ではメモリバンクに含まれるメモリセルをダイナミック型とした場合について説明したが、スタティック型メモリセルを含んで形成することができる。 [0059] In the above embodiment has described the case where the memory cells included in the memory bank and dynamic, may be formed to include a static memory cell.

【0060】上記実施例ではMOSトランジスタを使用したが、バイポーラトランジスタを使用してもよい。 [0060] In the above embodiment using the MOS transistors, it may be used bipolar transistors.

【0061】仮想転送命令のデコードは、メモリ制御回路11におけるアドレス変換部12で行うようにしてもよいし、メモリ外部のホストCPU39等でデコードして得られた制御信号をシステムバス80を介してアドレス変換部12に伝達するようにしてもよい。 [0061] decoding of the virtual transfer instruction, may be performed by the address conversion unit 12 in the memory control circuit 11, a control signal obtained by decoding in the host CPU39 such as a memory outside via the system bus 80 it may be transmitted to the address conversion unit 12.

【0062】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるデータ処理装置において、メインメモリ、及び表示系のグラフィックスメモリに適用した場合について説明したが、本発明はそれに限定されるものではなく、先出し先入れを可能とするFIFOメモリやフレームメモリなど、各種電子機器に使用される各種半導体記憶装置に広く適用することができる。 [0062] In the data processing apparatus is mainly used field of the invention made by the present inventors was the background of the invention, a main memory, and has been described as applied to a display system of the graphics memory, the invention is not limited thereto and can be widely applied to the FIFO memory or frame memory, various semiconductor memory device for use in various electronic devices to enable first-out first in.

【0063】本発明は、少なくとも複数のポートを備えることを条件に適用することができる。 [0063] The present invention is applicable to a condition that includes at least a plurality of ports.

【0064】 [0064]

【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。 As it follows explains briefly the effect acquired by the typical invention among the herein disclosed invention, according to the present invention.

【0065】すなわち、それぞれデータを記憶可能な複数のメモリバンクと、それぞれデータの入出力を可能とする複数の入出力ポートとを設けることで、マルチバンク、及びマルチポートが実現されるので、このメモリをグラフィックスメモリとしても、また、データ処理装置のメインメモリとしても適用することができる。 [0065] That is, a plurality of memory banks capable of storing data, respectively, each by providing a plurality of input and output ports that enable input and output of data, multi-bank, and since multi-port is implemented, this even the memory as graphics memory, also can be applied as a main memory of the data processing apparatus.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例であるデータ処理装置に含まれるマルチバンクマルチポートメモリの構成例ブロック図である。 1 is a structural block diagram of a multi-bank multi-port memory included in the data processing apparatus according to an embodiment of the present invention.

【図2】上記マルチバンクマルチポートメモリの他の構成例ブロック図である。 FIG. 2 is another structural block diagram of the multi-bank multi-port memory.

【図3】上記マルチバンクマルチポートメモリの他の構成例ブロック図である。 Figure 3 is another structural block diagram of the multi-bank multi-port memory.

【図4】上記マルチバンクマルチポートメモリの他の構成例ブロック図である。 Figure 4 is another structural block diagram of the multi-bank multi-port memory.

【図5】上記マルチバンクマルチポートメモリにおけるメモリバンクと入出力回路との関係説明図である。 5 is a relationship diagram between the memory banks in the multi-bank multi-port memory and input-output circuit.

【図6】上記マルチバンクマルチポートメモリで行われる仮想転送の原理説明図である。 6 is an explanatory view of the principle of the virtual transfer performed by the multi-bank multi-port memory.

【図7】表示系に適用されているマルチバンクマルチポートメモリでの仮想転送の説明図である。 7 is an explanatory diagram of a virtual transfer of the multi-bank multi-port memory which is applied to the display system.

【図8】上記マルチバンクマルチポートメモリを含むデータ処理装置の構成例ブロック図である。 8 is a structural block diagram of a data processing apparatus including the multi-bank multi-port memory.

【図9】図8に示されるデータ処理装置に含まれる演算ユニットの構成例ブロック図である。 9 is a structural block diagram of a computing unit included in the data processing apparatus shown in FIG.

【図10】図1に示されるマルチバンクマルチポートメモリにおいて、仮想転送命令が発行されない前の動作タイミング図である。 [10] In the multi-bank multi-port memory shown in FIG. 1 is an operation timing diagram of prior virtual transfer instruction is not issued.

【図11】図1に示されるマルチバンクマルチポートメモリにおいて、仮想転送命令が発行された後の動作タイミング図である。 In multi-bank multi-port memory shown in FIG. 11] FIG. 1 is an operation timing chart after the virtual transfer command is issued.

【図12】図3に示されるマルチバンクマルチポートメモリにおいて、仮想転送命令が発行されない前の動作タイミング図である。 [12] In the multi-bank multi-port memory shown in FIG. 3 is a timing diagram of a prior virtual transfer instruction is not issued.

【図13】図3に示されるマルチバンクマルチポートメモリにおいて、仮想転送命令が発行された後の動作タイミング図である。 In multi-bank multi-port memory shown in FIG. 13 FIG 3 is a timing diagram after the virtual transfer command is issued.

【符号の説明】 DESCRIPTION OF SYMBOLS

10A 第1制御回路 10B 第2制御回路 100 制御回路 11 メモリ制御回路 12 アドレス変換回路 13A 第1入出力回路 13B 第2入出力回路 14 競合判定回路 39 ホストCPU 40 グラフィックスコントローラ 41〜4n,91〜9n マルチバンクマルチポートメモリ 51 マルチプレクサ 52 カラーパレット 53 D/Aコンバータ 54 CRTディスプレイ装置 61 プロセッシングユニット 62 システムバスコントローラ 80 システムバス 81〜8n 演算ユニット BNK0〜BNK3 メモリバンク D−BUS1,D−BUS データバス P1 第1ポート P2 第2ポート 10A first control circuit 10B second control circuit 100 control circuit 11 the memory control circuit 12 an address conversion circuit 13A first output circuit 13B second output circuit 14 conflict decision circuit 39 the host CPU 40 graphics controller 41 to 4n, 91 to 9n multi-bank multi-port memory 51 the multiplexer 52 color palette 53 D / A converter 54 CRT display device 61 the processing unit 62 the system bus controller 80 system bus 81~8n arithmetic unit BNK0~BNK3 memory bank D-BUS1, D-bUS data bus P1 the first port P2 the second port

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 複数のポートを有する半導体記憶装置において、それぞれデータを記憶可能な複数のメモリバンクと、それぞれデータの入出力を可能とする複数の入出力ポートを含み、上記複数の入出力ポートが、互いに異なるバスによって上記メモリバンクに結合されて成ることを特徴とする半導体記憶装置。 1. A semiconductor memory device having a plurality of ports, comprising: a plurality of memory banks capable of storing data, respectively, a plurality of input and output ports that respectively allow input and output of data, said plurality of input and output ports but a semiconductor memory device characterized by comprising coupled to said memory bank by different buses.
  2. 【請求項2】 仮想転送命令に応じて、外部アドレスとメモリバンクとの対応関係を変更して、メモリバンク間の仮想データ転送を行うアドレス変換回路を含む請求項1記載の半導体記憶装置。 Wherein in response to the virtual transfer command, by changing the correspondence between the external address and the memory banks, the semiconductor memory device of claim 1 further comprising an address conversion circuit which performs virtual data transfer between the memory banks.
  3. 【請求項3】 上記複数の入出力ポートからのアクセスの競合を判定するための競合判定回路を含む請求項1又は2記載の半導体記憶装置。 3. A semiconductor memory device according to claim 1 or 2, wherein including the conflict decision circuit for determining a contention access from the plurality of input and output ports.
JP7046603A 1995-02-13 1995-02-13 Semiconductor memory device Withdrawn JPH08221319A (en)

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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001505342A (en) * 1997-09-09 2001-04-17 メムトラックス エルエルシー Computer system controller provided with the internal memory and external memory control
KR100818650B1 (en) * 2005-09-28 2008-04-01 주식회사 하이닉스반도체 Melti port memory device
JP2010514018A (en) * 2006-12-22 2010-04-30 モサイド・テクノロジーズ・インコーポレーテッド Independent link and bank selection
US8006026B2 (en) 2008-03-19 2011-08-23 Elpida Memory, Inc. Multi-port memory and computer system provided with the same
US8209497B2 (en) 2008-03-21 2012-06-26 Elpida Memory, Inc. Multi-port memory and system using the same
JP2012525662A (en) * 2009-04-29 2012-10-22 マイクロン テクノロジー, インク. Multiport memory device and method
JP5472447B2 (en) * 2010-03-25 2014-04-16 富士通株式会社 Multi-core processor system, memory controller control method, and memory controller control program
US9230654B2 (en) 2005-09-30 2016-01-05 Conversant Intellectual Property Management Inc. Method and system for accessing a flash memory device
US9240227B2 (en) 2005-09-30 2016-01-19 Conversant Intellectual Property Management Inc. Daisy chain cascading devices
US9424230B2 (en) 2007-04-12 2016-08-23 Nec Corporation Converting a data placement between memory banks and an array processing section

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE41413E1 (en) 1997-07-01 2010-07-06 Neal Margulis Computer system controller having internal memory and external memory control
JP2001505342A (en) * 1997-09-09 2001-04-17 メムトラックス エルエルシー Computer system controller provided with the internal memory and external memory control
KR100818650B1 (en) * 2005-09-28 2008-04-01 주식회사 하이닉스반도체 Melti port memory device
US7523270B2 (en) 2005-09-28 2009-04-21 Hynix Semiconductor Inc. Multi-port memory device
US9240227B2 (en) 2005-09-30 2016-01-19 Conversant Intellectual Property Management Inc. Daisy chain cascading devices
US9230654B2 (en) 2005-09-30 2016-01-05 Conversant Intellectual Property Management Inc. Method and system for accessing a flash memory device
JP2010514018A (en) * 2006-12-22 2010-04-30 モサイド・テクノロジーズ・インコーポレーテッド Independent link and bank selection
JP2012178190A (en) * 2006-12-22 2012-09-13 Mosaid Technologies Inc Independent link and bank selection
US9424230B2 (en) 2007-04-12 2016-08-23 Nec Corporation Converting a data placement between memory banks and an array processing section
US8006026B2 (en) 2008-03-19 2011-08-23 Elpida Memory, Inc. Multi-port memory and computer system provided with the same
US8209497B2 (en) 2008-03-21 2012-06-26 Elpida Memory, Inc. Multi-port memory and system using the same
US8930642B2 (en) 2009-04-29 2015-01-06 Micron Technology, Inc. Configurable multi-port memory device and method thereof
JP2012525662A (en) * 2009-04-29 2012-10-22 マイクロン テクノロジー, インク. Multiport memory device and method
JP5472447B2 (en) * 2010-03-25 2014-04-16 富士通株式会社 Multi-core processor system, memory controller control method, and memory controller control program
US8990516B2 (en) 2010-03-25 2015-03-24 Fujitsu Limited Multi-core shared memory system with memory port to memory space mapping

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