JP2000215659A - 半導体メモリ及び情報処理装置 - Google Patents

半導体メモリ及び情報処理装置

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JP2000215659A
JP2000215659A JP11017760A JP1776099A JP2000215659A JP 2000215659 A JP2000215659 A JP 2000215659A JP 11017760 A JP11017760 A JP 11017760A JP 1776099 A JP1776099 A JP 1776099A JP 2000215659 A JP2000215659 A JP 2000215659A
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port
bus
address
data
semiconductor memory
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JP11017760A
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Yoshio Hirose
佳生 広瀬
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】 【課題】複数のバンクを有する半導体メモリを備える情
報処理装置に関し、半導体メモリ・アクセス元から半導
体メモリに対して複数のバスを介して連続したサイクル
で複数のアクセス要求が発生した場合、これら複数のア
クセス要求の実行に必要なサイクル数を少なくし、性能
の向上を図る。 【解決手段】半導体メモリとして、例えば、4バンク構
成の2ポートSDARM85を設け、この2ポートSD
ARM85に2個のポートから任意の2個のバンクを独
立かつ同時にアクセスすることができるようにしたマル
チポート回路を備えさせる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、複数のバンクを有
する半導体メモリ及びこのような半導体メモリを備える
情報処理装置に関する。
【0002】
【従来の技術】図13はワンチップ構成の従来の情報処
理装置の一例の要部を示すブロック回路図であり、図1
3中、1はCPU、2は命令バス、3はデータバス、4
は命令キャッシュ、5はデータキャッシュ、6はメモリ
コントローラ、7は1ポートSDRAM(シンクロナス
DRAM)である。
【0003】このように構成された従来の情報処理装置
においては、CPU1の命令キャッシュ4に対するアク
セスがミスヒットした場合、命令キャッシュ4は、命令
バス2及びメモリコントローラ6を介して1ポートSD
RAM7にアクセスを行い、キャッシュラインを単位と
した命令のリードを行うことになる。
【0004】これに対して、CPU1のデータキャッシ
ュ5に対するアクセスがミスヒットした場合には、デー
タキャッシュ5は、データバス3及びメモリコントロー
ラ6を介して1ポートSDRAM7にアクセスを行い、
キャッシュラインを単位としたデータのリードを行うこ
とになる。
【0005】
【発明が解決しようとする課題】図14は図13に示す
従来の情報処理装置が有している問題点を説明するため
のタイミングチャートであり、1ポートSDRAM7の
CASレイテンシが2、バースト長が4に設定されてい
る場合において、CPU1の命令キャッシュ4に対する
ミスヒット(命令キャッシュミス)と、CPU1のデー
タキャッシュ5に対するミスヒット(データキャッシュ
ミス)とが連続したサイクルで発生した場合を示してい
る。
【0006】図13に示す従来の情報処理装置において
は、第nサイクルで命令キャッシュミスが発生し、第n
+1サイクルでデータキャッシュミスが発生すると、命
令キャッシュ4は、ミスヒットした命令を含むキャッシ
ュライン分の命令のリードをメモリコントローラ6に要
求し、データキャッシュ5は、ミスヒットしたデータを
含むキャッシュライン分のデータのリードをメモリコン
トローラ6に要求することになる。
【0007】ここに、メモリコントローラ6は、これら
の要求を調停し、1ポートSDRAM7に対して、第n
+1サイクルで命令リードのためのRASアドレス(行
アドレス)を出力し、第n+2サイクルでデータリード
のためのRASアドレスを出力し、第n+3サイクルで
命令リードのためのCASアドレス(列アドレス)を出
力し、第n+7サイクルでデータリードのためのCAS
アドレスを出力することになる。
【0008】この結果、1ポートSDRAM7からは、
第n+5〜第n+8サイクルにかけて、1キャッシュラ
イン分の命令D0〜D3が出力され、第n+9〜第n+
12サイクルにかけて、1キャッシュライン分のデータ
d0〜d3が出力されることになる。なお、命令D0〜
D3は、メモリコントローラ6及び命令バス2を介して
命令キャッシュ4に伝送され、データd0〜d3は、メ
モリコントローラ6及びデータバス3を介してデータキ
ャッシュ5に伝送されることになる。
【0009】このように、図13に示す従来の情報処理
装置においては、命令キャッシュミスとデータキャッシ
ュミスとが連続したサイクルで発生した場合、片方のア
クセスは、他方がメモリコントローラ6を介して1ポー
トSDRAM7にアクセスして、そのキャッシュライン
をフィルし終わるまで待たされることになる。このた
め、CPU1が停止する時間が長くなり、性能が低下し
てしまうという問題点があった。
【0010】また、命令キャッシュ4及びデータキャッ
シュ5を使用しない情報処理装置においても、CPU1
から1ポートSDRAM7に対して命令及びデータのリ
ード要求が連続したサイクルで発生した場合には、一方
のリードが終了するまでは、他方のリードを行うことが
できないため、性能が低下してしまうという問題点があ
った。
【0011】本発明は、かかる点に鑑み、情報処理装置
において、これを使用する場合には、半導体メモリ・ア
クセス元から半導体メモリに対して複数のバスを介して
連続したサイクルで複数のアクセス要求が発生した場
合、これら複数のアクセス要求の実行に必要なサイクル
数を少なくし、情報処理装置の性能の向上を図ることが
できるようにした半導体メモリを提供することを第1の
目的とする。
【0012】また、本発明は、半導体メモリ・アクセス
元から半導体メモリに対して複数のバスを介して連続し
たサイクルで複数のアクセス要求が発生した場合、これ
ら複数のアクセス要求の実行に必要なサイクル数を少な
くし、性能の向上を図ることができるようにした情報処
理装置を提供することを第2の目的とする。
【0013】
【課題を解決するための手段】本発明の半導体メモリ
は、メモリセルが配列されたメモリセル領域と、メモリ
セル領域内の行の選択を行う行選択回路と、メモリセル
領域内の列の選択を行う列選択回路とを有する第1〜第
m(但し、mはn以上の整数であり、nは2以上の整数
である。)のバンクを備える半導体メモリであって、第
1ポート〜第nポートを有し、これら第1ポート〜第n
ポートから任意のn個のバンクを独立かつ同時にアクセ
スすることができるようにされたマルチポート回路を備
えているというものである。
【0014】本発明の半導体メモリによれば、第1ポー
ト〜第nポートから任意のn個のバンクを独立かつ同時
にアクセスすることができるようにされたマルチポート
回路を備えているので、任意のn個のバンクに対するア
クセスを同時に行うことができる。
【0015】本発明の情報処理装置は、半導体メモリ
と、半導体メモリをアクセスする半導体メモリ・アクセ
ス元と、半導体メモリ・アクセス元と複数のバスで接続
されて半導体メモリ・アクセス元と半導体メモリとの間
に介在し、半導体メモリ・アクセス元と半導体メモリと
の間を仲介するメモリコントローラとを備える情報処理
装置であって、半導体メモリは、メモリセルが配列され
たメモリセル領域と、メモリセル領域内の行の選択を行
う行選択回路と、メモリセル領域内の列の選択を行う列
選択回路とを有する第1〜第m(但し、mはn以上の整
数であり、nは2以上の整数である。)のバンクと、第
1ポート〜第nポートを有し、これら第1ポート〜第n
ポートから任意のn個のバンクを独立かつ同時にアクセ
スすることができるようにされたマルチポート回路とを
備え、メモリコントローラは、第1ポート〜第nポート
に対応して設けられ、対応するポートを介して半導体メ
モリをアクセスする第1ポート対応部〜第nポート対応
部を備えているというものである。
【0016】本発明の情報処理装置によれば、半導体メ
モリは、第1ポート〜第nポートから任意のn個のバン
クを独立かつ同時にアクセスすることができるようにさ
れたマルチポート回路を備え、メモリコントローラは、
第1ポート〜第nポートに対応して設けられ、対応する
ポートを介して半導体メモリをアクセスする第1ポート
対応部〜第nポート対応部を備えているので、半導体メ
モリの任意のn個のバンクに対するアクセスを同時に行
うことができる。
【0017】
【発明の実施の形態】以下、図1〜図12を参照して、
本発明の半導体メモリの第1実施形態及び第2実施形態
並びに本発明の情報処理装置の第1実施形態〜第5実施
形態について説明する。
【0018】本発明の半導体メモリの第1実施形態・・
図1 図1は本発明の半導体メモリの第1実施形態の要部を示
すブロック回路図である。本発明の半導体メモリの第1
実施形態は、4バンク構成の2ポートSDRAMであ
り、任意の2個のバンクを独立かつ同時にアクセスする
ことができるようにしたものである。
【0019】図1中、10〜13はバンクであり、これ
らバンク10〜13において、14〜17はメモリセル
が配列されたメモリセル領域(MCA)、18〜21は
行アドレス信号をデコードしてメモリセル領域14〜1
7内の行の選択を行う行選択回路をなす行デコーダ(R
D)である。
【0020】また、22〜25は列アドレス信号をデコ
ードしてメモリセル領域14〜17内の列を選択するた
めの列選択信号を出力する列選択回路を構成する列デコ
ーダ(CD)である。
【0021】また、26〜29は選択された行のメモリ
セルから読み出されたデータを増幅するセンスアンプ
(SA)及び列デコーダ22〜25から出力される列選
択信号の制御により列の選択を行う列選択回路を構成す
るI/Oゲートを含む回路である。
【0022】また、30、31は第1ポートの端子の一
部、32、33は第2ポートの端子の一部であり、3
0、32はアドレス信号入力端子、31、33はデータ
入出力端子である。
【0023】また、34はアドレス信号入力端子30を
介して入力される行アドレス信号を取り込んで内部行ア
ドレス信号を出力する行アドレスバッファ(RAB)、
35はアドレス信号入力端子30を介して入力される列
アドレス信号を取り込むための列アドレスバッファ(C
AB)である。
【0024】また、36は列アドレスバッファ35に取
り込まれた列アドレス信号が指定する列アドレスを先頭
アドレスとしてバースト長に対応する列アドレスを指定
する内部列アドレス信号を出力するアドレスカウンタ
(ADD.C)である。
【0025】また、37はアドレス信号入力端子32を
介して入力される行アドレス信号を取り込んで内部行ア
ドレス信号を出力する行アドレスバッファ(RAB)、
38はアドレス信号入力端子32を介して入力される列
アドレス信号を取り込むための列アドレスバッファ(C
AB)である。
【0026】また、39は列アドレスバッファ38に取
り込まれた列アドレス信号が指定する列アドレスを先頭
アドレスとするバースト長に対応する列アドレスを指定
する内部列アドレス信号を出力するアドレスカウンタ
(ADD.C)である。
【0027】本発明の半導体メモリの第1実施形態にお
いては、行アドレスバッファ34と、列アドレスバッフ
ァ35と、アドレスカウンタ36とで、第1の内部アド
レス信号出力回路が構成され、行アドレスバッファ37
と、列アドレスバッファ38と、アドレスカウンタ39
とで、第2の内部アドレス信号出力回路が構成されてい
る。
【0028】また、40は第1ポートに対応して設けら
れ、行アドレスバッファ34から内部行アドレス信号が
出力される行アドレスバス、41は第1ポートに対応し
て設けられ、アドレスカウンタ36から内部列アドレス
信号が出力される列アドレスバスである。
【0029】また、42は第2ポートに対応して設けら
れ、行アドレスバッファ37から内部行アドレス信号が
出力される行アドレスバス、43は第2ポートに対応し
て設けられ、アドレスカウンタ39から内部列アドレス
信号が出力される列アドレスバスである。
【0030】本発明の半導体メモリの第1実施形態にお
いては、行アドレスバス40を第1の行アドレスバスと
し、列アドレスバス41を第1の列アドレスバスとする
第1のアドレスバスが構成され、行アドレスバス42を
第2の行アドレスバスとし、列アドレスバス43を第2
の列アドレスバスとする第2のアドレスバスが構成され
ている。
【0031】また、44〜47はバンク10〜13に対
応して設けられたセレクタであり、行アドレスバス4
0、42のいずれかを選択し、行アドレスバッファ3
4、37のいずれかから出力される内部行アドレス信号
を行デコーダ18〜21に出力するものである。
【0032】また、48〜51はバンク10〜13に対
応して設けられたセレクタであり、列アドレスバス4
1、43のいずれかを選択し、アドレスカウンタ36、
39のいずれかから出力される内部列アドレス信号を列
デコーダ22〜25に出力するものである。
【0033】本発明の半導体メモリの第1実施形態にお
いては、セレクタ44を第1の行アドレスバス選択回路
とし、セレクタ48を第1の列アドレスバス選択回路と
する第1のアドレスバス選択回路が構成され、セレクタ
45を第2の行アドレスバス選択回路とし、セレクタ4
9を第2の列アドレスバス選択回路とする第2のアドレ
スバス選択回路が構成されている。
【0034】また、セレクタ46を第3の行アドレスバ
ス選択回路とし、セレクタ50を第3の列アドレスバス
選択回路とする第3のアドレスバス選択回路が構成さ
れ、セレクタ47を第4の行アドレスバス選択回路と
し、セレクタ51を第4の列アドレスバス選択回路とす
る第4のアドレスバス選択回路が構成されている。
【0035】また、52は第1ポートに対応して設けら
れたリードデータバス、53は第1ポートに対応して設
けられたライトデータバス、54は第2ポートに対応し
て設けられたリードデータバス、55は第2ポートに対
応して設けられたライトデータバスである。
【0036】また、56〜59はバンク10〜13に対
応して設けられ、対応するバンクから出力されるリード
データを増幅するメインアンプ(MA)、60〜63は
メインアンプ56〜59に対応して設けられ、対応する
メインアンプから出力されるリードデータをリードデー
タバス52、54のいずれかに分配するデマルチプレク
サである。
【0037】また、64は第1ポートに対応して設けら
れ、デマルチプレクサ60〜63のいずれかからリード
データバス52に出力されたリードデータをラッチする
ラッチ回路(LAT)、65は第1ポートに対応して設
けられ、ラッチ回路64にラッチされたリードデータを
データ入出力端子31を介して外部に出力するデータ出
力バッファ(OB)である。
【0038】また、66は第2ポートに対応して設けら
れ、デマルチプレクサ60〜63のいずれかからリード
データバス54に出力されたリードデータをラッチする
ラッチ回路(LAT)、67は第2ポートに対応して設
けられ、ラッチ回路66にラッチされたリードデータを
データ入出力端子33を介して外部に出力するデータ出
力バッファ(OB)である。
【0039】本発明の半導体メモリの第1実施形態にお
いては、ラッチ回路64を第1のラッチ回路とし、デー
タ出力バッファ65を第1のデータ出力バッファとする
第1のデータ出力回路が構成され、ラッチ回路66を第
2のラッチ回路とし、データ出力バッファ67を第2の
データ出力バッファとする第2のデータ出力回路が構成
されている。
【0040】また、68は第1ポートに対応して設けら
れ、データ入出力端子31から入力されるライトデータ
を取り込んで内部ライトデータをライトデータバス53
に出力するデータ入力バッファ(IB)、69は第2ポ
ートに対応して設けられ、データ入出力端子33から入
力されるライトデータを取り込んで内部ライトデータを
ライトデータバス55に出力するデータ入力バッファ
(IB)である。
【0041】また、70〜73はライトデータバス5
3、55のいずれかを選択するセレクタ、74〜77は
セレクタ70〜73から出力される内部ライトデータを
増幅してバンク10〜13に供給するライトバッファ
(WB)である。
【0042】また、78は第1ポートから入力されるバ
ンクアドレス信号及び制御信号CS0、RAS0、CA
S0や、第2ポートから入力されるバンクアドレス信号
及び制御信号CS1、RAS1、CAS1等を入力し
て、コマンドのデコードや、タイミング信号の発生や、
バンク制御(バンク10〜13の選択や、セレクタ44
〜51、70〜73及びデマルチプレクサ60〜63等
の制御)等を行う制御回路である。
【0043】なお、本発明の半導体メモリの第1実施形
態においては、アドレス信号入力端子30、32、デー
タ入出力端子31、33、行アドレスバッファ34、3
7、列アドレスバッファ35、38、アドレスカウンタ
36、39、行アドレスバス40、42、列アドレスバ
ス41、43、セレクタ44〜51、デマルチプレクサ
60〜63、リードデータバス52、54、ライトデー
タバス53、55、ラッチ回路64、66、データ出力
バッファ65、67、データ入力バッファ68、69及
びセレクタ70〜73等でマルチポート回路が構成され
ている。
【0044】このように構成された本発明の半導体メモ
リの第1実施形態においては、バンク10〜13のう
ち、任意の2個のバンクを独立かつ同時にリードアクセ
スすることができるが、たとえば、第1ポートからバン
ク10をリードアクセスし、第2ポートからバンク12
をリードアクセスしようとする場合には、アドレス信号
入力端子30からバンク10を指定するバンクアドレス
信号と、メモリセル領域14内の行アドレス及び列アド
レスを指定する行アドレス信号及び列アドレス信号とを
入力すると共に、アドレス信号入力端子32からバンク
12を指定するバンクアドレス信号と、メモリセル領域
16内の行アドレス及び列アドレスを指定する行アドレ
ス信号及び列アドレス信号を入力する。
【0045】このようにすると、バンク10、12を指
定するバンクアドレス信号は制御回路78に取り込まれ
ると共に、メモリセル領域14内の行アドレスを指定す
る行アドレス信号は行アドレスバッファ34に取り込ま
れ、メモリセル領域14内の列アドレスを指定する列ア
ドレス信号は列アドレスバッファ35に取り込まれ、メ
モリセル領域16内の行アドレスを指定する行アドレス
信号は行アドレスバッファ37に取り込まれ、メモリセ
ル領域16内の列アドレスを指定する列アドレス信号は
列アドレスバッファ38に取り込まれる。
【0046】そして、行アドレスバッファ34から出力
される内部行アドレス信号は行アドレスバス40及びセ
レクタ44を介して行デコーダ18に伝送されると共
に、列アドレスバッファ35に取り込まれた列アドレス
信号が指定する列アドレスを先頭アドレスとしてバース
ト長に対応する列アドレスを指定する内部列アドレス信
号がアドレスカウンタ36から出力され、列アドレスバ
ス41及びセレクタ48を介して列デコーダ22に伝送
される。
【0047】また、行アドレスバッファ37から出力さ
れる内部行アドレス信号は行アドレスバス42及びセレ
クタ46を介して行デコーダ20に伝送されると共に、
列アドレスバッファ38に取り込まれた列アドレス信号
が指定する列アドレスを先頭アドレスとしてバースト長
に対応する列アドレスを指定する内部列アドレス信号が
アドレスカウンタ39から出力され、列アドレスバス4
3及びセレクタ50を介して列デコーダ24に伝送され
る。
【0048】この結果、バンク10においては、メモリ
セル領域14の選択されたアドレスのメモリセルからデ
ータがリードされ、このリードデータがセンスアンプ及
びI/Oゲート回路26を介して出力され、メインアン
プ56により増幅されると共に、バンク12において
は、メモリセル領域16の選択されたアドレスのメモリ
セルからデータがリードされ、このリードデータがセン
スアンプ及びI/Oゲート回路28を介して出力され、
メインアンプ58により増幅される。
【0049】そして、メインアンプ56から出力される
リードデータは、デマルチプレクサ60、ラッチ回路6
4、データ出力バッファ65及びデータ入出力端子31
を介して外部に出力されると共に、メインアンプ58か
ら出力されるリードデータは、デマルチプレクサ62、
ラッチ回路66、データ出力バッファ67及びデータ入
出力端子33を介して外部に出力される。
【0050】このようにして、本発明の半導体メモリの
第1実施形態においては、2個のバンク10、12に対
する独立かつ同時のリードアクセスに応じて、これら2
個のバンク10、12からデータをリードし、これら2
個のリードデータを同時に外部に出力することができる
が、バンク10、12以外の組み合わせの2個のバンク
に対する独立かつ同時のリードアクセスに応じて、これ
ら2個のバンクからデータを同時に外部に出力すること
ができることは言うまでもない。
【0051】また、本発明の半導体メモリの第1実施形
態においては、バンク10〜13のうち、任意の2個の
バンクをライトアクセスすることができるが、例えば、
第1ポートからバンク10をライトアクセスし、第2ポ
ートからバンク12をライトアクセスしようとする場合
には、アドレス信号入力端子30からバンク10を指定
するバンクアドレス信号と、メモリセル領域14内の行
アドレス及び列アドレスを指定する行アドレス信号及び
列アドレス信号とを入力し、データ入出力端子31から
バンク10にライトしようとするライトデータを入力す
ると共に、アドレス信号入力端子32からバンク12を
指定するバンクアドレス信号と、メモリセル領域16内
の行アドレス及び列アドレスを指定する行アドレス信号
及び列アドレス信号を入力し、データ入出力端子33か
らバンク12にライトしようとするライトデータを入力
する。
【0052】このようにすると、前述したように、バン
ク10、12をリードアクセスする場合と同様にして、
メモリセル領域14における行アドレス及び列アドレス
の選択が行われると共に、メモリセル領域16における
行アドレス及び列アドレスの選択が行われる。
【0053】他方、データ入出力端子31から入力され
たバンク10にライトさせるべきライトデータは、デー
タ入力バッファ68に取り込まれると共に、データ入出
力端子33から入力されたバンク12にライトされるべ
きライトデータは、データ入力バッファ69に取り込ま
れる。
【0054】そして、データ入力バッファ68から出力
される内部ライトデータは、ライトデータバス53、セ
レクタ70及びライトバッファ74を介してメモリセル
領域14の選択されたアドレスのメモリセルにライトさ
れると共に、データ入力バッファ69から出力される内
部ライトデータは、ライトデータバス55、セレクタ7
2及びライトバッファ76を介してメモリセル領域16
の選択されたアドレスのメモリセルにライトされる。
【0055】このようにして、本発明の半導体メモリの
第1実施形態においては、2個のバンク10、12に対
する独立かつ同時のライトアクセスに応じて、これら2
個のバンク10、12にデータを同時にライトすること
ができるが、これら2個のバンク10、12以外の組み
合わせの2個のバンクに対する独立かつ同時のライトア
クセスに応じて、これら2個のバンクにデータを同時に
ライトすることができることは勿論である。また、2個
のバンクの一方に対するリードアクセスと、他方のバン
クに対するライトアクセスを独立かつ同時に行うことが
できることも勿論である。
【0056】以上のように、本発明の半導体メモリの第
1実施形態によれば、第1ポート及び第2ポートから任
意の2個のバンクを独立かつ同時にアクセスすることが
できるようにされたマルチポート回路を備えているの
で、任意の2個のバンクに対するアクセスを独立かつ同
時に行うことができる。
【0057】したがって、情報処理装置において、本発
明の半導体メモリの第1実施形態を使用する場合には、
半導体メモリ・アクセス元から半導体メモリに対して連
続したサイクルで2個のアクセス要求が発生した場合、
これら2個のアクセス要求の実行を並行して行うことが
できるので、これら2個のアクセス要求の実行に必要な
サイクル数を少なくし、情報処理装置の性能の向上を図
ることができる。
【0058】なお、本発明の半導体メモリの第1実施形
態においては、リードデータバス52、54とライトデ
ータバス53、55とを別個独立に設けるようにしてい
るが、ライトデータバス53、55を設けず、リードデ
ータバス52、54をライトデータバスとしても使用す
るように構成しても良い。
【0059】また、本発明の半導体メモリの第1実施形
態においては、データ入力バッファ68を設けず、第1
ポートをリード専用のポートとして使用するように構成
することもできる。
【0060】本発明の情報処理装置の第1実施形態・・
図2〜図5 図2は本発明の情報処理装置の第1実施形態の要部を示
すブロック回路図である。本発明の情報処理装置の第1
実施形態は1チップで構成されるものであり、図2中、
80はCPU、81は命令バス、82はデータバス、8
3は命令キャッシュ、84はデータキャッシュ、85は
2ポートSDRAM、86は命令キャッシュ83及びデ
ータキャッシュ84と2ポートSDRAM85との間の
仲介を行うメモリコントローラである。
【0061】ここに、2ポートSDRAM85は、図1
に示す本発明の半導体メモリの第1実施形態が設けるデ
ータ入力バッファ68を設けないようにして、第1ポー
トを読み出し専用ポートとし、その他については、図1
に示す本発明の半導体メモリの第1実施形態と同様に構
成したものである。
【0062】また、メモリコントローラ86は、命令バ
ス81が接続され、第1ポートを介して2ポートSDR
AM85にアクセスする第1ポート対応部と、データバ
ス82が接続され、第2ポートを介して2ポートSDR
AM85にアクセスする第2ポート対応部を備えてい
る。
【0063】このように構成された本発明の情報処理装
置の第1実施形態においては、CPU80が命令キャッ
シュ83にミスヒットした場合、命令キャッシュ83
は、命令バス81及びメモリコントローラ86の第1ポ
ート対応部87を介して2ポートSDRAM85にアク
セスを行い、キャッシュラインを単位として命令のリー
ドを行うことになる。
【0064】これに対して、CPU80がデータキャッ
シュメモリ84にミスヒットした場合には、データキャ
ッシュ84は、データバス82及びメモリコントローラ
86の第2ポート対応部88を介して、2ポートSDR
AM85にアクセスを行い、キャッシュラインを単位と
してデータのリードを行うことになる。
【0065】図3は本発明の情報処理装置の第1実施形
態の動作例を説明するためのタイミングチャートであ
り、2ポートSDRAM85のCASレイテンシが2、
バースト長が4に設定されている場合において、CPU
80の命令キャッシュ83に対するミスヒット(命令キ
ャッシュミス)と、CPU80のデータキャッシュ84
に対するミスヒット(データキャッシュミス)とが連続
したサイクルで発生した場合を示している。
【0066】ここに、第nサイクルでCPU80の命令
キャッシュミスが発生し、第n+1サイクルでCPU8
0のデータキャッシュミスが発生すると、命令キャッシ
ュ83は、ミスヒットした命令を含むキャッシュライン
分の命令のリードをメモリコントローラ86に要求し、
データキャッシュ84は、ミスヒットしたデータを含む
キャッシュライン分のデータのリードをメモリコントロ
ーラ86に要求することになる。
【0067】この結果、メモリコントローラ86は、こ
れら2個のリード要求を調停し、第1ポート対応部87
は、2ポートSDRAM85の第1ポートに対して、第
n+1サイクルで、命令リードのためのRASアドレス
を出力し、第n+3サイクルで、命令リードのためのC
ASアドレスを出力し、第2ポート対応部88は、2ポ
ートSDRAM85の第2ポートに対して、第n+2サ
イクルで、データリードのためのRASアドレスを出力
し、第n+4サイクルで、データリードのためのCAS
アドレスを出力することになる。
【0068】この結果、2ポートSDRAM85の第1
ポートからは、第n+5〜第n+8サイクルにかけて1
キャッシュライン分の命令D0〜D3が出力され、これ
ら1キャッシュライン分の命令D0〜D3が第1ポート
対応部87及び命令バス81を介して命令キャッシュ8
3に伝送されることになる。
【0069】他方、2ポートSDRAM85の第2ポー
トからは、第n+6〜第n+9サイクルにかけて1キャ
ッシュライン分のデータd0〜d3が出力され、これら
1キャッシュライン分のデータd0〜d3が第2ポート
対応部88及びデータバス82を介してデータキャッシ
ュ84に伝送されることになる。
【0070】以上のように、本発明の情報処理装置の第
1実施形態においては、2ポートSDRAMとして、図
1に示す本発明の半導体メモリの第1実施形態が設ける
データ入力バッファ68を設けないようにしたほかは、
本発明の半導体メモリの第1実施形態と同様に構成した
2ポートSDRAM85を使用し、メモリコントローラ
として、第1ポート対応部87及び第2ポート対応部8
8を備えるメモリコントローラ86を使用するとしてい
る。
【0071】したがって、本発明の情報処理装置の第1
実施形態によれば、命令キャッシュ83及びデータキャ
ッシュ84から2ポートSDRAM85に対して連続し
たサイクルで2個のアクセス要求が発生した場合、これ
ら2個のアクセス要求の実行を並行して行い、これら2
個のアクセス要求の実行に必要なサイクル数を少なくす
ることができるので、性能の向上を図ることができる。
【0072】なお、図4は本発明の情報処理装置の第1
実施形態で使用されるアドレス信号の構成を示す図、図
5は2ポートSDRAM85が備えるバンク10〜13
のアドレス空間の使用例を示す図である。
【0073】ここに、命令のリード要求と、データのリ
ード要求が同一のバンクに対して発生すると、従来例の
場合と同様に動作させないと、これら2個のリード要求
に対応することができない。
【0074】そこで、バンク10〜13を命令領域専用
とするバンクと、データ領域専用とするバンクに区分す
る場合には、命令のリード要求と、データのリード要求
とが同一のバンクに対して発生することがなくなるが、
このようにすると、アドレス空間の使用に融通がきかな
くなるという問題点がある。
【0075】そこで、命令領域専用とするバンクと、デ
ータ領域専用とするバンクと、命令領域及びデータ領域
として使用するバンクとを設けるようにする場合(図5
に示すように、たとえば、バンク10を命令領域専用、
バンク12、13をデータ領域専用、バンク11を命令
領域及びデータ領域として使用する場合)には、命令キ
ャッシュ83からのアクセス要求と、データキャッシュ
84からのアクセス要求が同一のバンクに競合すること
を殆どなくすと共に、アドレス空間の利用に融通をきか
せることができることになる。
【0076】また、本発明の情報処理装置の第1実施形
態においては、命令キャッシュ83及びデータキャッシ
ュ84を設けているが、これら命令キャッシュ83及び
データキャッシュ84は設けないようにしても良い。
【0077】本発明の情報処理装置の第2実施形態・・
図6 図6は本発明の情報処理装置の第2実施形態の要部を示
すブロック回路図であり、本発明の情報処理装置の第2
実施形態は、本発明の情報処理装置の第1実施形態が備
えるメモリコントローラ86と構成の異なるメモリコン
トローラ90を設けると共に、外部バスとのインタフェ
ースを図る外部バス・インタフェース回路91を設け、
その他については、本発明の情報処理装置の第1実施形
態と同様に構成したものである。
【0078】ここに、メモリコントローラ90は、第1
ポート対応部92及び第2ポート対応部93を備えてい
るが、第1ポート対応部92は、命令キャッシュ83及
び外部バス・インタフェース回路91と2ポートSDR
AM85との間を仲介し、第2ポート対応部93は、デ
ータキャッシュ84及び外部バス・インタフェース回路
91と2ポートSDRAM85との間を仲介するもので
ある。
【0079】但し、第1ポート対応部92は、命令キャ
ッシュ83からのアクセス要求が外部バス・インタフェ
ース回路91からのアクセス要求よりも優先されるよう
に命令キャッシュ83と2ポートSDRAM85との間
を仲介し、第2ポート対応部93は、データキャッシュ
84からのアクセス要求が外部バス・インタフェース回
路91からのアクセス要求よりも優先されるようにデー
タキャッシュ84と2ポートSDRAM85との間を仲
介するようにされている。
【0080】したがって、外部バス・インタフェース回
路91が第1ポート対応部92を介して2ポートSDR
AM85にアクセスしている時に、命令キャッシュ83
から第1ポート対応部92にアクセス要求があった場合
には、命令キャッシュ83からのアクセスの割り込みを
認め、また、外部バス・インタフェース回路91が第2
ポート対応部93を介して2ポートSDRAM85にア
クセスしている時に、データキャッシュ84から第2ポ
ート対応部93にアクセス要求があった場合には、デー
タキャッシュ84からのアクセスの割り込みを認めるこ
とになる。このようにする場合には、CPU80が停止
する時間を短くすることができる。
【0081】このように構成された本発明の情報処理装
置の第2実施形態によれば、本発明の情報処理装置の第
1実施形態と同様の作用効果を得ることができると共
に、外部バス・インタフェース回路91から2ポートS
DRAM85に対するアクセス要求に応じることができ
る。
【0082】本発明の半導体メモリの第2実施形態・・
図7 図7は本発明の半導体メモリの第2実施形態の要部を示
すブロック回路図である。本発明の半導体メモリの第2
実施形態は、6バンク構成の3ポートSDRAMであ
り、任意の3個のバンクを同時にアクセスすることがで
きるようにしたものである。
【0083】図7中、96〜101はバンクであり、こ
れらバンク96〜101において、102〜107はメ
モリセルが配列されたメモリセル領域、108〜113
は行アドレス信号をデコードしてメモリセル領域102
〜107内の行の選択を行う行選択回路をなす行デコー
ダである。
【0084】また、114〜119は列アドレス信号を
デコードしてメモリセル領域102〜107内の列を選
択するための列選択信号を出力する列選択回路を構成す
る列デコーダである。
【0085】また、120〜125は選択された行のメ
モリセルから読み出されたデータを増幅するセンスアン
プ及び列デコーダ114〜119から出力される列選択
信号に制御されて列の選択を行う列選択回路を構成する
I/Oゲートを含む回路である。
【0086】また、126、127は第1ポートの端子
の一部、128、129は第2ポートの端子の一部、1
30、131は第3ポートの端子の一部であり、12
6、128、130はアドレス信号入力端子、127、
129、131はデータ入出力端子である。
【0087】また、132はアドレス信号入力端子12
6を介して入力される行アドレス信号を取り込んで内部
行アドレス信号を出力する行アドレスバッファ(RA
B)、133はアドレス信号入力端子126を介して入
力される列アドレス信号を取り込む列アドレスバッファ
(CAB)である。
【0088】また、134は列アドレスバッファ133
に取り込まれた列アドレス信号が指定する列アドレスを
先頭アドレスとしてバースト長に対応する列アドレスを
指定する内部列アドレス信号を出力するアドレスカウン
タ(ADD.C)である。
【0089】また、135はアドレス信号入力端子12
8を介して入力される行アドレス信号を取り込んで内部
行アドレス信号を出力する行アドレスバッファ(RA
B)、136はアドレス信号入力端子128を介して入
力される列アドレス信号を取り込む列アドレスバッファ
(CAB)である。
【0090】また、137は列アドレスバッファ136
に取り込まれた列アドレス信号が指定する列アドレスを
先頭アドレスとするバースト長に対応する列アドレスを
指定する内部列アドレス信号を出力するアドレスカウン
タ(ADD.C)である。
【0091】また、138はアドレス信号入力端子13
0を介して入力される行アドレス信号を取り込んで内部
行アドレス信号を出力する行アドレスバッファ(RA
B)、139はアドレス信号入力端子130を介して入
力される列アドレス信号を取り込む列アドレスバッファ
(CAB)である。
【0092】また、140は列アドレスバッファ139
に取り込まれた列アドレス信号が指定する列アドレスを
先頭アドレスとするバースト長に対応する列アドレスを
指定する内部列アドレス信号を出力するアドレスカウン
タ(ADD.C)である。
【0093】本発明の半導体メモリの第2実施形態にお
いては、行アドレスバッファ132と、列アドレスバッ
ファ133と、アドレスカウンタ134とで第1の内部
アドレス信号出力回路が構成され、行アドレスバッファ
135と、列アドレスバッファ136と、アドレスカウ
ンタ137とで第2の内部アドレス信号出力回路が構成
され、行アドレスバッファ138と、列アドレスバッフ
ァ139と、アドレスカウンタ140とで第3の内部ア
ドレス信号出力回路が構成されている。
【0094】また、141は第1ポートに対応して設け
られ、行アドレスバッファ132から内部行アドレス信
号が出力される行アドレスバス、142は第1ポートに
対応して設けられ、アドレスカウンタ134から内部列
アドレス信号が出力される列アドレスバスである。
【0095】また、143は第2ポートに対応して設け
られ、行アドレスバッファ135から内部行アドレス信
号が出力される行アドレスバス、144は第2ポートに
対応して設けられ、アドレスカウンタ137から内部列
アドレス信号が出力される列アドレスバスである。
【0096】また、145は第3ポートに対応して設け
られ、行アドレスバッファ138から内部行アドレス信
号が出力される行アドレスバス、146は第3ポートに
対応して設けられ、アドレスカウンタ140から内部列
アドレス信号が出力される列アドレスバスである。
【0097】本発明の半導体メモリの第2実施形態にお
いては、行アドレスバス141を第1の行アドレスバス
とし、列アドレスバス142を第1の列アドレスバスと
する第1のアドレスバスが構成され、行アドレスバス1
43を第2の行アドレスバスとし、列アドレスバス14
4を第2の列アドレスバスとする第2のアドレスバスが
構成され、行アドレスバス145を第3の行アドレスバ
スとし、列アドレスバス146を第3の列アドレスバス
とする第3のアドレスバスが構成されている。
【0098】また、147〜152はバンク96〜10
1に対応して設けられたセレクタであり、行アドレスバ
ス141、143、145のいずれかを選択し、行アド
レスバッファ132、135、138のいずれかから出
力される内部行アドレス信号を行デコーダ108〜11
3に出力するものである。
【0099】また、153〜158はバンク96〜10
1に対応して設けられたセレクタであり、列アドレスバ
ス142、144、146のいずれかを選択し、アドレ
スカウンタ134、137、140のいずれかから出力
される内部列アドレス信号を列デコーダ114〜119
に伝送するものである。
【0100】本発明の半導体メモリの第2実施形態にお
いては、セレクタ147を第1の行アドレスバス選択回
路とし、セレクタ153を第1の列アドレスバス選択回
路とする第1のアドレスバス選択回路が構成され、セレ
クタ148を第2の行アドレスバス選択回路とし、セレ
クタ154を第2の列アドレスバス選択回路とする第2
のアドレスバス選択回路が構成され、セレクタ149を
第3の行アドレスバス選択回路とし、セレクタ155を
第3の列アドレスバス選択回路とする第3のアドレスバ
ス選択回路が構成されている。
【0101】また、セレクタ150を第4の行アドレス
バス選択回路とし、セレクタ156を第4の列アドレス
バス選択回路とする第4のアドレスバス選択回路が構成
され、セレクタ151を第5の行アドレスバス選択回路
とし、セレクタ157を第5の列アドレスバス選択回路
とする第5のアドレスバス選択回路が構成され、セレク
タ152を第6の行アドレスバス選択回路とし、セレク
タ158を第6の列アドレスバス選択回路とする第6の
アドレスバス選択回路が構成されている。
【0102】また、159は第1ポートに対応して設け
られたリードデータバス、160は第1ポートに対応し
て設けられたライトデータバス、161は第2ポートに
対応して設けられたリードデータバス、162は第2ポ
ートに対応して設けられたライトデータバス、163は
第3ポートに対応して設けられたリードデータバス、1
64は第3ポートに対応して設けられたライトデータバ
スである。
【0103】また、165〜170はバンク96〜10
1に対応して設けられ、対応するバンクから出力される
リードデータを増幅するメインアンプ(MA)、171
〜176はメインアンプ165〜170に対応して設け
られ、対応するメインアンプから出力されるリードデー
タをリードデータバス159、161、163のいずれ
かに分配するデマルチプレクサである。
【0104】また、177は第1ポートに対応して設け
られ、デマルチプレクサ171〜176のいずれかから
リードデータバス159に出力されたリードデータをラ
ッチするラッチ回路(LAT)、178は第1ポートに
対応して設けられ、ラッチ回路177にラッチされたリ
ードデータをデータ入出力端子127を介して外部に出
力するデータ出力バッファ(OB)である。
【0105】また、179は第2ポートに対応して設け
られ、デマルチプレクサ171〜176のいずれかから
リードデータバス161に分配されたリードデータをラ
ッチするラッチ回路(LAT)、180は第2ポートに
対応して設けられ、ラッチ回路179にラッチされたリ
ードデータをデータ入出力端子129を介して外部に出
力するデータ出力バッファ(OB)である。
【0106】また、181は第3ポートに対応して設け
られ、デマルチプレクサ171〜176のいずれかから
リードデータバス163に分配されたリードデータをラ
ッチするラッチ回路(LAT)、182は第3ポートに
対応して設けられ、ラッチ回路181にラッチされたリ
ードデータをデータ入出力端子131を介して外部に出
力するデータ出力バッファ(OB)である。
【0107】本発明の半導体メモリの第2実施形態にお
いては、ラッチ回路177を第1のラッチ回路とし、デ
ータ出力バッファ178を第1のデータ出力バッファと
する第1のデータ出力回路が構成され、ラッチ回路17
9を第1のラッチ回路とし、データ出力バッファ180
を第2のデータ出力バッファとする第2のデータ出力回
路が構成され、ラッチ回路181を第3のラッチ回路と
し、データ出力バッファ182を第3のデータ出力バッ
ファとする第3のデータ出力回路が構成されている。
【0108】また、183は第1ポートに対応して設け
られ、データ入出力端子127から入力されるライトデ
ータを取り込んで内部ライトデータをライトデータバス
160に出力するデータ入力バッファ(IB)である。
【0109】また、184は第2ポートに対応して設け
られ、データ入出力端子129から入力されるライトデ
ータを取り込んで内部ライトデータをライトデータバス
162に出力するデータ入力バッファ(IB)である。
【0110】また、185は第3ポートに対応して設け
られ、データ入出力端子131から入力されるライトデ
ータを取り込んで内部ライトデータをライトデータバス
164に出力するデータ入力バッファ(IB)である。
【0111】また、186〜191はライトデータバス
160、162、164のいずれかを選択するセレク
タ、192〜197はセレクタ186〜191から出力
される内部ライトデータを増幅してバンク96〜101
の選択されたアドレスのメモリセルにライトするライト
バッファである。
【0112】また、198は第1ポートから入力される
バンクアドレス信号及び制御信号CS0、RAS0、C
AS0や、第2ポートから入力されるバンクアドレス信
号及び制御信号CS1、RAS1、CAS1や、第3ポ
ートから入力されるバンクアドレス信号及び制御信号C
S2、RAS2、CAS2等を入力して、コマンドのデ
コードや、タイミング信号の発生や、バンク制御(バン
ク96〜101の選択や、セレクタ147〜158、1
86〜191及びデマルチプレクサ171〜176等の
制御)等を行う制御回路である。
【0113】本発明の半導体メモリの第2実施形態にお
いては、アドレス信号入力端子126、128、13
0、データ入出力端子127、129、131、行アド
レスバッファ132、135、138、列アドレスバッ
ファ133、136、139、アドレスカウンタ13
4、137、140、行アドレスバス141、143、
145、列アドレスバス142、144、146、セレ
クタ147〜158、デマルチプレクサ171〜17
6、リードデータバス159、161、163、ライト
データバス160、162、164、ラッチ回路17
7、179、181、データ出力バッファ178、18
0、182、データ入力バッファ183〜185及びセ
レクタ186〜191等でマルチポート回路が構成され
ている。
【0114】このように構成された本発明の半導体メモ
リの第2実施形態においては、バンク96〜101のう
ち、任意の3個のバンクを独立かつ同時にリードアクセ
スすることができるが、たとえば、第1ポートからバン
ク96をリードアクセスし、第2ポートからバンク98
をリードアクセスし、第3ポートからバンク100をリ
ードアクセスしようとする場合には、アドレス信号入力
端子126からバンク96を指定するバンクアドレス信
号と、メモリセル領域102内の行アドレス及び列アド
レスを指定する行アドレス信号及び列アドレス信号を入
力し、アドレス信号入力端子128からバンク98を指
定するバンクアドレス信号と、メモリセル領域104内
の行アドレス及び列アドレスを指定する行アドレス信号
及び列アドレス信号を入力し、アドレス信号入力端子1
30からバンク100を指定するバンクアドレス信号
と、メモリセル領域106内の行アドレス及び列アドレ
スを指定する行アドレス信号及び列アドレス信号を入力
する。
【0115】このようにすると、バンク96、98、1
00を指定するバンクアドレス信号は制御回路198に
取り込まれると共に、メモリセル領域102内の行アド
レスを指定する行アドレス信号は行アドレスバッファ1
32に取り込まれ、メモリセル領域102内の列アドレ
スを指定する列アドレス信号は列アドレスバッファ13
3に取り込まれ、メモリセル領域104内の行アドレス
を指定する行アドレス信号は行アドレスバッファ135
に取り込まれ、メモリセル領域104内の列アドレスを
指定する列アドレス信号は列アドレスバッファ136に
取り込まれ、メモリセル領域106内の行アドレスを指
定する行アドレス信号は行アドレスバッファ138に取
り込まれ、メモリセル領域106内の列アドレスを指定
する列アドレス信号は列アドレスバッファ139に取り
込まれる。
【0116】そして、行アドレスバッファ132から出
力される内部行アドレス信号は行アドレスバス141及
びセレクタ147を介して行デコーダ108に伝送され
ると共に、列アドレスバッファ133に取り込まれた列
アドレス信号が指定する列アドレスを先頭アドレスとし
てバースト長に対応する列アドレスを指定する内部列ア
ドレス信号がアドレスカウンタ134から出力され、列
アドレスバス142及びセレクタ153を介して列デコ
ーダ114に伝送される。
【0117】また、行アドレスバッファ135から出力
される内部行アドレス信号は行アドレスバス143及び
セレクタ149を介して行デコーダ110に伝送される
と共に、列アドレスバッファ136に取り込まれた列ア
ドレス信号が指定する列アドレスを先頭アドレスとして
バースト長に対応する列アドレスを指定する内部列アド
レス信号がアドレスカウンタ137から出力され、列ア
ドレスバス144及びセレクタ155を介して列デコー
ダ116に伝送される。
【0118】また、行アドレスバッファ138から出力
される内部行アドレス信号は行アドレスバス145及び
セレクタ151を介して行デコーダ112に伝送される
と共に、列アドレスバッファ139に取り込まれた列ア
ドレス信号が指定する列アドレスを先頭アドレスとして
バースト長に対応する列アドレスを指定する内部列アド
レス信号がアドレスカウンタ140から出力され、列ア
ドレスバス146及びセレクタ157を介して列デコー
ダ118に伝送される。
【0119】この結果、バンク96においては、メモリ
セル領域102の選択されたアドレスのメモリセルから
データがリードされ、このリードデータがセンスアンプ
及びI/Oゲート回路120を介して出力され、メイン
アンプ165により増幅されることになる。
【0120】また、バンク98においては、メモリセル
領域104の選択されたアドレスのメモリセルからデー
タがリードされ、このリードデータがセンスアンプ及び
I/Oゲート回路122を介して出力され、メインアン
プ167により増幅されることになる。
【0121】また、バンク100においては、メモリセ
ル領域106の選択されたアドレスのメモリセルからデ
ータがリードされ、このリードデータがセンスアンプ及
びI/Oゲート回路124を介して出力され、メインア
ンプ169により増幅されることになる。
【0122】そして、メインアンプ165から出力され
るリードデータは、デマルチプレクサ171、リードデ
ータバス159、ラッチ回路177、データ出力バッフ
ァ178及びデータ入出力端子127を介して外部に出
力される。
【0123】また、メインアンプ167から出力される
リードデータは、デマルチプレクサ173、リードデー
タバス161、ラッチ回路179、データ出力バッファ
180及びデータ入出力端子129を介して外部に出力
される。
【0124】また、メインアンプ169から出力される
リードデータは、デマルチプレクサ175、リードデー
タバス163、ラッチ回路181、データ出力バッファ
182及びデータ入出力端子131を介して外部に出力
される。
【0125】このようにして、本発明の半導体メモリの
第2実施形態においては、3個のバンク96、98、1
00に対する独立かつ同時のリードアクセスに応じて、
これら3個のバンク96、98、100からデータをリ
ードし、これら3個のリードデータを同時に外部に出力
することができるが、バンク96、98、100以外の
組み合わせの3個のバンクに対する独立かつ同時のリー
ドアクセスに応じて、これら3個のバンクからデータを
同時に外部に出力することができることは勿論である。
【0126】また、本発明の半導体メモリの第2実施形
態においては、バンク96〜101のうち、任意の3個
のバンクを独立かつ同時にライトアクセスすることがで
きるが、たとえば、第1ポートからバンク96をライト
アクセスし、第2ポートからバンク98をライトアクセ
スし、第3ポートからバンク100をライトアクセスし
ようとする場合には、アドレス信号入力端子126から
バンク96を指定するバンクアドレス信号と、メモリセ
ル領域102内の行アドレス及び列アドレスを指定する
行アドレス信号及び列アドレス信号とを入力し、アドレ
ス信号入力端子128からバンク98を指定するバンク
アドレス信号と、メモリセル領域104内の行アドレス
及び列アドレスを指定する行アドレス信号及び列アドレ
ス信号を入力し、アドレス信号入力端子130からバン
ク100を指定するバンクアドレス信号と、メモリセル
領域106内の行アドレス及び列アドレスを指定する行
アドレス信号及び列アドレス信号を入力すると共に、デ
ータ入出力端子127からバンク96にライトすべきラ
イトデータを入力し、データ入出力端子129からバン
ク98にライトすべきライトデータを入力し、データ入
出力端子131からバンク100にライトすべきライト
データを入力する。
【0127】このようにすると、前述したように、バン
ク96、98、100をリードアクセスする場合と同様
にして、メモリセル領域102における行アドレス及び
列アドレスの選択と、メモリセル領域104における行
アドレス及び列アドレスの選択と、メモリセル領域10
6における行アドレス及び列アドレスの選択とが行われ
る。
【0128】他方、データ入出力端子127から入力さ
れたバンク96にライトさせるべきライトデータは、デ
ータ入力バッファ183に取り込まれ、データ入出力端
子129から入力されたバンク98にライトされるべき
ライトデータは、データ入力バッファ184に取り込ま
れ、データ入出力端子131から入力されたバンク10
0にライトされるべきライトデータは、データ入力バッ
ファ185に取り込まれる。
【0129】そして、データ入力バッファ183から出
力される内部ライトデータは、ライトデータバス16
0、セレクタ186及びライトバッファ192を介して
メモリセル領域102の選択されたアドレスのメモリセ
ルにライトされ、データ入力バッファ184から出力さ
れる内部ライトデータは、ライトデータバス162、セ
レクタ188及びライトバッファ194を介してメモリ
セル領域104の選択されたアドレスのメモリセルにラ
イトされ、データ入力バッファ185から出力される内
部ライトデータは、ライトデータバス164、セレクタ
190及びライトバッファ196を介してメモリセル領
域106の選択されたアドレスのメモリセルにライトさ
れることになる。
【0130】このようにして、本発明の半導体メモリの
第2実施形態においては、3個のバンク96、98、1
00に対する独立かつ同時のライトアクセスに応じて、
これら3個のバンク96、98、100にデータを同時
にライトすることができるが、バンク96、98、10
0以外の組み合わせの3個のバンクに対する独立かつ同
時のライトアクセスに応じて、これら3個のバンクにデ
ータを同時にライトすることができることは勿論であ
る。
【0131】また、2個のバンクに対するリードアクセ
スと、1個のバンクに対するライトアクセスを独立かつ
同時に行うこと、あるいは、1個のバンクに対するリー
ドアクセスと、2個のバンクに対するライトアクセスを
独立かつ同時に行うことができることも勿論である。
【0132】以上のように、本発明の半導体メモリの第
2実施形態によれば、第1ポート、第2ポート及び第3
ポートから任意の3個のバンクを独立かつ同時にアクセ
スすることができるようにされたマルチポート回路を備
えているので、任意の3個のバンクに対するアクセスを
独立かつ同時に行うことができる。
【0133】したがって、情報処理装置において、本発
明の半導体メモリの第2実施形態を使用する場合には、
半導体メモリ・アクセス元から半導体メモリに対して連
続したサイクルで3個のアクセス要求が発生した場合、
これら3個のアクセス要求の実行を並行して行うことが
できるので、これら3個のアクセス要求の実行に必要な
サイクル数を少なくし、情報処理装置の性能の向上を図
ることができる。
【0134】なお、本発明の半導体メモリの第2実施形
態においては、リードデータバス159、161、16
3と、ライトデータバス160、162、164とを別
個独立に設けるようにしているが、ライトデータバス1
60、162、164を設けず、リードデータバス15
9、161、163をライトデータバスとしても使用す
るように構成しても良い。
【0135】また、データ入力バッファ183を設け
ず、第1ポートを読み出し専用ポートとして使用するよ
うに構成することもできるし、データ入力バッファ18
3、184を設けず、第1ポート及び第2ポートを読み
出し専用ポートとして使用するように構成することもで
きるし、ラッチ回路181及びデータ出力バッファ18
2を設けず、第3ポートを書き込み専用ポートとして使
用するように構成することもできる。
【0136】本発明の情報処理装置の第3実施形態・・
図8〜図10 図8は本発明の情報処理装置の第3実施形態の要部を示
すブロック回路図である。本発明の情報処理装置の第3
実施形態は、1チップで構成されるものであり、図8
中、200はCPU、201は命令バス、202はデー
タバス、203は命令キャッシュ、204はデータキャ
ッシュ、205は外部バス・インタフェース回路、20
6は3ポートSDRAM、207は命令キャッシュ20
3、データキャッシュ204及び外部バス・インタフェ
ース回路205と3ポートSDRAM206との間の仲
介を行うメモリコントローラである。
【0137】ここに、3ポートSDRAM206は、図
7に示す本発明の半導体メモリの第2実施形態が設ける
データ入力バッファ183を設けないようにして第1ポ
ートを読み出し専用ポートとし、その他については、図
7に示す本発明の半導体メモリの第2実施形態と同様に
構成したものである。
【0138】また、メモリコントローラ207は、命令
バス201が接続され、第1ポートを介して3ポートS
DRAM206にアクセスする第1ポート対応部208
と、データバス202が接続され、第2ポートを介して
3ポートSDRAM206にアクセスする第2ポート対
応部209と、外部バス・インタフェース回路205が
接続され、第3ポートを介して3ポートSDRAM20
6にアクセスする第3ポート対応部210とを備えてい
る。
【0139】このように構成された本発明の情報処理装
置の第3実施形態によれば、本発明の情報処理装置の第
1実施形態と同様の作用効果を得ることができると共
に、外部バス・インタフェース回路205から3ポート
SDRAM206に対するアクセス要求に応じることが
できるほか、命令キャッシュ203、データキャッシュ
204及び外部バス・インタフェース回路205から3
ポートSDRAM206に対して同時にアクセス要求が
発生した場合であっても、これらアクセス要求を並行し
て実行することができる。
【0140】なお、図9は本発明の情報処理装置の第3
実施形態で使用されるアドレス信号の構成を示す図、図
10は3ポートSDRAM206が備えるバンク96〜
101のアドレス空間の使用例を示す図である。
【0141】ここに、命令のリード要求とデータのリー
ド要求が同一のバンクに対して発生すると、従来例の場
合と同様に動作させないと、これら2個のリード要求に
対応することができない。
【0142】そこで、バンク96〜101を命令領域専
用とするバンクと、データ領域専用とするバンクに区分
する場合には、命令のリード要求と、データのリード要
求とが同一のバンクに対して発生することがなくなる
が、このようにすると、アドレス空間の使用に融通がき
かなくなるという問題点がある。
【0143】そこで、命令領域専用とするバンクと、デ
ータ領域専用とするバンクと、命令領域及びデータ領域
として使用するバンクとを設けるようにする場合(図1
0に示すように、たとえば、バンク96、97を命令領
域専用、バンク99〜101をデータ領域専用、バンク
98を命令領域及びデータ領域として使用する場合)に
は、命令キャッシュ203からのアクセス要求と、デー
タキャッシュ204からのアクセス要求が同一のバンク
に競合することを殆どなくすと共に、アドレス空間の利
用に融通をきかせることができる。
【0144】本発明の情報処理装置の第4実施形態・・
図11 図11は本発明の情報処理装置の第4実施形態の要部を
示すブロック回路図である。本発明の情報処理装置の第
4実施形態は、1チップで構成されるものであり、図1
1中、212はCPU、213は命令バス、214、2
15はデータバス、216は命令キャッシュ、217は
データキャッシュ、218は図8に示す3ポートSDR
AM206と同様に構成された3ポートSDRAM、2
19は命令キャッシュ216及びデータキャッシュ21
7と3ポートSDRAM218との間の仲介を行うメモ
リコントローラである。
【0145】ここに、メモリコントローラ219は、命
令バス213が接続され、第1ポートを介して3ポート
SDRAM218にアクセスする第1ポート対応部22
0と、データバス214が接続され、第2ポートを介し
て3ポートSDRAM218にアクセスする第2ポート
対応部221と、データバス215が接続され、第3ポ
ートを介して3ポートSDRAM218にアクセスする
第3ポート対応部222を備えている。
【0146】このように構成された本発明の情報処理装
置の第4実施形態においては、CPU212が命令キャ
ッシュ216にミスヒットをした場合、命令キャッシュ
216は、命令バス213及び第1ポート対応部220
を介して、3ポートSDRAM218にアクセスを行
い、キャッシュラインを単位として命令のリードを行う
ことになる。
【0147】これに対して、CPU212がデータバス
214を介してデータキャッシュ217にアクセスした
場合において、データキャッシュメモリ217にミスヒ
ットした場合には、データキャッシュ217は、データ
バス214及び第2ポート対応部221を介して、3ポ
ートSDRAM218にアクセスを行い、キャッシュラ
インを単位としてデータのリードを行うことになる。
【0148】また、CPU212がデータバス215を
介してデータキャッシュ217にアクセスした場合にお
いて、データキャッシュメモリ217にミスヒットした
場合には、データキャッシュ217は、データバス21
5及び第3ポート対応部222を介して、3ポートSD
RAM218にアクセスを行い、キャッシュラインを単
位としてデータのリードを行うことになる。
【0149】ここに、本発明の情報処理装置の第4実施
形態によれば、命令キャッシュ216及びデータキャッ
シュ217から3ポートSDRAM218に対して連続
したサイクルで2個のアクセス要求が発生した場合、こ
れら2個のアクセス要求を並行して行い、これら2個の
アクセス要求の実行に必要なサイクル数を少なくするこ
とができる。
【0150】また、データキャッシュ217から3ポー
トSDRAM218に対して連続したサイクルで2個の
アクセス要求が発生した場合、これら2個のアクセス要
求の実行を並行して行い、これら2個のアクセス要求の
実行に必要なサイクル数を少なくすることができる。
【0151】また、命令キャッシュ216及びデータキ
ャッシュ217から3ポートSDRAM218に対して
連続したサイクルで3個のアクセス要求が発生した場
合、これら3個のアクセス要求の実行を並行して行い、
これら2個のアクセス要求の実行に必要なサイクル数を
少なくすることができる。
【0152】このように、本発明の情報処理装置の第4
実施形態によれば、3ポートSDRAM218に対する
2個又は3個のアクセス要求の実行に必要なサイクル数
を減らすことができるので、性能の向上を図ることがで
きる。
【0153】本発明の情報処理装置の第5実施形態・・
図12 図12は本発明の情報処理装置の第5実施形態の要部を
示すブロック回路図であり、本発明の情報処理装置の第
5実施形態は、本発明の情報処理装置の第4実施形態が
備えるメモリコントローラ219と構成の異なるメモリ
コントローラ224を設けると共に、外部バスとのイン
タフェースを図る外部バス・インタフェース回路225
を設け、その他については、本発明の情報処理装置の第
4実施形態と同様に構成したものである。
【0154】ここに、メモリコントローラ224は、第
1ポート対応部226、第2ポート対応部227及び第
3ポート対応部228を備えているが、第1ポート対応
部226は、命令キャッシュ216及び外部バス・イン
タフェース回路225と3ポートSDRAM218との
間を仲介し、第2ポート対応部227は、データバス2
14を介してのデータキャッシュ217及び外部バス・
インタフェース回路225と3ポートSDRAM218
との間を仲介し、第3ポート対応部228は、データバ
ス215を介してのデータキャッシュ217及び外部バ
ス・インタフェース回路225と3ポートSDRAM2
18との間を仲介するものである。
【0155】但し、第1ポート対応部226は、命令キ
ャッシュ216からのアクセス要求が外部バス・インタ
フェース回路225からのアクセス要求よりも優先され
るように命令キャッシュ216と3ポートSDRAM2
18との間を仲介し、第2ポート対応部227及び第3
ポート対応部228は、データキャッシュ217からの
アクセス要求が外部バス・インタフェース回路225か
らのアクセス要求よりも優先されるようにデータキャッ
シュ217と3ポートSDRAM218との間を仲介す
るようにされている。
【0156】このように構成された本発明の情報処理装
置の第5実施形態によれば、本発明の情報処理装置の第
4実施形態と同様の作用効果を得ることができると共
に、外部バス・インタフェース回路225から3ポート
SDRAM218に対するアクセス要求に応じることが
できる。
【0157】なお、本発明の情報処理装置の第4実施形
態及び第5実施形態においては、3ポートSDRAM2
18は、第1ポートを読み出し専用ポートにしている
が、第2ポートも読み出し専用ポートとするようにして
も良いし、第2ポートを読み出し専用ポート、第3ポー
トを書き込み専用ポートとするようにしても良い。
【0158】
【発明の効果】以上のように、本発明の半導体メモリに
よれば、第1ポート〜第nポートから任意のn個のバン
クを独立かつ同時にアクセスすることができるようにし
たマルチポート回路を備えているので、任意のn個のバ
ンクに対するアクセスを独立かつ同時に行うことができ
る。
【0159】したがって、情報処理装置において、本発
明の半導体メモリを使用する場合には、半導体メモリ・
アクセス元から半導体メモリに対して複数のバスを介し
て連続したサイクルで複数のアクセス要求が発生した場
合、これら複数のアクセス要求の実行を並行して行い、
これら複数のアクセス要求の実行に必要なサイクル数を
少なくすることができるので、情報処理装置の性能の向
上を図ることができる。
【0160】また、本発明の情報処理装置によれば、半
導体メモリは、第1ポート〜第nポートから任意のn個
のバンクを独立かつ同時にアクセスすることができるよ
うにされたマルチポート回路を備え、メモリコントロー
ラは、第1ポート〜第nポートに対応して設けられ、対
応するポートを介して半導体メモリをアクセスする第1
ポート対応部〜第nポート対応部を備えているので、半
導体メモリの任意のn個のバンクに対するアクセスを独
立かつ同時に行うことができる。
【0161】したがって、半導体メモリ・アクセス元か
ら半導体メモリに対して複数のバスを介して連続したサ
イクルで複数のアクセス要求が発生した場合、これら複
数のアクセス要求の実行を並行して行い、これら複数の
アクセス要求の実行に必要なサイクル数を少なくするこ
とができるので、性能の向上を図ることができる。
【図面の簡単な説明】
【図1】本発明の半導体メモリの第1実施形態の要部を
示すブロック回路図である。
【図2】本発明の情報処理装置の第1実施形態の要部を
示すブロック回路図である。
【図3】本発明の情報処理装置の第1実施形態の動作例
を説明するためのタイミングチャートである。
【図4】本発明の情報処理装置の第1実施形態で使用さ
れるアドレス信号の構成を示す図である。
【図5】本発明の情報処理装置の第1実施形態が備える
2ポートSDRAMのアドレス空間の使用例を示す図で
ある。
【図6】本発明の情報処理装置の第2実施形態の要部を
示すブロック回路図である。
【図7】本発明の半導体メモリの第2実施形態の要部を
示すブロック回路図である。
【図8】本発明の情報処理装置の第3実施形態の要部を
示すブロック回路図である。
【図9】本発明の情報処理装置の第3実施形態で使用さ
れるアドレス信号の構成を示す図である。
【図10】本発明の情報処理装置の第3実施形態が備え
る3ポートSDRAMのアドレス空間の使用例を示す図
である。
【図11】本発明の情報処理装置の第4実施形態の要部
を示すブロック回路図である。
【図12】本発明の情報処理装置の第5実施形態の要部
を示すブロック回路図である。
【図13】従来の情報処理装置の一例の要部を示すブロ
ック回路図である。
【図14】図13に示す従来の情報処理装置が有してい
る問題点を説明するためのタイミングチャートである。
【符号の説明】
(図1) 10〜13 バンク 30、32 アドレス信号入力端子 31、33 データ入出力端子 34、37 行アドレスバッファ 35、38 列アドレスバッファ 36、39 アドレスカウンタ 56〜59 メインアンプ 64、66 ラッチ回路 65、67 データ出力バッファ 68、69 データ入力バッファ 74〜77 ライトバッファ (図7) 96〜101 バンク 126、128、130 アドレス信号入力端子 127、129、131 データ入出力端子 132、135、138 行アドレスバッファ 133、136、139 列アドレスバッファ 134、137、140 アドレスカウンタ 165〜170 メインアンプ 177、179、181 ラッチ回路 178、180、182 データ出力バッファ 183〜185 データ入力バッファ 192〜197 ライトバッファ

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】メモリセルが配列されたメモリセル領域
    と、前記メモリセル領域内の行の選択を行う行選択回路
    と、前記メモリセル領域内の列の選択を行う列選択回路
    とを有する第1〜第m(但し、mはn以上の整数であ
    り、nは2以上の整数である。)のバンクを備える半導
    体メモリであって、 第1ポート〜第nポートを有し、前記第1ポート〜第n
    ポートから任意のn個のバンクを独立かつ同時にアクセ
    スすることができるようにされたマルチポート回路を備
    えていることを特徴とする半導体メモリ。
  2. 【請求項2】前記マルチポート回路は、 前記第1ポート〜第nポートに対応して設けられ、対応
    するポートから入力されるアドレス信号を取り込んで内
    部アドレス信号を出力する第1〜第nの内部アドレス信
    号出力回路と、 前記第1ポート〜第nのポートに対応して設けられ、対
    応する内部アドレス信号出力回路から内部アドレス信号
    が出力される第1〜第nのアドレスバスと、 前記第1〜第mのバンクに対応して設けられ、前記第1
    〜第nのアドレスバスのいずれかを選択し、選択したア
    ドレスバス上の内部アドレス信号を対応するバンクに出
    力する第1〜第mのアドレスバス選択回路とを備えてい
    ることを特徴とする請求項1記載の半導体メモリ。
  3. 【請求項3】前記第1〜第nの内部アドレス信号出力回
    路のうち、第i(但し、i=1〜nの整数である。)の
    内部アドレス信号出力回路は、 前記第1ポート〜第nポートのうち、第iポートから入
    力される行アドレス信号を取り込んで内部行アドレス信
    号を出力する第iの行アドレスバッファと、 前記第iポートから入力される列アドレス信号を取り込
    む第iの列アドレスバッファと、 前記第iの列アドレスバッファに取り込まれた列アドレ
    ス信号が指定する列アドレスを先頭アドレスとしてバー
    スト長に対応する列アドレスを指定する内部列アドレス
    信号を出力する第iのアドレスカウンタとを備え、 前記第1〜第nのアドレスバスのうち、第iのアドレス
    バスは、 前記第iの行アドレスバッファから内部行アドレス信号
    が出力される第iの行アドレスバスと、 前記第iのアドレスカウンタから内部列アドレス信号が
    出力される第iの列アドレスバスとを備え、 前記第1〜第mのアドレスバス選択回路のうち、第j
    (但し、j=1〜mの整数である。)のアドレスバス選
    択回路は、 前記第1〜第nの行アドレスバスのいずれかを選択し、
    選択した行アドレスバス上の内部行アドレス信号を対応
    するバンクの行選択回路に出力する第jの行アドレスバ
    ス選択回路と、 前記第1〜第nの列アドレスバスのいずれかを選択し、
    選択した列アドレスバス上の内部列アドレス信号を対応
    するバンクの列選択回路に出力する第jの列アドレスバ
    ス選択回路とを備えていることを特徴とする請求項2記
    載の半導体メモリ。
  4. 【請求項4】前記マルチポート回路は、 前記第1ポート〜第nポートに対応して設けられた第1
    〜第nのリードデータバスと、 前記第1〜第mのバンクに対応して設けられ、対応する
    バンクから出力されるリードデータを増幅する第1〜第
    mのメインアンプと、 前記第1〜第mのメインアンプに対応して設けられ、対
    応するメインアンプから出力されるリードデータを対応
    するリードデータバスに分配する第1〜第mのデマルチ
    プレクサと、 前記第1ポート〜第nポートに対応して設けられ、前記
    第1〜第mのデマルチプレクサから対応するリードデー
    タバスに分配されたリードデータを対応するポートに出
    力する第1〜第nのデータ出力回路とを備えていること
    を特徴とする請求項1、2又は3記載の半導体メモリ。
  5. 【請求項5】前記マルチポート回路は、 前記第1ポート〜第nポートに対応して設けられた第1
    ポート〜第nポートのライトデータバスと、 前記第1ポート〜第nポートに対応して設けられ、対応
    するポートから入力されるライトデータを取り込んで内
    部ライトデータを対応するライトデータバスに出力する
    第1〜第nのデータ入力バッファと、 前記第1〜第mのバンクに対応して設けられ、前記第1
    〜第nのライトデータバスのいずれかを選択する第1〜
    第mのライトデータバス選択回路と、 前記第1〜第mのライトデータバス選択回路から出力さ
    れる内部ライトデータを増幅して前記第1〜第mのバン
    クに出力する第1〜第mのライトバッファとを備えてい
    ることを特徴とする請求項4記載の半導体メモリ。
  6. 【請求項6】前記第1〜第nのリードデータバスと、前
    記第1〜第nのライトデータバスとは、兼用されている
    ことを特徴とする請求項5記載の半導体メモリ。
  7. 【請求項7】前記マルチポート回路は、 前記第1ポート〜第pポート(但し、pはp<nを満た
    す正の整数である。)に対応して設けられた第1ポート
    〜第nポートのライトデータバスと、 前記第1ポート〜第pポートに対応して設けられ、対応
    するポートから入力されるライトデータを取り込んで内
    部ライトデータを対応するライトデータバスに出力する
    第1〜第pのデータ入力バッファと、 前記第1〜第mのバンクに対応して設けられ、前記第1
    〜第pのライトデータバスのいずれかを選択する第1〜
    第mのライトデータバス選択回路と、 前記第1〜第mのライトデータバス選択回路から出力さ
    れる内部ライトデータを増幅して前記第1〜第mのバン
    クに出力する第1〜第mのライトバッファとを備えてい
    ることを特徴とする請求項4記載の半導体メモリ。
  8. 【請求項8】前記第1〜第mのリードデータバスのう
    ち、前記第1〜第pのリードデータバスと、前記第1〜
    第pのライトデータバスとは、兼用されていることを特
    徴とする請求項7記載の半導体メモリ。
  9. 【請求項9】半導体メモリと、前記半導体メモリをアク
    セスする半導体メモリ・アクセス元と、前記半導体メモ
    リ・アクセス元と複数のバスで接続されて前記半導体メ
    モリ・アクセス元と前記半導体メモリとの間に介在し、
    前記半導体メモリ・アクセス元と前記半導体メモリとの
    間を仲介するメモリコントローラとを備える情報処理装
    置において、 前記半導体メモリは、メモリセルが配列されたメモリセ
    ル領域と、前記メモリセル領域内の行の選択を行う行選
    択回路と、前記メモリセル領域内の列の選択を行う列選
    択回路とを有する第1〜第m(但し、mはn以上の整数
    であり、nは2以上の整数である。)のバンクと、第1
    ポート〜第nポートを有し、これら第1ポート〜第nポ
    ートから任意のn個のバンクを独立かつ同時にアクセス
    することができるようにされたマルチポート回路とを備
    え、 前記メモリコントローラは、前記第1ポート〜第nポー
    トに対応して設けられ、対応するポートを介して前記半
    導体メモリをアクセスする第1ポート対応部〜第nポー
    ト対応部を備えていることを特徴とする情報処理装置。
  10. 【請求項10】前記複数のバスは、命令バス及びデータ
    バスであり、 前記半導体メモリは、第1ポート及び第2ポートを有
    し、 前記メモリコントローラは、第1ポート対応部及び第2
    ポート対応部を有し、 前記命令バスは、前記第1ポート対応部に接続され、 前記データバスは、前記第2ポート対応部に接続されて
    いることを特徴とする請求項9記載の情報処理装置。
  11. 【請求項11】前記複数のバスは、命令バス及びデータ
    バスであり、 前記半導体メモリは、第1ポート〜第3ポートを有し、 前記メモリコントローラは、第1ポート対応部〜第3ポ
    ート対応部を有し、 前記命令バスは、前記第1ポート対応部に接続され、 前記データバスは、前記第2ポート対応部に接続され、 前記第3ポート対応部には、外部バス・インタフェース
    回路が接続されていることを特徴とする請求項9記載の
    情報処理装置。
  12. 【請求項12】前記複数のバスは、命令バス及び第1、
    第2のデータバスであり、 前記半導体メモリは、第1ポート〜第3ポートを有し、 前記メモリコントローラは、第1ポート対応部〜第3ポ
    ート対応部を有し、 前記命令バスは、前記第1ポート対応部に接続され、 前記第1のデータバスは、前記第2ポート対応部に接続
    され、 前記第2のデータバスは、前記第3ポート対応部に接続
    されていることを特徴とする請求項9記載の情報処理装
    置。
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