KR20080049625A - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

Info

Publication number
KR20080049625A
KR20080049625A KR1020070118237A KR20070118237A KR20080049625A KR 20080049625 A KR20080049625 A KR 20080049625A KR 1020070118237 A KR1020070118237 A KR 1020070118237A KR 20070118237 A KR20070118237 A KR 20070118237A KR 20080049625 A KR20080049625 A KR 20080049625A
Authority
KR
South Korea
Prior art keywords
data
group
64line
global
bank
Prior art date
Application number
KR1020070118237A
Other languages
English (en)
Other versions
KR100890381B1 (ko
Inventor
정영한
김승봉
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070118237A priority Critical patent/KR100890381B1/ko
Priority to US11/987,455 priority patent/US7596049B2/en
Publication of KR20080049625A publication Critical patent/KR20080049625A/ko
Application granted granted Critical
Publication of KR100890381B1 publication Critical patent/KR100890381B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

본 발명은 다수의 뱅크그룹 - 그룹 글로벌 라인을 공유하는 다수의 뱅크를 포함함 - 으로 이루어진 반도체 메모리 소자에 관한 것으로서, 그룹 글로벌 라인을 공유하는 다수의 뱅크를 각각 구비하는 다수의 뱅크그룹과, 각 뱅크그룹에 대응하는 라이트 커맨드에 응답하여 외부로부터 인가된 데이터를 데이터 입력 글로벌 라인으로 전달하기 위한 데이터 입력부와, 각 뱅크그룹에 대응하는 리드 커맨드에 응답하여 데이터 출력 글로벌 라인에 실린 데이터를 외부로 출력하기 위한 데이터 출력부, 및 상기 라이트 커맨드에 응답하여 상기 데이터 입력 글로벌 라인에 실린 데이터를 다수의 그룹 글로벌 라인 중 어느 하나로 전달하고, 상기 리드 커맨드에 응답하여 다수의 그룹 글로벌 라인 중 어느 하나에 인가되어 있는 데이터를 상기 데이터 출력 글로벌 라인으로 전달하기 위한 데이터 전달부을 구비하는 반도체 메모리 소자를 제공한다.
뱅크그룹, 그룹 글로벌 라인, 데이터 입력 글로벌 라인, 데이터 출력 글로벌 라인

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 특히, 다수의 뱅크그룹 - 그룹 글로벌 라인을 공유하는 다수의 뱅크를 포함함 - 으로 이루어진 반도체 메모리 소자에 관한 것이다.
일반적으로 반도체 메모리 소자의 존재이유는 다수의 데이터를 저장하고, 저장된 다수의 데이터 중에서 원하는 데이터를 제공하기 위함이다. 즉, 반도체 메모리 소자의 동작은 크게 외부로부터 인가되는 데이터를 저장하는 데이터 쓰기 동작과, 반도체 메모리 소자에 저장되어 있는 데이터를 외부로 출력하는 데이터 읽기 동작으로 나누어진다.
한편, 일반적인 반도체 메모리 소자, 특히 휘발성 메모리 소자인 디램(DRAM)에서 데이터를 저장하기 위한 최소단위인 셀(cell)에 외부의 데이터를 저장하거나 셀(cell)에 저장된 데이터를 외부로 출력하기 위해서는 액티브(active) 동작, 리드/라이트(read/write) 동작, 프리차지(precharge) 동작 같은 여러 단계의 동작을 거 쳐야만 한다.
이때, 액티브(active) 동작 및 리드/라이트(read/write) 동작은 디램(DRAM)에 구비된 다수의 셀(cell) 중에서 지정된 셀(cell)을 선택하여 그 내부의 데이터를 외부로 출력하거나 외부의 데이터를 저장하는 동작이고, 프리차지(precharge) 동작은 디램(DRAM)을 액티브(active) 동작을 수행하기 전의 상태로 다시 되돌리기 위한 동작이다.
따라서, 반도체 메모리 소자에서 내부의 데이터를 한 번 출력하거나, 외부의 데이터를 한 번 저장하기 위해서는 전술한 바와 같은 액티브(active) 동작, 리드/라이트(read/write) 동작, 프리차지(precharge) 동작을 수행할 시간을 확보해 주어야 하는 문제점이 있었다.
때문에, 반도체 메모리 소자는 내부에 구비된 다수의 셀(cell)을 일정단위로 그룹화시킨 다수의 뱅크를 구비하고, 각 뱅크별로 독립적인 데이터 입/출력을 수행할 수 있도록 함으로써 보다 효율적인 데이터 입/출력 동작을 수행할 수 있도록 하는 방법을 사용하게 된다.
도 1은 다수의 뱅크를 구비한 일반적인 반도체 메모리 소자를 도시한 블록 다이어그램이다.
도 1을 참조하면, 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)를 구비한 일반적인 반도체 메모리 소자의 경우, 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)와, 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)가 공유하여 데이터를 인/출력하기 위한 글 로벌 입/출력 라인(GIO<64line>)과, 외부로부터 인가되는 데이터(INPUT_DATA)를 글로벌 입/출력 라인(GIO<64line>)으로 전달하기 위한 데이터 입력부(130), 글로벌 입/출력 라인(GIO<64line>)에 실린 데이터(IN_DATA)를 외부로 출력하기 위한 데이터 출력부(150)를 구비한다.
이렇게, 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)를 구비하여 어느 하나의 뱅크가 액티브(active) 동작을 거쳐 리드 또는 라이트(read/write) 동작을 수행하고 있을 때, 다른 뱅크는 액티브(active) 동작을 수행하고, 또 다른 뱅크는 프리차지(precharge) 동작을 수행하는 방식으로 서로 번갈아 가면서 동작하도록 제어된다.
이때, 반도체 메모리 소자 외부에서 데이터가 입력되거나 출력되는 타이밍만을 살펴보면, 일정간격을 두고 연속적으로 데이터가 입력 또는 출력될 수 있게 때문에 뱅크를 사용하지 않는 다수의 셀(cell)에서 데이터 입/출력 동작을 수행하던 것에 비해 훨씬 빠른 동작을 구현할 수 있다.
하지만, 이렇게 뱅크를 사용하여 데이터를 입/출력하는 경우에도 다음과 같은 이유로 인해 데이터를 입/출력하기 위해서 일정시간의 대기시간이 필요하다.
예컨대, 제0뱅크(BANK0)에 저장되어있는 데이터를 반도체 메모리 소자 외부로 출력하기 위해서는, 먼저, 리드(read) 동작을 통해 제0뱅크(BANK0)의 지정된 장소에 저장되어있는 데이터를 글로벌 입/출력 라인(GIO<64line>)에 전달하고, 그 후, 글로벌 입/출력 라인(GIO<64line>)에 실린 데이터를 데이터 출력부(150)를 통해 반도체 메모리 소자 외부로 출력해야한다.
반대로, 반도체 메모리 소자 외부의 데이터를 제0뱅크(BANK0)에 저장하기 위해서는, 먼저, 데이터 입력부(130)를 통해 반도체 메모리 소자 외부의 데이터를 글로벌 입/출력 라인(GIO<64line>)에 전달하고, 그 후, 라이트(write) 동작을 통해 글로벌 입/출력 라인(GIO<64line>)에 실린 데이터를 제0뱅크(BANK0)의 지정된 장소에 저장해야한다.
즉, 제0뱅크(BANK0)에서 반도체 메모리 소자 외부로 데이터를 출력하거나, 반도체 메모리 소자 외부의 데이터를 제0뱅크(BANK0)에 저장할 때에는 반드시 데이터 입력부(130)와 데이터 출력부(150) 그리고 글로벌 입/출력 라인(GIO<64line>)을 거쳐야만 한다.
이러한 데이터 입/출력 동작은 나머지 제1 내지 제3뱅크(BANK1, BANK2, BANK3)에도 적용되는 것이므로, 각각의 뱅크에서 반도체 메모리 소자 외부로 데이터를 출력하거나, 반도체 메모리 소자 외부의 데이터를 각각의 뱅크에 저장할 때에는 반드시 데이터 입력부(130)와 데이터 출력부(150) 그리고 글로벌 입/출력 라인(GIO<64line>)을 거쳐야만 한다. 이로 인해, 어느 하나의 뱅크가 리드 또는 라이트 동작을 수행하고 있을 때에는 나머지 다른 뱅크는 리드 또는 라이트 동작을 수행할 수 없다.
따라서, 다음과 같은 구조를 갖는 반도체 메모리 소자가 제안되었다.
도 2는 종래기술에 따른 다수의 뱅크그룹을 구비하는 반도체 메모리 소자를 도시한 블록 다이어그램이다.
도 2를 참조하면, 종래기술에 따른 다수의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)을 구비하는 반도체 메모리 소자는, 그룹 글로벌 라인(GIO_GRP0<64line>, GIO_GRP1<64line>, GIO_GRP2<64line>, GIO_GRP3<64line>)을 공유하는 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)를 각각 구비하는 다수의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)과, 각 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)에 대응하는 라이트 커맨드(WR_CMD<0:3>)에 응답하여 외부로부터 인가된 데이터(INPUT_DATA)를 데이터 입력 글로벌 라인(GIOW<0:1><128line>, GIOW<2:3><128line>)으로 전달하기 위한 데이터 입력부(220)와, 각 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)에 대응하는 리드 커맨드(RD_CMD<0:3>)에 응답하여 데이터 출력 글로벌 라인(GIOR<0:1><128line>, GIOR<2:3><128line>)에 실린 데이터(OUTPUT_DATA)를 외부로 출력하기 위한 데이터 출력부(240), 및 다수의 그룹 글로벌 라인(GIO_GRP0<64line>, GIO_GRP1<64line>, GIO_GRP2<64line>, GIO_GRP3<64line>)에 실린 데이터를 데이터 입력 글로벌 라인(GIOW<0:1><128line>, GIOW<2:3><128line>)에 전달하거나 데이터 출력 글로벌 라인(GIOR<0:1><128line>, GIOR<2:3><128line>)에 실린 데이터를 다수의 그룹 글로벌 라인(GIO_GRP0<64line>, GIO_GRP1<64line>, GIO_GRP2<64line>, GIO_GRP3<64line>)에 전달하기 위한 데이터 전달부(280, 290)을 구비한다. 또한, 외부에서 인가되는 커맨드(CMD)와 어드레스(ADDR)를 디코딩하여 라이트 커맨드(WR_CMD<0:3>)와 리드 커맨드(RD_CMD<0:3>)를 생성하기 위한 커맨드 디코딩부(260)을 더 구비한다.
전술한 구성을 바탕으로 종래기술에 따른 다수의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)을 구비하는 반도체 메모리 소자 동작을 예를 들어 살펴보면 다음과 같다.
먼저, 각각의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)에는 그에 대응하는 독립적인 그룹 글로벌 라인(GIO_GRP0<64line>, GIO_GRP1<64line>, GIO_GRP2<64line>, GIO_GRP3<64line>)과 독립적인 데이터 입력 글로벌 라인(GIOW<0:1><128line>, GIOW<2:3><128line>) 및 독립적인 데이터 출력 글로벌 라인(GIOR<0:1><128line>, GIOR<2:3><128line>)이 존재하므로 거의 동시 - 어느 하나의 뱅크그룹을 활성화시키기 위해서 외부의 어드레스(address)가 입력되는 최소한의 시간간격. 보통, 외부클럭(CLK)의 한 주기를 뜻하는 1tck라고 볼 수 있음 - 에 각각의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)이 모두 활성화되어도 즉시 데이터를 입/출력할 수 있다.
그리고, 어느 하나의 뱅크그룹이 활성화될 때에는, 활성화된 뱅크그룹 내부에 구비된 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 중 어느 하나의 뱅크가 활성화되어 활성화된 뱅크의 데이터를 외부로 출력하거나 외부의 데이터를 활성화된 뱅크에 저장하는 방식으로 동작한다.
따라서, 각각의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3) 내에서 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)들이 번갈아가며 액티브(active) 동작, 리드/라이트(read/write) 동작, 프리차지(precharge) 동작들을 수행할 수 있기 때문에 각각의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3) 중 어느 하나의 뱅크그룹이 연속적으로 거의 동시에 활성화되어도 즉시 데이터를 입/출력할 수 있다.
또한, 각각의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)에는 그에 대응하는 독립적인 그룹 글로벌 라인(GIO_GRP0<64line>, GIO_GRP1<64line>, GIO_GRP2<64line>, GIO_GRP3<64line>)과 독립적인 데이터 입력 글로벌 라인(GIOW<0:1><128line>, GIOW<2:3><128line>) 및 독립적인 데이터 출력 글로벌 라인(GIOR<0:1><128line>, GIOR<2:3><128line>)이 존재하므로 거의 동시에 데이터 입/출력하는 동작이 가능하다는 장점이 있다.
하지만, 도면을 살펴보면, 다수의 그룹 글로벌 라인(GIO_GRP0<64line>, GIO_GRP1<64line>, GIO_GRP2<64line>, GIO_GRP3<64line>)는 그 개수가 64개인 것을 알 수 있고, 데이터 입력 글로벌 라인(GIOW<0:1><128line>, GIOW<2:3><128line>) 및 데이터 출력 글로벌 라인(GIOR<0:1><128line>, GIOR<2:3><128line>)은 그 개수가 128개인 것을 알 수 있다. 즉, 각각의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)이 독립적인 데이터 입/출력 동작을 할 수 있도록 하기 위해서 다수의 그룹 글로벌 라인(GIO_GRP0<64line>, GIO_GRP1<64line>, GIO_GRP2<64line>, GIO_GRP3<64line>)과 데이터 입력 글로벌 라인(GIOW<0:1><128line>, GIOW<2:3><128line>) 및 데이터 출력 글로벌 라인(GIOR<0:1><128line>, GIOR<2:3><128line>)을 일 대 일로 연결하는 방식을 사용하는 것을 알 수 있다.
이렇게, 라인의 개수가 2배로 증가하는 구성을 그대로 사용할 경우 반도체 메모리 소자의 면적이 크게 증가하는 문제점이 발생한다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다수의 뱅크그룹 - 그룹 글로벌 라인을 공유하는 다수의 뱅크를 포함함 - 을 구비하는 반도체 메모리 소자에 있어서, 각각의 뱅크그룹과 일 대 일로 접속되어 데이터 입/출력 동작에 사용되던 데이터 입/출력 글로벌 라인을 다수의 뱅크그룹이 공유할 수 있도록 함으로써, 데이터 입/출력 글로벌 라인의 물리적인 개수를 감소시키는데 그 목적이 있다.
즉, 데이터 입/출력 글로벌 라인이 반도체 메모리 소자에서 차지하는 면적을 줄임으로써 반도체 메모리 소자의 전체 면적이 증가하는 것을 방지하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 그룹 글로벌 라인을 공유하는 다수의 뱅크를 각각 구비하는 다수의 뱅크그룹; 각 뱅크그룹에 대응하는 라이트 커맨드에 응답하여 외부로부터 인가된 데이터를 데이터 입력 글로벌 라인으로 전달하기 위한 데이터 입력수단; 및 상기 라이트 커맨드에 응답하여 상기 데이터 입력 글로벌 라인에 실린 데이터를 다수의 그룹 글로벌 라인 중 어느 하나로 전달하기 위한 데이터 다중화수단을 구비하는 반도체 메모리 소자를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 그룹 글로벌 라인을 공유하는 다수의 뱅크를 각각 구비하는 다수의 뱅크그룹; 각 뱅크그룹에 대응하는 리드 커맨드에 응답하여 데이터 출력 글로벌 라인에 실린 데이터를 외부로 출력하기 위한 데이터 출력수단; 및 상기 리드 커맨드에 응답하여 다수의 그룹 글로벌 라인 중 어느 하나에 인가되어 있는 데이터를 상기 데이터 출력 글로벌 라인으로 전달하기 위한 데이터 역-다중화수단을 구비하는 반도체 메모리 소자를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 그룹 글로벌 라인을 공유하는 다수의 뱅크를 각각 구비하는 다수의 뱅크그룹; 각 뱅크그룹에 대응하는 라이트 커맨드에 응답하여 외부로부터 인가된 데이터를 데이터 입력 글로벌 라인으로 전달하기 위한 데이터 입력수단; 각 뱅크그룹에 대응하는 리드 커맨드에 응답하여 데이터 출력 글로벌 라인에 실린 데이터를 외부로 출력하기 위한 데이터 출력수단; 및 상기 라이트 커맨드에 응답하여 상기 데이터 입력 글로벌 라인에 실린 데이터를 다수의 그룹 글로벌 라인 중 어느 하나로 전달하고, 상기 리드 커맨드에 응답하여 다수의 그룹 글로벌 라인 중 어느 하나에 인가되어 있는 데이터를 상기 데이터 출력 글로벌 라인으로 전달하기 위한 데이터 전달수단을 구비하는 반도체 메모리 소자를 제공한다.
전술한 본 발명은, 다수의 뱅크그룹 - 그룹 글로벌 라인을 공유하는 다수의 뱅크를 포함함 - 을 구비하는 반도체 메모리 소자에서 각 뱅크그룹의 데이터 입/출력 동작에 대응하는 제어신호를 사용하여 독립적인 그룹 글로벌 라인을 구비하는 각각의 뱅크그룹이 데이터 입/출력 글로벌 라인을 공유하도록 함으로써, 데이터 입/출력 글로벌 라인의 물리적인 개수를 감소시킬 수 있는 효과가 있다.
이로 인해, 반도체 메모리 소자의 전체 면적을 감소시킬 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시예에 따른 다수의 뱅크그룹을 구비하는 반도체 메모리 소자를 도시한 블록 다이어그램이다.
도 3을 참조하면, 본 발명의 실시예에 따른 다수의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)을 구비하는 반도체 메모리 소자는, 그룹 글로벌 라인(GIO_GRP0<64line>, GIO_GRP1<64line>, GIO_GRP2<64line>, GIO_GRP3<64line>)을 공유하는 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)를 각각 구비하는 다수의 뱅크 그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)과, 각 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)에 대응하는 라이트 커맨드(WR_CMD<0:3>)에 응답하여 외부로부터 인가된 데이터(INPUT_DATA)를 데이터 입력 글로벌 라인(GIOW_L<64line>, GIOW_R<64line>)으로 전달하기 위한 데이터 입력부(320)와, 각 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)에 대응하는 리드 커맨드(RD_CMD<0:3>)에 응답하여 데이터 출력 글로벌 라인(GIOR_L<64line>, GIOR_R<64line>)에 실린 데이터(OUTPUT_DATA)를 외부로 출력하기 위한 데이터 출력부(340), 및 라이트 커맨드(WR_CMD<0:3>)에 응답하여 데이터 입력 글로벌 라인(GIOW_L<64line>, GIOW_R<64line>)에 실린 데이터를 다수의 그룹 글로벌 라인(GIO_GRP0<64line>, GIO_GRP1<64line>, GIO_GRP2<64line>, GIO_GRP3<64line>) 중 어느 하나로 전달하고, 리드 커맨드(RD_CMD<0:3>)에 응답하여 다수의 그룹 글로벌 라인(GIO_GRP0<64line>, GIO_GRP1<64line>, GIO_GRP2<64line>, GIO_GRP3<64line>) 중 어느 하나에 인가되어 있는 데이터를 데이터 출력 글로벌 라인(GIOR_L<64line>, GIOR_R<64line>)으로 전달하기 위한 데이터 전달부(380, 390)을 구비한다. 또한, 외부에서 인가되는 커맨드(CMD)와 어드레스(ADDR)를 디코딩하여 라이트 커맨드(WR_CMD<0:3>)와 리드 커맨드(RD_CMD<0:3>)를 생성하기 위한 커맨드 디코딩부(360)을 더 구비한다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 다수의 뱅크그룹을 구비하는 반도체 메모리 소자의 구성요소 중 데이터 전달부를 상세히 도시한 회로도이다.
도 4는 본 발명의 실시예에 따른 다수의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)을 구비하는 반도체 메모리 소자의 구성요소 중 데이터 전달부(380, 390)을 도시한 도면이고, 특히, 제0뱅크그룹(GROUP_0) 및 제1뱅크그룹(GROUP_1)에 관계된 데이터 전달부(380)를 상세히 도시한 도면임을 알 수 있다.
그 구성을 살펴보면, 제0 및 제1 라이트 커맨드(WR_CMD<0>, WR_CMD<1>)에 응답하여 데이터 입력 글로벌 라인(도 3의 GIOW_L<64line>) : GIOW<64line>)에 실린 데이터를 다수의 그룹 글로벌 라인(GIO_GRP0<64line>, GIO_GRP1<64line>) 중 어느 하나로 전달하기 위한 데이터 다중화부(382), 및 제0 및 제1 리드 커맨드(RD_CMD<0>, RD_CMD<1>)에 응답하여 다수의 그룹 글로벌 라인(GIO_GRP0<64line>, GIO_GRP1<64line>) 중 어느 하나에 인가되어 있는 데이터를 데이터 출력 글로벌 라인(도 3의 GIOR_L<64line>) : GIOR<64line>)으로 전달하기 위한 데이터 역-다중화부(384)를 구비한다. 또한, 제0 라이트 커맨드(WR_CMD<0>) 및 제0 리드 커맨드의 반전신호(/RD_CMD<0>)에 응답하여 제0 그룹 글로벌 라인(GIO_GRP0<64line>)이 데이터 출력 글로벌 라인(도 3의 GIOR_L<64line>) : GIOR<64line>) 및 데이터 입력 글로벌 라인(도 3의 GIOW_L<64line>) : GIOW<64line>)과 접속되는 것을 제어하기 위한 제1접속제어신호(RW_CMD<0>)를 출력하는 제1접속제어신호 출력부(386), 및 제1 라이트 커맨드(WR_CMD<1>) 및 제1 리드 커맨드의 반전신호(/RD_CMD<1>)에 응답하여 제1 그룹 글로벌 라인(GIO_GRP1<64line>)이 데이터 출력 글로벌 라인(도 3의 GIOR_L<64line>) : GIOR<64line>) 및 데이터 입력 글로벌 라인(도 3의 GIOW_L<64line>) : GIOW<64line>)과 접속되는 것을 제어하기 위한 제2접속제어신 호(RW_CMD<1>)를 출력하는 제2접속제어신호 출력부(388)를 더 구비한다.
여기서, 데이터 다중화부(382)는, 제1접속제어신호(RW_CMD<0>)를 입력받아 반전하여 출력하기 위한 제1인버터(INVT2)와, 제1접속제어신호(RW_CMD<0>) 및 제1인버터(INVT2)의 출력신호에 응답하여 제0 그룹 글로벌 라인(GIO_GRP0<64line>)이 데이터 입력 글로벌 라인(도 3의 GIOW_L<64line>) : GIOW<64line>)과 접속되는 것을 제어하기 위한 제1전송게이트(TG2)와, 제2접속제어신호(RW_CMD<1>)를 입력받아 반전하여 출력하기 위한 제2인버터(INVT4), 및 제2접속제어신호(RW_CMD<1>) 및 제2인버터(INVT4)의 출력신호에 응답하여 제1 그룹 글로벌 라인(GIO_GRP1<64line>)이 데이터 입력 글로벌 라인(도 3의 GIOW_L<64line>) : GIOW<64line>)과 접속되는 것을 제어하기 위한 제2전송게이트(TG4)를 구비한다.
그리고, 데이터 역-다중화부(384)는, 제1접속제어신호(RW_CMD<0>)를 입력받아 반전하여 출력하기 위한 제1인버터(INVT1)와, 제1접속제어신호(RW_CMD<0>) 및 제1인버터(INVT1)의 출력신호에 응답하여 제0 그룹 글로벌 라인(GIO_GRP0<64line>)이 데이터 출력 글로벌 라인(도 3의 GIOR_L<64line>) : GIOR<64line>)과 접속되는 것을 제어하기 위한 제1전송게이트(TG1)와, 제2접속제어신호(RW_CMD<1>)를 입력받아 반전하여 출력하기 위한 제2인버터(INVT3), 및 제2접속제어신호(RW_CMD<1>) 및 제2인버터(INVT3)의 출력신호에 응답하여 제1 그룹 글로벌 라인(GIO_GRP1<64line>)이 데이터 출력 글로벌 라인(도 3의 GIOR_L<64line>) : GIOR<64line>)과 접속되는 것을 제어하기 위한 제2전송게이트(TG3)를 구비한다.
또한, 제1접속제어신호 출력부(486)는, 제0 라이트 커맨드(WR_CMD<0>) 및 제 0 리드 커맨드의 반전신호(/RD_CMD<0>)를 입력받아 출력하기 위한 낸드게이트(NAND1), 및 낸드게이트(NAND1)의 출력신호를 입력받아 제1접속제어신호(RW_CMD<0>)로서 출력하기 위한 인버터(INVT5)를 구비한다.
그리고, 제2접속제어신호 출력부(388)는, 제1 라이트 커맨드(WR_CMD<1>) 및 제1 리드 커맨드의 반전신호(/RD_CMD<1>)를 입력받아 출력하기 위한 낸드게이트(NAND2), 및 낸드게이트(NAND2)의 출력신호를 입력받아 제2접속제어신호(RW_CMD<1>)로서 출력하기 위한 인버터(INVT6)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 다수의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)을 구비하는 반도체 메모리 소자의 동작을 예를 들어 설명하면 다음과 같다.
먼저, 도 2에 도시된 종래기술에 따른 반도체 메모리 소자와 다른 점을 살펴보면, 데이터 입력 글로벌 라인(GIOW_L<64line>, GIOW_R<64line>) 및 데이터 출력 글로벌 라인(GIOR_L<64line>, GIOR_R<64line>)의 개수가 64개로 줄어들고, 커맨드 디코딩부(360)에서 생성되는 라이트 커맨드(WR_CMD<0:3>) 및 리드 커맨드(RD_CMD<0:3>)가 데이터 전달부(380, 390)으로 직접인가되는 것을 알 수 있다.
이때, 라이트 커맨드(WR_CMD<0:3>) 및 리드 커맨드(RD_CMD<0:3>)는 다수의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)에 대응되는 신호로서, 예를 들면, 제0뱅크그룹(GROUP_0)에 저장되어 있는 데이터를 반도체 메모리 소자 외부로 출력하는 경우에는 제0리드 커맨드(RD_CMD<0>)가 활성화될 것이고, 외부로부터 인가되는 데이터를 제3뱅크그룹(GROUP_3)에 저장하는 경우에는 제3라이트 커맨 드(WR_CMD<3>)가 활성화될 것이다.
따라서, 라이트 커맨드(WR_CMD<0:3>) 및 리드 커맨드(RD_CMD<0:3>)가 데이터 전달부(380, 390)으로 직접인가됨으로써 데이터 전달부(380, 390)에서는 다수의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3) 중 어떠한 뱅크그룹이 읽기 동작을 할지 아님 쓰기 동작을 할지 정확히 알 수 있다.
이로 인해, 데이터 전달부(380, 390)에서는 다수의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)에 대응하는 그룹 글로벌 라인(GIO_GRP0, GIO_GRP1, GIO_GRP2, GIO_GRP3)을 독립적으로 온/오프 제어할 수 있다.
예컨대, 제0리드 커맨드(RD_CMD<0>)가 활성화되는 경우, 데이터 출력 글로벌 라인(GIOW_L<64line>)과 제0뱅크그룹(GROUP_0)의 그룹 글로벌 라인(GIO_GRP0)만이 접속된다. 이때, 제0뱅크그룹(GROUP_0)과 인접한 제1뱅크그룹(GROUP_1)의 그룹 글로벌 라인(GIO_GRP1)은 제1리드 커맨드(RE_CMD<1>)가 비활성화된 상태이므로 데이터 출력 글로벌 라인(GIOW_L<64line>)과 접속되지 않는다.
즉, 데이터 입력 글로벌 라인(GIOW_L<64line>, GIOW_R<64line>) 및 데이터 출력 글로벌 라인(GIOR_L<64line>, GIOR_R<64line>)의 개수는 줄어들었는데도 불구하고, 데이터 전달부에서 인가되는 라이트 커맨드(WR_CMD<0:3>) 및 리드 커맨드(RD_CMD<0:3>)를 사용함으로써 다수의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)이 데이터 입력 글로벌 라인(GIOW_L<64line>, GIOW_R<64line>) 및 데이터 출력 글로벌 라인(GIOR_L<64line>, GIOR_R<64line>)을 공유할 수 있기 때문에 전술한 도 2에 도시된 종래기술에 따른 다수의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)을 구비하는 반도체 메모리 소자와 동일한 동작을 구현하는 것이 가능하다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 다수의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3) - 그룹 글로벌 라인(GIO_GRP0, GIO_GRP1, GIO_GRP2, GIO_GRP3)을 공유하는 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)를 포함함 - 을 구비하는 반도체 메모리 소자에 있어서, 각각의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)에 대응된 라이트 커맨드(WR_CMD<0:3>) 및 리드 커맨드(RD_CMD<0:3>)를 사용하여 독립적인 그룹 글로벌 라인(GIO_GRP0, GIO_GRP1, GIO_GRP2, GIO_GRP3)을 구비하는 각각의 뱅크그룹(GROUP_0, GROUP_1, GROUP_2, GROUP_3)이 데이터 출력 글로벌 라인(GIOW_L<64line>, GIOW_R<64line>) 및 데이터 입력 글로벌 라인(GIOR_L<64line>, GIOR_R<64line>)을 공유할 수 있도록 함으로써, 데이터 출력 글로벌 라인(GIOW_L<64line>, GIOW_R<64line>) 및 데이터 입력 글로벌 라인(GIOR_L<64line>, GIOR_R<64line>)의 개수가 증가하는 것을 방지할 수 있다.
즉, 데이터 출력 글로벌 라인(GIOW_L<64line>, GIOW_R<64line>) 및 데이터 입력 글로벌 라인(GIOR_L<64line>, GIOR_R<64line>)이 반도체 메모리 소자에서 차지하는 면적을 감소시킴으로써, 반도체 메모리 소자의 전체적인 면적을 감소시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 본 발명에서는 반도체 메모리 소자에 4개의 뱅크그룹이 존재하고, 각각의 뱅크그룹에는 4개의 뱅크가 구비되는 것으로 설명되었으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명은 더 많거나 더 적은 개수의 뱅크그룹이 반도체 메모리 소자에 포함되는 경우와 각각의 뱅크그룹에 구비된 뱅크의 개수가 더 많거나 더 적은 경우도 포함한다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 다수의 뱅크를 구비한 일반적인 반도체 메모리 소자를 도시한 블록 다이어그램이다.
도 2는 종래기술에 따른 다수의 뱅크그룹을 구비하는 반도체 메모리 소자를 도시한 블록 다이어그램이다.
도 3는 본 발명의 실시예에 따른 다수의 뱅크그룹을 구비하는 반도체 메모리 소자를 도시한 블록 다이어그램이다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 다수의 뱅크그룹을 구비하는 반도체 메모리 소자의 구성요소 중 데이터 전달부를 상세히 도시한 회로도이다.
*도면의 주요부분에 대한 부호의 설명
130, 220, 320 : 데이터 입력부
150, 240, 340 : 데이터 출력부
260, 360 : 커맨드 디코딩부
280, 290, 380, 390 : 데이터 전달부

Claims (8)

  1. 그룹 글로벌 라인을 공유하는 다수의 뱅크를 각각 구비하는 다수의 뱅크그룹;
    각 뱅크그룹에 대응하는 라이트 커맨드에 응답하여 외부로부터 인가된 데이터를 데이터 입력 글로벌 라인으로 전달하기 위한 데이터 입력수단; 및
    상기 라이트 커맨드에 응답하여 상기 데이터 입력 글로벌 라인에 실린 데이터를 다수의 그룹 글로벌 라인 중 어느 하나로 전달하기 위한 데이터 다중화수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    외부로부터 인가된 커맨드 및 어드레스를 디코딩하여 상기 라이트 커맨드를 생성하기 위한 커맨드 디코딩 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 그룹 글로벌 라인을 공유하는 다수의 뱅크를 각각 구비하는 다수의 뱅크그룹;
    각 뱅크그룹에 대응하는 리드 커맨드에 응답하여 데이터 출력 글로벌 라인에 실린 데이터를 외부로 출력하기 위한 데이터 출력수단; 및
    상기 리드 커맨드에 응답하여 다수의 그룹 글로벌 라인 중 어느 하나에 인가되어 있는 데이터를 상기 데이터 출력 글로벌 라인으로 전달하기 위한 데이터 역-다중화수단
    을 구비하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    외부로부터 인가된 커맨드 및 어드레스를 디코딩하여 상기 리드 커맨드를 생성하기 위한 커맨드 디코딩 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 그룹 글로벌 라인을 공유하는 다수의 뱅크를 각각 구비하는 다수의 뱅크그룹;
    각 뱅크그룹에 대응하는 라이트 커맨드에 응답하여 외부로부터 인가된 데이터를 데이터 입력 글로벌 라인으로 전달하기 위한 데이터 입력수단;
    각 뱅크그룹에 대응하는 리드 커맨드에 응답하여 데이터 출력 글로벌 라인에 실린 데이터를 외부로 출력하기 위한 데이터 출력수단; 및
    상기 라이트 커맨드에 응답하여 상기 데이터 입력 글로벌 라인에 실린 데이 터를 다수의 그룹 글로벌 라인 중 어느 하나로 전달하고, 상기 리드 커맨드에 응답하여 다수의 그룹 글로벌 라인 중 어느 하나에 인가되어 있는 데이터를 상기 데이터 출력 글로벌 라인으로 전달하기 위한 데이터 전달수단
    을 구비하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    외부로부터 인가된 커맨드 및 어드레스를 디코딩하여 상기 리드 커맨드 및 상기 라이트 커맨드를 생성하기 위한 커맨드 디코딩 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제5항에 있어서,
    상기 데이터 전달수단은,
    상기 라이트 커맨드 및 상기 리드 커맨드에 응답하여 전달제어신호를 생성하기 위한 전달제어신호 생성부;
    상기 전달제어신호에 응답하여 상기 데이터 입력 글로벌 라인에 실린 데이터를 다수의 그룹 글로벌 라인 중 어느 하나로 전달하기 위한 데이터 다중화부; 및
    상기 전달제어신호에 응답하여 다수의 그룹 글로벌 라인 중 어느 하나에 인가되어 있는 데이터를 상기 데이터 출력 글로벌 라인으로 전달하기 위한 데이터 역 -다중화부를 구비하는 반도체 메모리 소자.
  8. 제5항에 있어서,
    상기 데이터 입력 수단과 접속되고, 외부의 데이터를 입력받아 상기 데이터 입력 글로벌 라인에 전달하기 위한 데이터 입력 패드; 및
    상기 데이터 출력 수단과 접속되고, 상기 데이터 출력 글로벌 라인에 실린 데이터를 외부로 출력하기 위한 데이터 출력 패드를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
KR1020070118237A 2006-11-30 2007-11-20 반도체 메모리 소자 KR100890381B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070118237A KR100890381B1 (ko) 2006-11-30 2007-11-20 반도체 메모리 소자
US11/987,455 US7596049B2 (en) 2006-11-30 2007-11-30 Semiconductor memory device with a plurality of bank groups each having a plurality of banks sharing a global line group

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020060120100 2006-11-30
KR20060120100 2006-11-30
KR1020070118237A KR100890381B1 (ko) 2006-11-30 2007-11-20 반도체 메모리 소자

Publications (2)

Publication Number Publication Date
KR20080049625A true KR20080049625A (ko) 2008-06-04
KR100890381B1 KR100890381B1 (ko) 2009-03-25

Family

ID=39526986

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070118237A KR100890381B1 (ko) 2006-11-30 2007-11-20 반도체 메모리 소자

Country Status (2)

Country Link
US (1) US7596049B2 (ko)
KR (1) KR100890381B1 (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100936792B1 (ko) * 2008-07-10 2010-01-14 주식회사 하이닉스반도체 반도체 메모리 장치의 라이트 데이터 로딩 제어 회로 및방법
KR100949270B1 (ko) * 2008-07-10 2010-03-25 주식회사 하이닉스반도체 반도체 메모리 소자
KR101047053B1 (ko) * 2009-06-18 2011-07-06 주식회사 하이닉스반도체 반도체 집적회로
KR20130123726A (ko) * 2012-05-03 2013-11-13 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동 방법
US9183910B2 (en) 2012-05-31 2015-11-10 Samsung Electronics Co., Ltd. Semiconductor memory devices for alternately selecting bit lines
US10431274B2 (en) 2018-02-26 2019-10-01 SK Hynix Inc. Semiconductor memory device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100965768B1 (ko) * 2007-12-26 2010-06-24 주식회사 하이닉스반도체 반도체 메모리 소자
KR101877938B1 (ko) * 2011-12-21 2018-08-10 에스케이하이닉스 주식회사 반도체 메모리 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0172383B1 (ko) * 1995-10-04 1999-03-30 김광호 반도체 메모리장치의 데이터라인의 구조 및 그 배치방법
US6163863A (en) * 1998-05-22 2000-12-19 Micron Technology, Inc. Method and circuit for compressing test data in a memory device
KR100335486B1 (ko) * 1999-03-22 2002-05-04 윤종용 다수개의 스택형 뱅크들에 공유되는 데이터 입출력 라인의 구조를 갖는 반도체 메모리 장치
JP2000285694A (ja) * 1999-03-30 2000-10-13 Mitsubishi Electric Corp 半導体記憶装置および半導体記憶装置を搭載する半導体集積回路装置
KR100314129B1 (ko) * 1999-09-13 2001-11-15 윤종용 데이터 입출력 라인의 부하를 줄이는 뱅크 구성방법 및 데이터입출력 라인 배치방법으로 구현된 반도체 메모리 장치
DE10226585C1 (de) * 2002-06-14 2003-12-11 Infineon Technologies Ag RAM-Speicherschaltung
KR100639614B1 (ko) * 2004-10-15 2006-10-30 주식회사 하이닉스반도체 뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로및 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100936792B1 (ko) * 2008-07-10 2010-01-14 주식회사 하이닉스반도체 반도체 메모리 장치의 라이트 데이터 로딩 제어 회로 및방법
KR100949270B1 (ko) * 2008-07-10 2010-03-25 주식회사 하이닉스반도체 반도체 메모리 소자
US8031554B2 (en) 2008-07-10 2011-10-04 Hynix Semiconductor Inc. Circuit and method for controlling loading of write data in semiconductor memory device
KR101047053B1 (ko) * 2009-06-18 2011-07-06 주식회사 하이닉스반도체 반도체 집적회로
KR20130123726A (ko) * 2012-05-03 2013-11-13 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동 방법
US9183910B2 (en) 2012-05-31 2015-11-10 Samsung Electronics Co., Ltd. Semiconductor memory devices for alternately selecting bit lines
US10431274B2 (en) 2018-02-26 2019-10-01 SK Hynix Inc. Semiconductor memory device

Also Published As

Publication number Publication date
KR100890381B1 (ko) 2009-03-25
US7596049B2 (en) 2009-09-29
US20080144404A1 (en) 2008-06-19

Similar Documents

Publication Publication Date Title
KR100890381B1 (ko) 반도체 메모리 소자
JP5261803B2 (ja) 不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路
KR100790446B1 (ko) 스택뱅크 구조를 갖는 반도체 메모리 장치
KR102086465B1 (ko) 반도체 장치 및 그의 구동방법
US11355180B2 (en) Semiconductor devices and semiconductor systems including the same
US20100074035A1 (en) Semiconductor memory device
US20120155200A1 (en) Memory device, memory system including the same, and control method thereof
US7876624B2 (en) Data input circuit and semiconductor memory device including the same
KR100881133B1 (ko) 컬럼 어드레스 제어 회로
US11861369B2 (en) Processing-in-memory (PIM) device
KR100936792B1 (ko) 반도체 메모리 장치의 라이트 데이터 로딩 제어 회로 및방법
KR102407184B1 (ko) 반도체 메모리 장치 및 이를 포함하는 반도체 시스템
US11474787B2 (en) Processing-in-memory (PIM) devices
KR20190127143A (ko) 반도체 장치
US20210208816A1 (en) Processing-in-memory(pim) device
KR20040072224A (ko) 고속의 기입 및 독출동작을 가능하게 하는 입출력 구조를갖는 반도체 메모리장치
JP3534681B2 (ja) 半導体記憶装置
KR20090001255A (ko) 반도체 메모리 장치
US7593283B2 (en) Semiconductor memory device
KR100734323B1 (ko) 분산 배치된 데이터 입출력 라인들을 가지는 반도체 메모리장치
KR100933666B1 (ko) 반도체 메모리 소자
US11775295B2 (en) Processing-in-memory (PIM) devices
KR20020054506A (ko) 레이트 선택 동기 파이프라인 타입 반도체 메모리장치에서의 데이터 코히런시 유지방법 및 그에 따른데이터 코히런시 유지회로
JP2014041673A (ja) 半導体記憶装置
KR20120120759A (ko) 반도체 집적회로 및 그의 구동방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130225

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140221

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150223

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160223

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170223

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180223

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190220

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20200226

Year of fee payment: 12