KR101047053B1 - 반도체 집적회로 - Google Patents
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Abstract
반도체 집적회로는 서로 일정 거리를 두고 형성된 제 1 입출력 패드 그룹과 제 2 입출력 패드 그룹, 상기 제 1 입출력 패드 그룹과 상기 제 2 입출력 패드 그룹의 중간 영역에 형성되어 상기 제 1 입출력 패드 그룹 및 상기 제 2 입출력 패드 그룹과 데이터를 송수신 하기 위한 글로벌 입출력 라인, 상기 제 1 입출력 패드 그룹과 상기 제 2 입출력 패드 그룹을 중앙에 두고 양측에 형성된 제 1 메모리 뱅크 그룹 및 제 2 메모리 뱅크 그룹, 및 제어신호에 따라 상기 제 1 메모리 뱅크 그룹에서 출력된 데이터 또는 상기 제 2 메모리 뱅크 그룹에서 출력된 데이터를 선택하여 상기 글로벌 입출력 라인으로 출력하는 다중화부를 구비한다.
글로벌 입출력 라인
Description
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 집적회로에 관한 것이다.
반도체 집적회로는 리드 명령(Read Command)에 따라 복수개의 메모리 뱅크(Memory Bank)로부터 출력된 데이터를 각각의 데이터 입출력 패드(Pad)로 전송하기 위한 다수의 글로벌 입출력 라인(Global Input/Output Line: GIO)을 구비한다.
상기 글로벌 입출력 라인은 메모리 뱅크에서 데이터 입출력 패드까지 연장되며, 반도체 집적회로 내부에서 가장 넓고 길게 배치되어 있다.
따라서 글로벌 입출력 라인을 적절히 배치하고, 각 메모리 뱅크들로부터 글로벌 입출력 라인으로의 데이터 전송을 효율적으로 제어할 수 있는 기술 개발이 요구되고 있다.
본 발명은 레이아웃 마진 증가 및 데이터 전송 효율을 향상시킬 수 있도록 한 반도체 집적회로를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 집적회로는 서로 일정 거리를 두고 형성된 제 1 입출력 패드 그룹과 제 2 입출력 패드 그룹, 상기 제 1 입출력 패드 그룹과 상기 제 2 입출력 패드 그룹의 중간 영역에 형성되어 상기 제 1 입출력 패드 그룹 및 상기 제 2 입출력 패드 그룹과 데이터를 송수신 하기 위한 글로벌 입출력 라인, 상기 제 1 입출력 패드 그룹과 상기 제 2 입출력 패드 그룹을 중앙에 두고 양측에 형성된 제 1 메모리 뱅크 그룹 및 제 2 메모리 뱅크 그룹, 및 제어신호에 따라 상기 제 1 메모리 뱅크 그룹에서 출력된 데이터 또는 상기 제 2 메모리 뱅크 그룹에서 출력된 데이터를 선택하여 상기 글로벌 입출력 라인으로 출력하는 다중화부를 구비함을 특징으로 한다.
본 발명에 따른 반도체 집적회로의 글로벌 입출력 라인은 제 1 입출력 패드 그룹과 제 2 입출력 패드 그룹의 중간 영역을 형성한 물질과 다른 물질을 이용하여 상기 중간 영역에 적층 형성함을 다른 특징으로 한다.
본 발명에 따른 반도체 집적회로는 뱅크 어드레스(Bank Address)와 커맨드(Command)에 따라 제어신호를 생성하도록 구성된 제어부를 더 구비함을 또 다른 특징으로 한다.
본 발명에 따른 반도체 집적회로는 글로벌 입출력 라인을 서로 다른 메모리 뱅크 그룹들이 공유할 수 있으므로 글로벌 입출력 라인이 감소되고, 그 결과 글로벌 입출력 라인의 스큐(Skew)를 최소화함으로써 데이터 전송 마진(margin)을 증가시킬 수 있다.
본 발명에 따른 반도체 집적회로는 글로벌 입출력 라인의 배치 방식을 달리함으로써 반도체 집적회로의 레이아웃 마진(layout margin)을 증가시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 집적회로의 회로도이다.
본 발명의 반도체 집적회로는 쿼터 블록(Quarter Block) 구조의 예를 든 것이다. 쿼터 블록 구조는 반도체 집적회로 내부의 메모리 영역을 총 16개의 영역으로 구분할 수 있으며, 도 1에서는 8개의 메모리 뱅크를 갖는 두 개의 쿼터 블록 즉, 제 1 메모리 뱅크 그룹(110)과 제 2 메모리 뱅크 그룹(120)을 도시한 것이다.
본 발명은 반도체 집적회로의 리드 또는 라이트와 같은 액티브 동작시 동시에 선택되지 않는 쿼터 블록 즉, 도 1과 같이 동일한 부호로 표시된 메모리 뱅크들(BK2, BK3, BK6, BK7)로 구성된 제 1 메모리 뱅크 그룹(110) 및 제 2 메모리 뱅크 그룹(120)들이 글로벌 입출력 라인(GIO)을 공유할 수 있도록 구성하는 것, 그리고 글로벌 입출력 라인(GIO)을 제 1 입출력 패드 그룹(131)과 제 2 입출력 패드 그 룹(132) 사이의 영역에 배치하는 것을 핵심으로 한다.
상술한 설명은 쿼터 구조의 일 예를 든 것일 뿐, 메모리 영역의 구조, 용량 및 설계 방식에 따라 각 메모리 뱅크 그룹별 메모리 뱅크의 수는 달라질 수 있다.
또한 본 발명의 반도체 집적회로는 듀얼 랭크(Dual Rank) 구조를 가질 수 있으며, 그 경우 상기 제 1 메모리 뱅크 그룹(110)이 제 1 랭크(Rank)에 해당하고, 제 2 메모리 뱅크 그룹(120)이 제 2 랭크(Rank)에 해당한다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 집적회로(100)는 제 1 메모리 뱅크 그룹(110), 제 2 메모리 뱅크 그룹(120), 제 1 입출력 패드 그룹(131), 제 2 입출력 패드 그룹(132), 글로벌 입출력 라인(GIO), 다중화부(140) 및 제어부(150)를 구비한다.
제 1 메모리 뱅크 그룹(110) 및 제 2 메모리 뱅크 그룹(120)은 각각 동일한 순번을 갖는 4개의 메모리 뱅크(BK2, BK3, BK6, BK7)를 포함한다.
제 1 메모리 뱅크 그룹(110)과 제 2 메모리 뱅크 그룹(120) 사이에 제 1 입출력 패드 그룹(131)과 제 2 입출력 패드 그룹(132)이 배치된다.
본 발명에 따른 글로벌 입출력 라인(GIO)은 제 1 메모리 뱅크 그룹(110) 및 제 2 메모리 뱅크 그룹(120)의 데이터 입출력을 위해 공통으로 사용되며, 제 1 입출력 패드 그룹(131)과 제 2 입출력 패드 그룹(132)의 사이에 형성된다.
글로벌 입출력 라인(GIO)은 제 1 입출력 패드 그룹(131)과 제 2 입출력 패드 그룹(132)의 사이의 여유 영역에 형성할 수 있다.
또한 글로벌 입출력 라인(GIO)은 제 1 입출력 패드 그룹(131)과 제 2 입출력 패드 그룹(132)의 중간 영역에 형성한 물질과 다른 물질로 형성함으로써, 이미 다른 회로 구성이 점유한 영역 위에 적층하는 것도 가능하다. 예를 들어, 상기 중간 영역에 배치된 도전 라인과 절연막을 사이에 두고 글로벌 입출력 라인(GIO)을 형성함으로써, 상기 글로벌 입출력 라인(GIO)이 상기 중간 영역의 도전 라인과 서로 다른 평면에 위치하도록 하는 것이다.
다중화부(140)는 제어신호 즉, 제 1 제어신호(IOSATBP_UP) 및 제 2 제어신호(IOSATBP_DN)에 응답하여 제 1 메모리 뱅크 그룹(110)에서 출력된 데이터(RGIO_U0 ~ RGIO_Un) 또는 제 2 메모리 뱅크 그룹(120)에서 출력된 데이터(RGIO_D0 ~ RGIO_Dn)를 선택하여 상기 글로벌 입출력 라인(GIO)으로 전송하도록 구성된다.
제 1 제어신호(IOSATBP_UP)는 제 1 메모리 뱅크 그룹(110)에서 출력된 데이터(RGIO_U0 ~ RGIO_Un)를 선택하기 위한 신호이며, 제 2 제어신호(IOSATBP_DN)는 제 2 메모리 뱅크 그룹(120)에서 출력된 데이터(RGIO_D0 ~ RGIO_Dn)를 선택하기 위한 신호이다.
제어부(150)는 뱅크 어드레스(Bank Address: 이하, BA)와 커맨드(Command: 이하, CMD)에 응답하여 제 1 제어신호(IOSATBP_UP)와 제 2 제어신호(IOSATBP_DN)를 생성하도록 구성된다.
제어부(150)는 커맨드(CMD)가 액티브 동작을 정의하는 상태에서, 뱅크 어드레스(BA)가 제 1 메모리 뱅크 그룹(110)에 속하는 어느 하나의 메모리 뱅크를 지정할 경우, 상기 제 1 제어신호(IOSATBP_UP)를 활성화시킨다.
제어부(150)는 커맨드(CMD)가 액티브 동작을 정의하는 상태에서, 뱅크 어드레스(BA)가 제 2 메모리 뱅크 그룹(120)에 속하는 어느 하나의 메모리 뱅크를 지정할 경우, 상기 제 2 제어신호(IOSATBP_DN)를 활성화시킨다.
또한, 본 발명에 따른 반도체 집적회로(100)는 제 1 메모리 뱅크 그룹(110) 및 제 2 메모리 뱅크 그룹(120)에서 출력된 데이터를 드라이빙하여 다중화부(140)에 상기 데이터(RGIO_U0 ~ RGIO_Un, RGIO_D0 ~ RGIO_Dn)로 제공하기 위한 드라이버들(DRV)을 더 구비할 수 있다.
도 2는 도 1의 다중화부의 회로도이다.
도 2에 도시된 바와 같이, 다중화부(140)는 데이터 쌍들(RGIO_U0/RGIO_D0 ~ RGIO_Un/RGIO_Dn) 각각 중에서 하나를 제 1 제어신호(IOSATBP_UP) 및 제 2 제어신호(IOSATBP_DN)에 따라 선택하여 글로벌 입출력 라인(GIO)으로 전송하기 위한 복수개의 다중화 유닛(140a ~ 140n)을 구비한다.
복수개의 다중화 유닛(140a ~ 140n)은 서로 동일하게 구성할 수 있으므로 그 중 하나인 다중화 유닛(140a)의 구성을 설명하면 다음과 같다.
다중화 유닛(140a)은 제 1 선택부(140a_1) 및 제 2 선택부(140a_2)를 구비한다.
제 1 선택부(140a_1)는 제 1 제어신호(IOSATBP_UP)의 활성화에 응답하여 데이터(RGIO_U0)를 글로벌 입출력 라인(GIO)에 전송하도록 구성되며, 제 1 내지 제 4 트랜지스터(M1 ~ M4) 및 제 1 내지 제 3 인버터(IV1 ~ IV3)로 구현할 수 있다. 데이터(RGIO_U0)의 레벨을 유지할 수 있도록 제 2 및 제 3 인버터(IV2, IV3)가 래 치(Latch)를 구성한다.
제 2 선택부(140a_2)는 제 2 제어신호(IOSATBP_DN)의 활성화에 응답하여 데이터(RGIO_D0)를 글로벌 입출력 라인(GIO)에 전송하도록 구성되며, 제 5 내지 제 8 트랜지스터(M5 ~ M8) 및 제 4 내지 제 6 인버터(IV4 ~ IV6)로 구현할 수 있다. 데이터(RGIO_D0)의 레벨을 유지할 수 있도록 제 5 및 제 6 인버터(IV5, IV6)가 래치(Latch)를 구성한다.
이와 같이 구성된 본 발명에 따른 반도체 집적회로의 동작을 설명하면 다음과 같다.
커맨드(CMD)가 리드(Read) 또는 라이트(Write) 등의 액티브 동작을 지정하지 않은 상태라면, 제어부(150)는 뱅크 어드레스(BA)와 상관없이 제 1 제어신호(IOSATBP_UP) 및 제 2 제어신호(IOSATBP_DN)를 모두 비활성화상태로 유지시킨다.
한편, 커맨드(CMD)가 리드(Read)이고, 뱅크 어드레스(BA)가 메모리 뱅크(BK1)를 지정한다고 가정하면, 제어부(150)는 제 1 제어신호(IOSATBP_UP)를 활성화시키고, 제 2 제어신호(IOSATBP_DN)를 비활성화 상태로 유지시킨다.
도 2의 복수개의 다중화 유닛(140a ~ 140n)의 제 1 선택부들(140a-1 ~ 140n-1)은 활성화된 제 1 제어신호(IOSATBP_UP)에 따라 활성화되고 메모리 뱅크(BK1)에서 출력된 데이터(RGIO_U0 ~ RGIO_Un)를 선택하여 글로벌 입출력 라인(GIO)으로 전송한다.
이때 제 2 선택부들(140a-2 ~ 140n-2)은 비활성화된 제 2 제어신호(IOSATBP_DN)에 따라 비활성화 상태를 유지한다.
글로벌 입출력 라인(GIO)에 전송된 데이터(RGIO_U0 ~ RGIO_Un)는 제 1 입출력 패드 그룹(131) 및 제 2 입출력 패드 그룹(132)의 입출력 패드들을 통해 반도체 집적회로 외부로 출력된다.
한편, 커맨드(CMD)가 리드(Read)이고, 뱅크 어드레스(BA)가 메모리 뱅크(BK7)를 지정한다고 가정하면, 제어부(150)는 제 1 제어신호(IOSATBP_UP)를 비활성화상태로 유지시키고, 제 2 제어신호(IOSATBP_DN)를 활성화시킨다.
도 2의 복수개의 다중화 유닛(140a ~ 140n)의 제 2 선택부들(140a-2 ~ 140n-2)은 활성화된 제 2 제어신호(IOSATBP_DN)에 따라 메모리 뱅크(BK7)에서 출력된 데이터(RGIO_D0 ~ RGIO_Dn)를 선택하여 글로벌 입출력 라인(GIO)으로 전송한다.
이때 제 1 선택부들(140a-1 ~ 140n-1)은 비활성화된 제 1 제어신호(IOSATBP_UP)에 따라 비활성화 상태를 유지한다.
글로벌 입출력 라인(GIO)에 전송된 데이터(RGIO_D0 ~ RGIO_Dn)는 제 1 입출력 패드 그룹(131) 및 제 2 입출력 패드 그룹(132)의 입출력 패드들을 통해 반도체 집적회로 외부로 출력된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명에 따른 반도체 집적회로의 블록도,
도 2는 도 1의 다중화부의 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
110: 제 1 메모리 뱅크 그룹 120: 제 2 메모리 뱅크 그룹
131: 제 1 입출력 패드 그룹 132: 제 2 입출력 패드 그룹
140: 다중화부 150: 제어부
Claims (8)
- 서로 일정 거리를 두고 형성된 제 1 입출력 패드 그룹과 제 2 입출력 패드 그룹;상기 제 1 입출력 패드 그룹과 상기 제 2 입출력 패드 그룹의 중간 영역에 형성되어 상기 제 1 입출력 패드 그룹 및 상기 제 2 입출력 패드 그룹과 데이터를 송수신 하기 위한 글로벌 입출력 라인;상기 제 1 입출력 패드 그룹과 상기 제 2 입출력 패드 그룹을 중앙에 두고 양측에 형성된 제 1 메모리 뱅크 그룹 및 제 2 메모리 뱅크 그룹; 및제어신호에 따라 상기 제 1 메모리 뱅크 그룹에서 출력된 데이터 또는 상기 제 2 메모리 뱅크 그룹에서 출력된 데이터를 선택하여 상기 글로벌 입출력 라인으로 출력하는 다중화부를 구비하는 반도체 집적회로.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 글로벌 입출력 라인은 상기 중간 영역을 형성한 물질과 절연막을 사이에 두고 서로 다른 평면에 위치하도록 형성되는 반도체 집적회로.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,뱅크 어드레스(Bank Address)와 커맨드(Command)에 따라 상기 제어신호를 생성하도록 구성된 제어부를 더 구비하는 반도체 집적회로.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 3 항에 있어서,상기 제어부는상기 뱅크 어드레스와 커맨드에 응답하여 상기 제 1 메모리 뱅크 그룹에서 출력된 데이터를 선택하기 위한 제 1 제어신호와 상기 제 2 메모리 뱅크 그룹에서 출력된 데이터를 선택하기 위한 제 2 제어신호를 생성하도록 구성된 반도체 집적회로.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 4 항에 있어서,상기 제어부는상기 커맨드가 반도체 집적회로의 액티브 동작을 정의하고, 상기 뱅크 어드레스가 상기 제 1 메모리 뱅크 그룹에 속한 메모리 뱅크를 지정하는 경우 상기 제 1 제어신호를 활성화시키도록 구성된 반도체 집적회로.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 4 항에 있어서,상기 제어부는상기 커맨드가 반도체 집적회로의 액티브 동작을 정의하고, 상기 뱅크 어드레스가 상기 제 2 메모리 뱅크 그룹에 속한 메모리 뱅크를 지정하는 경우 상기 제 2 제어신호를 활성화시키도록 구성된 반도체 집적회로.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.상기 다중화부는상기 제 1 메모리 뱅크 그룹과 상기 제 2 메모리 뱅크 그룹에서 출력된 데이터 쌍들 각각 중에서 하나를 제 1 제어신호 및 제 2 제어신호에 따라 선택하여 상기 글로벌 입출력 라인으로 전송하기 위한 복수개의 다중화 유닛을 구비하는 반도체 집적회로.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 다중화 유닛은상기 제 1 제어신호의 활성화에 응답하여 상기 제 1 메모리 뱅크 그룹에 속한 메모리 뱅크에서 출력된 데이터를 상기 글로벌 입출력 라인에 전송하도록 구성된 제 1 선택부, 및상기 제 2 제어신호의 활성화에 응답하여 상기 제 2 메모리 뱅크 그룹에 속한 메모리 뱅크에서 출력된 데이터를 상기 글로벌 입출력 라인에 전송하도록 구성된 제 2 선택부를 구비하는 반도체 집적회로.
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| KR20060045988A (ko) * | 2004-05-10 | 2006-05-17 | 주식회사 하이닉스반도체 | 글로벌 데이터 버스를 구비한 반도체 메모리 소자 |
| KR20080049625A (ko) * | 2006-11-30 | 2008-06-04 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
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2009
- 2009-06-18 KR KR1020090054456A patent/KR101047053B1/ko not_active IP Right Cessation
Patent Citations (2)
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