KR20180035175A - 반도체 장치 - Google Patents

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KR20180035175A
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electrodes
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KR1020170125846A
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히로유끼 다까하시
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

종래의 반도체 장치에서는, 소비 전력을 저감할 수 없다는 문제가 있었다.
일 실시 형태에 의하면, 반도체 장치는, 베이스 칩 BD에 대하여 반도체 칩 MD가 적층되고, 적층되는 반도체 칩 MD가, n개의 관통 전극을 포함하는 제1 그룹과, m개의 관통 전극을 포함하는 제2 그룹을 갖고, 제1 그룹 내의 n개의 관통 전극과 제2 그룹 내의 m개의 관통 전극이 각각 시프트 순환 접속되고, n 및 m은 공약수가 1개인 값이 되도록 설정되고, 제1 그룹 내의 관통 전극을 통해 전달되는 제1 선택 신호와, 제2 그룹 내의 관통 전극을 통해 전달되는 제2 선택 신호의 조합에 의해 적층되는 반도체 칩의 활성 상태가 제어된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 예를 들어 복수의 반도체 칩이 적층되는 반도체 장치에서 사용되는 반도체 칩에 관한 것이다.
최근 들어, 적층한 반도체 칩을 1개의 패키지 내에 넣고, 적층한 반도체 칩 간을 반도체 기판을 관통하여 형성하는 관통 전극을 통해 접속하는 적층형 반도체 장치가 제안되어 있다. 이 적층형 반도체 장치의 일례가 특허문헌 1에 개시되어 있다.
특허문헌 1에 기재된 반도체 장치는, 적층된 복수의 메모리 칩을 구비하는 반도체 장치이며, 복수의 메모리 칩 각각은, 복수의 메모리 뱅크와, 복수의 메모리 뱅크에 각각 할당된 복수의 리드 라이트 버스와, 상기 복수의 리드 라이트 버스에 각각 할당되며 당해 메모리 칩을 관통하여 형성된 복수의 관통 전극을 구비하고, 복수의 메모리 칩에 각각 형성된 복수의 관통 전극 중, 적층 방향으로부터 보아 서로 동일 위치에 형성된 복수의 관통 전극은, 복수의 칩 간에 있어서 공통 접속되어 있고, 복수의 메모리 칩 각각은, 액세스가 요구된 것에 응답하여, 적층 방향으로부터 보아 서로 상이한 위치에 형성된 메모리 뱅크를 동시에 활성화하고, 이에 의해, 적층 방향으로부터 보아 서로 상이한 위치에 형성된 관통 전극을 통해 데이터의 입출력을 동시에 행한다.
일본 특허 제5654855호 명세서
적층형 반도체 장치에서는, 각 칩 상에 형성되는 구동 회로에 의해 적층 방향의 신호 경로에 부수되는 기생 용량을 구동함으로써, 반도체 칩 간의 신호의 송수신을 행한다. 그로 인해, 적층형 반도체 장치에서는, 적층 방향의 신호 경로에 부수되는 기생 용량의 크기에 따라, 구동 회로의 구동 능력 및 반도체 장치의 동작 속도가 설정된다. 즉, 적층형 반도체 장치에서는, 소비 전력, 혹은, 동작 속도 등의 다양한 성능을 향상시키기 위해서는, 적층 방향의 신호 경로에 부수되는 기생 용량을 저감해야만 하는 문제가 있다. 기타 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시 형태에 의하면, 반도체 장치는, 베이스 칩에 대하여 반도체 칩이 적층되고, 적층되는 반도체 칩이, n개의 관통 전극을 포함하는 제1 그룹과, m개의 관통 전극을 포함하는 제2 그룹을 갖고, 제1 그룹 내의 n개의 관통 전극과 제2 그룹 내의 m개의 관통 전극이 각각 시프트 순환 접속되고, n 및 m은 공약수가 1개인 값이 되도록 설정되고, 제1 그룹 내의 관통 전극을 통해 전달되는 제1 선택 신호와, 제2 그룹 내의 관통 전극을 통해 전달되는 제2 선택 신호의 조합에 의해 적층되는 반도체 칩의 활성 상태가 제어된다.
상기 일 실시 형태에 의하면, 반도체 장치는, 반도체 칩의 적층 방향으로 형성되는 신호 경로에 부수되는 기생 용량을 저감할 수 있다.
도 1은 실시 형태 1에 관한 반도체 장치의 적층 칩의 구성을 설명하는 도면이다.
도 2는 실시 형태 1에 관한 메모리 칩의 구성을 설명하는 블록도이다.
도 3은 실시 형태 1에 관한 메모리 칩의 관통 전극 및 패드의 접속을 설명하는 메모리 칩의 단면도이다.
도 4는 실시 형태 1에 관한 반도체 장치에 있어서의 신호 경로를 설명하는 도면이다.
도 5는 실시 형태 1에 관한 반도체 장치에 있어서 활성화시키는 칩의 선택 방법을 설명하는 표이다.
도 6은 실시 형태 1에 관한 반도체 장치의 베이스 칩의 블록도이다.
도 7은 실시 형태 1에 관한 반도체 장치의 메모리 칩의 칩 선택 회로를 설명하는 블록도이다.
도 8은 비교예에 관한 반도체 장치에 있어서의 신호 경로를 설명하는 도면이다.
도 9는 비교예에 관한 반도체 장치의 베이스 칩의 블록도이다.
도 10은 비교예에 관한 반도체 장치의 메모리 칩의 칩 선택 회로를 설명하는 블록도이다.
도 11은 실시 형태 2에 관한 반도체 장치에 있어서의 신호 경로를 설명하는 도면이다.
도 12는 실시 형태 2에 관한 반도체 장치의 칩 선택 회로를 설명하는 블록도이다.
도 13은 실시 형태 3에 관한 반도체 장치에 있어서의 신호 경로를 설명하는 도면이다.
설명의 명확화를 위해, 이하의 기재 및 도면은 적절히 생략 및 간략화가 이루어져 있다. 또한, 각 도면에 있어서, 동일한 요소에는 동일한 부호가 부여되어 있고, 필요에 따라 중복 설명은 생략되어 있다.
실시 형태 1
실시 형태 1에 관한 반도체 장치는, 복수의 반도체 칩을 적층하고, 적층한 반도체 칩 간을 반도체 기판을 관통하도록 형성한 관통 전극을 사용하여 접속하는 것이다. 적층하는 반도체 칩은, 소정의 처리를 행하는 기능 회로 칩, 프로그램을 실행하는 처리 회로 칩(예를 들어, CPU 코어 칩), 메모리 칩 등을 생각할 수 있다. 또한, 실시 형태 1에 관한 반도체 장치에서는, 가장 아래에 배치되는 베이스 칩이, 상층에 적층되는 반도체 칩의 기능을 이용하는 관계에 있는 것으로 한다. 이하의 설명에서는, 적층하는 칩의 일 형태로서, CPU 코어 칩을 베이스 칩, 메모리 칩을 적층되는 반도체 칩으로 하는 반도체 장치에 대하여 설명한다. 또한, 베이스 칩 및 적층하는 반도체 칩으로서 어떤 기능의 반도체 칩으로 할지는 이하에서 설명하는 형태에 한정되지 않는다.
또한, 메모리 칩은, 소정의 처리를 실시하는 내부 기능 회로로서, 메모리 소자와 메모리 소자에 대하여 리드 라이트 처리의 구체적인 처리를 행하는 제어 회로를 포함하는 메모리 회로를 포함한다. 또한, CPU 코어 칩은, 내부 기능 회로로서 연산 처리를 행하는 CPU 코어 회로와 외부와의 인터페이스 회로를 포함한다. 또한, 실시 형태 1에 관한 반도체 장치에서는, 복수의 메모리 칩을 사용함으로써 메모리의 대용량화를 행하지만, 복수의 메모리 칩에 의해 형성되는 메모리 영역은 복수의 메모리 공간으로 분할되고, 복수의 메모리 칩은 분할된 메모리 공간 중 어느 것이 할당되는 것으로 한다. 이하의 설명에서는, 분할된 메모리 공간으로서 메모리를 뱅크 단위로 취급하는 예를 설명한다. 그러나, 메모리 공간의 분할 방법은 뱅크 단위로 메모리를 취급하는 예에 한정되지 않는다.
도 1에 실시 형태 1에 관한 반도체 장치의 적층 칩의 구성을 설명하는 도면을 도시한다. 도 1에 도시하는 예는, 베이스 칩에 대하여 복수의 메모리 칩을 적층한 실시 형태 1에 관한 반도체 장치를 나타내는 것이다. 또한, 도 1에 도시하는 바와 같이, 메모리 칩에는, 반도체 기판을 관통하도록 관통 전극 TSV가 형성된다. 그리고, 관통 전극은 적층 방향으로부터 보아 동일 위치에 형성된다. 또한, 실시 형태 1에 관한 반도체 장치는, 베이스 칩과 최하층의 메모리 칩의 관통 전극 TSV의 사이, 및 각 다이의 관통 전극 TSV와 다른 칩의 관통 전극 TSV의 사이는, 땜납 볼에 의해 전기적으로 접속된다.
실시 형태 1에 관한 반도체 장치에서는, 하층에 배치되는 메모리 칩의 관통 전극을 통해 전달하는 신호를 상층에 배치되는 메모리 칩에 전달하는 경로에 특징 중 하나를 갖는다. 또한, 실시 형태 1에 관한 반도체 장치에서는, 메모리 칩에 형성되는 하측 패드, 상측 패드 및 내부 배선에 의해 신호의 전달 경로의 구성을 결정한다. 하측 패드는, 메모리 칩 내에 형성되는 패드이며 반도체 기판의 관통 전극에 접하도록 형성되는 것이다. 상측 패드는, 메모리 칩 내에 형성되는 패드이며 하측 패드보다도 상층에 형성되고, 상층에 배치되는 메모리 칩의 관통 전극과의 접속 단자가 되는 것이다. 내부 배선은, 하측 패드와 상측 패드를 접속함과 함께, 하측 패드와 메모리 칩의 내부 회로를 접속한다.
그래서, 도 2에 실시 형태 1에 관한 메모리 칩의 구성을 설명하는 블록도를 도시한다. 도 2에 도시하는 바와 같이, 실시 형태 1에 관한 메모리 칩은, 메모리 영역, 제어 회로 영역, TSV 접속 영역을 갖는다. 메모리 영역은, 데이터를 기억하는 메모리 소자가 복수 형성되는 영역이고, 제어 회로 영역은, 메모리 영역에 형성되는 메모리 소자에의 데이터의 기입과 판독을 행하는 리드 라이트 회로를 포함한다. 또한, 제어 회로 영역에는, 자(自) 칩이 선택되었을 때 리드 라이트 회로 등에 활성화 지시를 부여함으로써, 자 칩의 메모리 칩으로서의 기능을 활성화시키는 칩 선택 회로를 포함한다.
TSV 영역은, 관통 전극과, 하측 패드와, 상측 패드가 형성된다. 관통 전극은, 회로가 형성되지 않는 반도체 기판의 이면으로부터 회로가 형성되는 반도체 기판의 표면까지 반도체 기판을 관통하도록 형성되며, 반도체 기판의 표면에서 하측 패드와 접한다. 관통 전극은 하측 패드의 밑에 숨겨지는 위치에 형성되기 때문에, 도 2에 도시하는 예에서는, 관통 전극은 도시되어 있지 않다. 또한, 실시 형태 1에 관한 반도체 장치에서는, 1개의 관통 전극에 대응하는 상측 패드와 하측 패드의 조가 1조 설치된다. 그리고, 대응하는 관통 전극과 상측 패드와 하측 패드는 반도체 칩의 두께 방향에 있어서 동일 위치에 형성된다. 또한, 도 2에서는, 상측 패드가 하측 패드보다 작아지도록 도시했지만, 패드의 사이즈는, 상측 패드와 하측 패드가 모두 동일하거나, 혹은, 하측 패드가 상측 패드보다 작게 되어도 된다.
또한, 실시 형태 1에 관한 반도체 장치에서는, 복수의 관통 전극을 복수의 그룹으로 나누도록 설정하고, 1개의 그룹에 속하는 관통 전극의 수와 동일수의 적층 칩 내에서 동일 그룹 내의 관통 전극이 시프트 순환 접속되도록, 칩 내의 상측 패드와 하측 패드를 내부 배선으로 접속한다. 도 2에 도시하는 예에서는, 1개의 그룹에 4개의 관통 전극을 정의했을 경우를 도시하고 있다. 구체적으로는, 1개의 그룹에 속하는 관통 전극에 1부터 n의 번호를 할당한 경우, 내부 배선은, 1번째부터 n-1번째의 관통 전극에 대응하는 하측 패드를 2번째부터 n번째의 상기 관통 전극에 대응하는 상측 패드에 접속하고, n번째의 관통 전극에 대응하는 하측 패드를 1번째의 관통 전극에 대응하는 상측 패드에 접속한다. 내부 배선에 의해 각 메모리 칩 내의 상측 패드와 하측 패드를 이렇게 접속함으로써, n매의 메모리 칩을 적층한 경우에, 1개의 관통 전극에 입력된 신호가 적층된 n매의 메모리 칩 간을 전달하는 동안에 1번째부터 n번째의 관통 전극의 전부를 통과하게 된다. 또한, n매마다 동일한 신호 전달 경로를 형성할 수 있다. 이와 같이, n매의 메모리 칩마다 동일한 신호 전달 경로가 반복해서 형성되고, 또한, 신호가 n매의 메모리 칩 간을 전달하는 동안에 1번째부터 n번째의 관통 전극의 전부를 통과하는 접속 상태를 이하에서는 시프트 순환 접속이라 칭한다. 이하의 설명에서는, 이러한 신호 경로가 형성되는 관통 전극의 접속 형태를 시프트 순환 접속이라 칭한다.
또한, 실시 형태 1에 관한 반도체 장치에서는, 1개의 그룹에 속하는 복수의 관통 전극 중 1개의 관통 전극만이 메모리 칩의 내부 회로와 접속된다. 도 2에 도시하는 예에서는, 내부 배선이 1번째의 관통 전극을 통해 전달되는 신호만을 메모리 칩의 제어 회로 영역에 형성되는 회로에 전달한다.
여기서, 그룹화된 관통 전극, 상측 패드 및 하측 패드의 구조를 TSV 영역의 단면도를 사용하여 설명한다. 도 3에, 실시 형태 1에 관한 메모리 칩의 관통 전극 및 패드의 접속을 설명하는 메모리 칩의 단면도를 도시한다. 또한, 도 3에 도시하는 예에서는 4개의 관통 전극을 1개의 그룹으로 설정하고, 당해 4개의 관통 전극에 관한 부분만을 나타냈다.
도 3에 도시하는 바와 같이, 실시 형태 1에 관한 반도체 장치에서는, 반도체 기판을 관통하도록 관통 전극 TSV1 내지 TSV4가 형성된다. 그리고, 관통 전극 TSV1 내지 TSV4의 칩 표면측의 단부에는 하측 패드가 각각 형성된다. 그리고, 메모리 칩을 상면에서 보았을 경우에, 하측 패드와 동일 위치에 상측 패드가 형성된다. 이 상측 패드는 하측 패드보다도 상층에 형성된다.
또한, 도 3에 도시하는 바와 같이, 관통 전극 TSV1 내지 TSV3에 대응하는 하측 패드는, 관통 전극 TSV2 내지 TSV4에 대응하는 상측 패드와 내부 배선에 의해 접속된다. 관통 전극 TSV4에 대응하는 하측 패드는, 관통 전극 TSV1에 대응하는 상측 패드와 내부 배선에 의해 접속된다. 또한, 관통 전극 TSV1을 통해 입력되는 신호는, 내부 배선에 의해 메모리 칩의 내부 회로에 입력된다.
계속해서, 베이스 칩에 대하여 복수매의 메모리 칩을 적층한 경우의 실시 형태 1에 관한 반도체 장치의 신호 경로에 대하여 설명한다. 그래서, 도 4에 실시 형태 1에 관한 반도체 장치에 있어서의 신호 경로를 설명하는 도면을 나타낸다.
도 4에 도시하는 바와 같이, 실시 형태 1에 관한 반도체 장치는, 베이스 칩BD의 상층에 복수의 메모리 칩(예를 들어, 메모리 칩 MD0 내지 MD15)이 적층된다. 그리고, 메모리 칩 MD0 내지 MD15는, 관통 전극을 통해 베이스 칩으로부터의 신호가 부여된다. 또한, 실시 형태 1에 관한 반도체 장치에서는, 메모리 칩 MD0 내지 MD15는 각각 메모리 칩 MD0 내지 MD15에 의해 형성되는 메모리 영역 전체를 소정의 용량마다 분할한 메모리 공간(예를 들어, 뱅크 0 내지 뱅크 3) 중 어느 하나가 할당된다. 그리고, 실시 형태 1에 관한 반도체 장치에서는, 뱅크 0 내지 뱅크 3이 1개씩 포함되도록 메모리 다이 그룹 MDG0 내지 MDG3이 정의된다. 즉, 1개의 메모리 다이 그룹에는 4장의 메모리 칩이 포함된다.
또한, 실시 형태 1에 관한 반도체 장치에서는, 주로 뱅크에 관련되는 데이터 신호 및 제어 신호를 전달하는 뱅크 선택 패스, 공통 제어 신호 패스 및 데이터 IO 패스(이하 뱅크 액세스계 패스라고 칭함)를 관통 전극의 제1 그룹으로서 정의한다. 또한, 주로 메모리 칩마다 신호를 부여하는 다이 선택 패스 및 테스트 패스(이하, 칩 액세스계 패스라고 칭함)를 관통 전극의 제2 그룹으로서 정의한다. 그리고, 제1 그룹에 포함되는 제1 관통 전극의 개수를 n개(n은 제1 관통 전극의 수를 나타내는 정수), 제2 그룹에 포함되는 제2 관통 전극의 개수를 m개(m은 제2 관통 전극의 수를 나타내는 정수)로 한다. 그리고, n과 m을 공약수가 1개인 값으로 설정한다. 도 4에 도시하는 예에서는, n을 4, m을 5로 하였다. 또한, n은 뱅크의 수와 같은 값으로 하였다. 이와 같이, 제1 그룹에 포함되는 수와 1개의 메모리 다이 그룹에 포함되는 뱅크의 수를 동일수로 함으로써, 제1 그룹을 사용하여 뱅크마다의 메모리 제어를 용이하게 할 수 있다.
도 4에 도시하는 예에서는, 제1 그룹에 포함되는 제1 관통 전극을 통해 신호를 입출력하는 베이스 칩 상의 단자에 포트 BP10 내지 BP13을 부여하고, 제2 그룹에 포함되는 제2 관통 전극을 통해 신호를 입출력하는 베이스 칩 상의 단자에 포트 BP20 내지 BP24를 부여하였다. 또한, 제1 그룹에 포함되는 제1 관통 전극을 통해 신호를 전달하는 메모리 칩 상의 단자에 포트 P10 내지 P13을 부여하고, 제2 그룹에 포함되는 제2 관통 전극을 통해 신호를 전달하는 메모리 칩 상의 단자에 포트 P20 내지 P24를 부여하였다. 그리고, 각 메모리 칩은, 포트 P10 및 포트 P20을 통해 신호를 입출력하는 구성으로 하였다.
또한, 실시 형태 1에 관한 반도체 장치에 있어서, 베이스 칩에 대하여 적층되는 메모리 칩은, 각각, 도 2 및 도 3에서 설명한 상측 패드, 하측 패드 및 내부 배선의 구성을 갖는다. 이러한 메모리 칩을 적층함으로써, 실시 형태 1에 관한 반도체 장치는, 제1 그룹에 포함되는 관통 전극이 메모리 다이 그룹마다 시프트 순환 접속되고, 제2 그룹에 포함되는 관통 전극이 5장의 메모리 칩마다 시프트 순환 접속된다.
메모리 칩 간의 신호 경로를 도 4와 같이 형성함으로써, 특정한 1개의 칩의 선택을 제1 선택 신호(예를 들어, 뱅크 선택 신호)와 제2 선택 신호(예를 들어, 칩 선택 신호)의 2개의 신호를 사용하여 행할 수 있다. 그래서, 도 5에 실시 형태 1에 관한 반도체 장치에 있어서 활성화시키는 칩의 선택 방법을 설명하는 표를 나타낸다.
도 5에 도시하는 바와 같이, 실시 형태 1에 관한 반도체 장치에서는, 칩을 활성화시키는 뱅크 선택 신호를 출력하는 베이스 칩 상의 포트와, 칩 선택 신호를 출력하는 베이스 칩 상의 포트의 조합은 1개만이 된다. 예를 들어, 메모리 칩 MD4는, 뱅크 선택 신호를 포트 BP10으로부터 출력하고, 칩 선택 신호를 포트 BP24로부터 출력함으로써 선택된다.
상술한 바와 같이, 실시 형태 1에 관한 반도체 장치에서는, 베이스 칩이 출력하는 제1 선택 신호(예를 들어, 뱅크 선택 신호)와 제2 선택 신호(예를 들어, 칩 선택 신호)의 조합에 의해, 특정한 칩에 배치된 특정한 뱅크를 선택한다. 그래서, 이하에서, 베이스 칩과 메모리 칩에 있어서의 메모리 액세스에 관한 회로 구성을 설명한다.
먼저, 도 6에 실시 형태 1에 관한 반도체 장치의 베이스 칩의 블록도를 도시한다. 도 6에 도시하는 바와 같이, 실시 형태 1에 관한 반도체 장치는, CPU 코어(40), 입출력 버퍼(41), 메모리 액세스 제어 회로(42)를 갖는다. 또한, 실시 형태 1에 관한 반도체 장치는, 메모리와 신호의 송수신을 행하기 위한 복수의 포트가 설치된다. 도 6에서는, 이 복수의 포트 중 적층하는 메모리 칩의 관통 전극에 대응한 포트만을 나타냈다.
CPU 코어(40)는 적층하는 메모리 칩을 기억 영역으로서 이용하면서, 다양한 정보 처리를 행하는 연산 회로이다. 입출력 버퍼(41)는 CPU 코어(40)로부터 메모리 액세스 제어 회로(42)를 통해 부여되는 뱅크 데이터를 메모리 칩에 출력함과 함께, 메모리 칩으로부터 판독한 뱅크 데이터를 메모리 액세스 제어 회로(42)를 통해 CPU 코어(40)에 부여하는 회로이며, 복수의 입출력 버퍼 회로를 포함한다. 메모리 액세스 제어 회로(42)는 CPU 코어(40)로부터 부여되는 액세스 명령으로부터 메모리 칩에 부여하는 구체적인 동작 커맨드 및 어드레스 정보를 생성하고, 생성한 동작 커맨드 및 어드레스 정보를 메모리 칩에 부여한다. 구체적으로는, 메모리 액세스 제어 회로(42)는, 동작 커맨드로서, 활성화시키는 뱅크의 번호를 나타내는 활성화 명령, 리드 동작, 라이트 동작 등의 동작을 지시하는 동작 명령을 포함하는 신호를 뱅크 제어 신호로서 출력한다. 또한, 메모리 액세스 제어 회로(42)는 액세스하는 메모리 소자의 어드레스 정보를 출력한다. 이 어드레스 정보는, 상위 5비트가 칩 선택 신호로서 사용되고, 중위 4비트가 뱅크 선택 신호로서 사용되고, 하위 k비트가 선택한 뱅크에 있어서의 메모리의 어드레스를 나타내는 뱅크 내 선택 어드레스로서 사용된다.
또한, 도 6에 도시하는 바와 같이, 실시 형태 1에 관한 베이스 칩은, 출력하는 신호의 종류에 따라 복수의 포트가 그룹화되어 있다. 보다 구체적으로는, 뱅크 선택 신호, 뱅크 내 선택 어드레스, 뱅크 제어 신호 및 뱅크 데이터는, 각각 n개(예를 들어, n=4)의 관통 전극이 시프트 순환 접속되는 제1 그룹의 접속 형태가 되는 제1 관통 전극을 통해 신호의 송수신이 행해지기 때문에, 이들 신호의 입출력이 행해지는 베이스 칩의 포트는 제1 그룹과 동일한 개수 마련된다. 칩 선택 신호는, m개(예를 들어, m=4)의 관통 전극이 시프트 순환 접속되는 제2 그룹의 접속 형태가 되는 제2 관통 전극을 통해 신호의 송수신이 행해지기 때문에, 칩 선택 신호의 입출력이 행해지는 베이스 칩의 포트는 제2 그룹과 동일한 개수 마련된다.
또한, 칩 선택 신호 및 뱅크 선택 신호는, 1포트에 1비트의 신호가 입출력되는 신호이기 때문에, 이들 신호의 입출력 포트는, 각각 1개의 단자를 포함한다. 한편, 뱅크 내 선택 어드레스, 뱅크 제어 신호 및 뱅크 데이터는, 1개의 포트에 다비트의 신호가 입출력되는 신호이기 때문에, 이들 신호의 입출력 포트는, 1개의 포트에 복수의 단자를 포함하는 것으로 한다. 도 6에서는, 1개의 포트에 포함되는 단자의 수에 따르지 않고, 포트수만이 명확해지도록 도면을 작성하였다. 또한, 도 6에서는 CPU 코어(40)를 내부 회로의 1개로서 나타냈지만, CPU 코어(40)는 별도 칩 상에 설치되어 있어도 된다. 이 경우, 실시 형태 1에 관한 베이스 칩은, 입출력 버퍼(41), 메모리 액세스 제어 회로(42) 및 그것에 관련되는 포트가 형성되는 형태가 된다.
이어서, 메모리 칩 상에 형성되는 칩 선택 회로에 대하여 설명한다. 그래서, 도 7에 실시 형태 1에 관한 반도체 장치의 칩 선택 회로를 설명하는 블록도를 도시한다. 도 7에서는, 메모리 칩에 포함되는 회로 중 메모리 제어 회로(10), 버퍼 회로군(11), 칩 선택 회로(12), 입출력 버퍼(13) 및 이들 회로에 관련되는 관통 전극을 도시하였다. 또한, 도 7에서는, 관통 전극을 포트 단위로 나타냈기 때문에, 1개의 포트에 관통 전극이 1개인 도면으로 되어 있지만, 다비트의 신호가 전달되는 포트에는 복수의 관통 전극이 포함된다.
또한, 도 7에 도시하는 예에서는, 뱅크 데이터, 뱅크 내 선택 어드레스, 뱅크 제어 신호 및 뱅크 선택 신호가 상기에서 설명한 제1 그룹의 접속 구성의 관통 전극을 통해 메모리 칩에 부여되고, 칩 선택 신호가 상기에서 설명한 제2 그룹의 접속 구성의 관통 전극을 통해 메모리 칩에 부여된다.
도 7에 도시하는 예에서는, 버퍼 회로군(11)은 관통 전극을 통해 부여되는 신호를 칩 선택 회로(12)에 전달한다. 버퍼 회로군(11)은 전달하는 신호에 대응한 버퍼 회로(21 내지 24)를 갖는다. 칩 선택 회로(12)는 게이트 회로(31, 32), AND 회로(33)를 갖는다. AND 회로(33)는 뱅크 선택 신호와 칩 선택 신호가 모두 인에이블 상태(예를 들어, 하이레벨)인 경우에 하이레벨이 되는 칩 인에이블 신호 CH_EN을 출력한다. 게이트 회로(31)는 칩 인에이블 신호 CH_EN이 하이레벨인 기간에 뱅크 내 선택 어드레스를 메모리 제어 회로(10)에 출력한다. 게이트 회로(32)는 칩 인에이블 신호 CH_EN이 하이레벨인 기간에 뱅크 제어 신호를 메모리 제어 회로(10)에 출력한다. 여기서, 뱅크 내 선택 어드레스는, 메모리 칩 내에서 조작 대상의 뱅크 데이터가 저장되는 위치를 나타내는 어드레스이다. 뱅크 제어 신호는, 메모리에 대한 조작 명령이며, 예를 들어 리드 명령, 라이트 명령 등의 명령이 포함된다.
입출력 버퍼(13)는 메모리 칩에 대한 명령이 라이트 명령인 경우에는, 메모리 칩에 대하여 입력되는 기입 데이터를 메모리 칩 내에 전달한다. 또한, 입출력 버퍼(13)는 메모리 칩에 대한 명령이 리드 명령인 경우에는, 관통 전극을 통해 메모리 칩의 메모리 영역으로부터 판독한 판독 데이터를 베이스 칩에 출력한다.
여기서, 비교예로서, 뱅크에 대한 제어 및 조작을 행하는 뱅크 제어계의 신호를 제1 그룹의 접속 형태의 제1 관통 전극을 통해 행하고, 칩에 대한 제어 및 조작을 행하는 칩 제어계의 신호를 모든 칩에 공통으로 부여하는 공통 신호 경로로 행하는 반도체 장치에 대하여 설명한다. 그래서, 도 8에 비교예에 관한 반도체 장치에 있어서의 신호 경로를 설명하는 도면을 도시한다. 또한, 도 8에서는, 뱅크 제어계의 패스로서 뱅크 선택 패스와 데이터 IO 패스를 나타내고, 칩 제어계의 패스로서 칩 공통 신호 패스를 나타냈다.
도 8에 도시하는 바와 같이, 비교예에 관한 반도체 장치에서는, 뱅크 제어계의 패스를 실시 형태 1에 관한 반도체 장치에 있어서의 제1 그룹의 접속 형태의 제1 관통 전극과 같은 접속 형태의 관통 전극군에 의해 형성한다. 한편, 비교예에 관한 반도체 장치에서는, 칩 제어계의 패스를 칩 적층 방향으로부터 보아 동일한 위치에 배치되는 관통 전극을 직렬 접속하는 직렬 접속 관통 전극에 의해 구성한다. 그리고, 칩 제어계의 신호는 직렬 접속 관통 전극을 통해 적층되는 모든 칩에 한번에 송신된다. 또한, 칩 제어계의 패스에는 2종류의 접속이 존재한다. 제1 직렬 접속 관통 전극은, 관통 전극을 통해 전달되는 신호를 분기시킨 신호를 각 메모리 칩에 부여한다. 도 8에서는, 이 제1 직렬 접속 관통 전극을 포함하는 포트에 P0라는 부호를 붙이고, 포트 P0에 신호를 출력하는 베이스 칩 상의 포트에 BP0라는 부호를 붙였다. 제2 직렬 접속 관통 전극은, 메모리 칩 상에 형성된 테스트 패스를 통해 상층에 적층된 칩에 신호를 전달한다. 도 8에서는, 이 제2 직렬 접속 관통 전극을 포함하는 포트에 P1이라는 부호를 붙이고, 포트 P1에 신호를 출력하는 베이스 칩 상의 포트에 BP1이라는 부호를 붙였다.
계속해서, 도 9에 비교예에 관한 반도체 장치의 베이스 칩의 블록도를 도시한다. 도 9에 도시하는 바와 같이 비교예에 관한 반도체 장치의 베이스 칩은, CPU 코어(40), 입출력 버퍼(41), 메모리 액세스 제어 회로(142), 메모리 설정 회로(143)를 갖는다. CPU 코어(40) 및 입출력 버퍼(41)는 실시 형태 1에 관한 베이스 칩과 동일한 것이다. 또한, 도 9에 도시하는 예에 있어서도 CPU 코어(40)와 입출력 버퍼(41) 사이의 데이터 입출력은, 메모리 액세스 제어 회로(142)를 통해 행해진다. 메모리 액세스 제어 회로(142)는 메모리 액세스 제어 회로(42)와 마찬가지로 CPU 코어(40)로부터 부여되는 액세스 명령으로부터 메모리 칩에 부여하는 구체적인 동작 커맨드 및 어드레스 정보를 생성하고, 생성된 동작 커맨드 및 어드레스 정보를 메모리 칩에 부여한다. 그러나, 메모리 액세스 제어 회로(142)는 생성하는 어드레스 정보 및 동작 커맨드가 메모리 액세스 제어 회로(42)와는 상이하다. 구체적으로는, 메모리 액세스 제어 회로(142)는 칩 선택 어드레스가 되는 액세스 어드레스의 상위 i비트 및 뱅크 내 선택 어드레스가 되는 액세스 어드레스의 하위 k비트를 각각 1개의 포트(예를 들어, 포트 BP0)에 출력한다. 또한, 메모리 액세스 제어 회로(142)는 뱅크 제어 신호에 더하여, 활성화되는 칩의 번호를 나타내는 커맨드를 포함하는 칩 제어 신호를 생성한다. 칩 제어 신호는 포트 BP0을 통해 메모리 칩에 부여된다. 메모리 설정 회로(143)는 칩마다 상이한 칩 번호 및 칩 선택 어드레스를 설정하는 칩 선택 어드레스 설정 신호를 출력한다. 이 칩 선택 어드레스 설정 신호는, 포트 BP1을 통해 메모리 칩에 부여된다.
계속해서, 도 10에 비교예에 관한 반도체 장치의 메모리 칩의 칩 선택 회로를 설명하는 블록도를 도시한다. 도 10에 도시하는 바와 같이, 비교예에 관한 메모리 칩은, 메모리 제어 회로(10), 버퍼 회로군(111), 메모리 선택 회로(112), 입출력 버퍼(13)를 갖는다. 메모리 제어 회로(10) 및 입출력 버퍼(13)는 실시 형태 1에 관한 메모리 칩과 같다. 도 10에서는, 메모리 칩에 포함되는 회로 중 메모리 제어 회로(10), 버퍼 회로군(111), 칩 선택 회로(112), 입출력 버퍼(13) 및 이들 회로에 관련되는 관통 전극을 도시하였다. 또한, 도 10에서는, 관통 전극을 포트 단위로 나타냈기 때문에, 1개의 포트에 관통 전극이 1개인 도면으로 되어 있지만, 다비트의 신호가 전달되는 포트에는 복수의 관통 전극이 포함된다.
또한, 도 10에 도시하는 예에서는, 뱅크 데이터 및 뱅크 내 선택 어드레스가 상기에서 설명한 제1 그룹의 접속 구성의 관통 전극을 통해 메모리 칩에 부여되고, 칩 선택 어드레스, 뱅크 내 선택 어드레스, 칩 제어 신호, 뱅크 제어 신호 및 칩 선택 어드레스 설정 신호가 상기에서 설명한 직렬 접속 관통 전극을 통해 메모리 칩에 부여된다.
도 10에 도시하는 예에서는, 버퍼 회로군(111)은 관통 전극을 통해 부여되는 신호를 칩 선택 회로(112)에 전달한다. 버퍼 회로군(111)은 전달하는 신호에 대응한 버퍼 회로(121 내지 126)를 갖는다. 칩 선택 회로(112)는 게이트 회로(131, 134), 어드레스 판정 회로(132), AND 회로(133, 136), 칩 제어값 판정 회로(135), 레지스터(137, 138)를 갖는다. 레지스터(137, 138)는, 데이지 체인 접속되는 복수의 레지스터의 일부이며, 칩 선택 어드레스 설정 신호가 저장된다. 이 칩 선택 어드레스 설정 신호는, 포트 P1의 관통 전극을 통해 입력되고, 다시 포트 P1에 복귀된다. 어드레스 판정 회로(132)는 레지스터(138)에 저장된 값에 기초하여 칩 선택 어드레스의 설정값이 설정되고, 당해 설정값과 칩 선택 어드레스가 일치한 경우에 모든 신호가 하이레벨이 되는 다비트의 신호를 출력한다. 칩 제어값 판정 회로(135)는 레지스터(137)에 저장된 값에 기초하여 뱅크 제어 신호의 설정값이 설정되고, 당해 설정값과 뱅크 제어 신호가 나타내는 값이 일치한 경우에 모든 신호가 하이레벨이 되는 다비트의 신호를 출력한다.
AND 회로(133)는 뱅크 선택 신호와 어드레스 판정 회로(132)로부터 부여되는 신호가 모두 하이레벨이 됨에 따라서 하이레벨이 되는 어드레스 인에이블 신호 ADD_EN을 출력한다. 게이트 회로(131)는 뱅크 선택 신호가 하이레벨인 기간에 뱅크 내 선택 어드레스를 메모리 제어 회로(10)에 출력한다. 게이트 회로(134)는 뱅크 선택 신호가 하이레벨인 기간에 뱅크 제어 신호를 메모리 제어 회로(10)에 출력한다. AND 회로(136)는 어드레스 인에이블 신호 ADD_CH가 하이레벨이며 또한 칩 제어값 판정 회로(135)가 출력하는 신호가 전부 하이레벨이 됨에 따라서 칩 인에이블 신호 CH_EN을 하이레벨로 한다.
비교예에 관한 메모리 칩에서는, 적층되는 메모리 칩의 초기화 처리에 의해 적층되는 칩의 순서를 칩 선택 어드레스 설정 신호에 의해 부여하지 않으면, 자(自) 메모리 칩이 적층된 위치를 각 메모리 칩이 인식할 수 없다. 그리고, 비교예에 관한 반도체 장치에서는, 적층되는 메모리 칩의 전부에 칩 선택 어드레스 및 칩 제어 신호를 부여하지 않으면, 베이스 칩이 액세스를 행하는 메모리 칩을 정확하게 활성화할 수 없다. 이와 같이, 비교예에 관한 반도체 장치에서는, 칩 제어계의 신호를 직렬 접속 관통 전극을 통해 모든 메모리 칩에 부여할 수밖에 없는 사정이 있다.
여기서, 실시 형태 1에 관한 반도체 장치와 비교예에 관한 반도체 장치를 비교한다. 실시 형태 1에 관한 반도체 장치는, 메모리 칩이, 활성화하는 메모리 뱅크를 지시하는 제1 선택 신호를 베이스 칩으로부터 전달하고, 반도체 기판을 관통하여 형성되는 n개(n은 정수)의 제1 관통 전극과, 활성화하는 메모리 칩을 지시하는 제2 선택 신호를 베이스 칩으로부터 전달하고, 반도체 기판을 관통하여 형성되는 m개(m은 정수)의 제2 관통 전극과, 하측에 배치되는 칩의 1번째부터 n-1번째의 제1 관통 전극을 상측에 배치되는 칩의 2번째부터 n번째의 제1 관통 전극에 접속하고, 하측에 배치되는 칩의 n번째의 제1 관통 전극을 상측에 배치되는 칩의 1번째의 제1 관통 전극에 접속하도록 제1 관통 전극을 시프트 순환 접속하는 제1 내부 배선과, 하측에 배치되는 칩의 1번째부터 m-1번째의 제2 관통 전극을 상측에 배치되는 칩의 2번째부터 m번째의 제2 관통 전극에 접속하고, 하측에 배치되는 칩의 m번째의 제2 관통 전극을 상측에 배치되는 칩의 1번째의 제2 관통 전극에 접속하도록 제2 관통 전극을 시프트 순환 접속하는 제2 내부 배선을 갖고, n과 m은, 공약수가 1개의 값이 되도록 설정된다. 그리고, 실시 형태 1에 관한 반도체 장치는, 이러한 배선을 갖는 메모리 칩을 복수매 적층함으로써, 상층에 배치되는 메모리 칩에 순환적으로 신호가 전달된다. 그리고, 실시 형태 1에 관한 반도체 장치는, 제1 선택 신호와 제2 선택 신호의 조합에 의해 메모리 칩의 활성 상태를 제어한다.
즉, 실시 형태 1에 관한 반도체 장치는, 칩 제어계의 신호와 뱅크 제어계의 신호를 모두 시프트 순환 접속되는 관통 전극을 통해 메모리 칩에 부여한다. 또한, 실시 형태 1에 관한 반도체 장치에서는, 메모리 칩 상의 특정한 포트와 내부 회로를 내부 배선에 의해 접속한다. 이에 의해, 실시 형태 1에 관한 반도체 장치에서는, 베이스 칩 상의 특정한 포트로부터 출력된 신호가, 시프트 순환 접속의 순환수에 대응한 위치에 배치되는 메모리 칩에만 전달된다. 예를 들어, 도 4에 있어서, 베이스 칩의 포트 BP10으로부터 출력되는 신호는, 순환수가 4가 되는 신호 경로를 통해 메모리 칩에 전달되기 때문에, 뱅크 0으로서 정의되는 메모리 칩 MD0, MD4, MD8, MD12에만 전달된다. 또한, 베이스 칩의 포트 BP20으로부터 출력되는 신호는, 순환수가 5가 되는 신호 경로를 통해 메모리 칩에 전달되기 때문에, 메모리 칩 MD0, MD5, MD10, MD15에만 전달된다.
이러한 것으로부터, 실시 형태 1에 관한 반도체 장치에서는, 각 메모리 칩의 적층 위치를, 베이스 칩 상의 포트의 번호에 의해 특정할 수 있고, 비교예에 관한 반도체 장치와 같이 초기화 동작에 의해 각 메모리 칩의 적층 위치를 지정할 필요가 없다. 또한, 실시 형태 1에 관한 반도체 장치에서는, 칩 제어계의 신호를 전달하는 경로의 순환수 m과 뱅크 제어계의 신호를 전달하는 경로의 순환수 n의 공약수가 1개인 값이 되도록 설정한다. 이에 의해, n과 m의 공배수 이하의 적층수라면, 개별의 칩 선택 신호와 뱅크 선택 신호의 조합에 의해 특정한 칩에 배치되는 특정한 뱅크를 지정할 수 있다. 이러한 것으로부터, 실시 형태 1에 관한 반도체 장치에 탑재되는 메모리 칩에서는, 칩 선택 회로의 구성을 비교예에 관한 반도체 장치에 탑재되는 메모리 칩보다도 간략화할 수 있다.
또한, 실시 형태 1에 관한 반도체 장치는, 칩 제어계의 신호 전달 경로와 뱅크 제어계의 신호 전달 경로의 양쪽을 시프트 순환 접속함으로써, 칩 제어계의 신호 전달 경로에 대해서도 신호 전달 경로에 부수되는 내부 회로에 관한 기생 용량을, 비교예에 관한 반도체 장치보다도 작게 할 수 있다.
상기 설명으로부터, 실시 형태 1에 관한 반도체 장치는, 메모리 칩의 제어에 사용하는 신호 전달 경로에 부수되는 기생 용량을 저감하고, 신호 전달에 요하는 소비 전력을 저감할 수 있다. 또한, 실시 형태 1에 관한 반도체 장치에서는, 신호 전달에 요하는 소비 전력을 저감함으로써, 베이스 칩 및 메모리 칩에 있어서의 전원 노이즈를 저감하고, 동작의 안정도를 높일 수 있다. 구체적으로는, 전원 노이즈를 저감함으로써 메모리의 노이즈 마진을 확대할 수 있다. 또한, 신호 전달에 요하는 소비 전력을 저감함으로써, 신호를 출력하는 트랜지스터의 구동 능력을 작게 할 수 있기 때문에, 구동 회로를 구성하는 트랜지스터 사이즈를 작게 할 수 있다.
또한, 실시 형태 1에 관한 반도체 장치에서는, 신호 전달 경로에 부수되는 기생 용량이 작기 때문에, 반도체 장치의 동작 속도를 높일 수 있다.
또한, 실시 형태 1에 관한 반도체 장치에서는, 동일한 내부 배선 구조의 메모리 칩을 적층하는 것만으로 메모리 칩 간에서 신호를 순환적으로 전달하는 신호 전달 경로를 형성할 수 있다. 즉, 실시 형태 1에 관한 반도체 장치에서는, 동일한 제조 공정에서 제조된 메모리 칩을 적층하는 것만으로 시프트 순환 접속된 신호 전달 경로를 형성할 수 있기 때문에, 메모리 칩의 관리가 용이하다.
또한, 실시 형태 1에 관한 반도체 장치에서는, 메모리 칩 상에 형성되는 칩 선택 회로에 있어서 칩 인에이블 신호 CH_EN을 출력하는 회로를 1개의 AND 회로만으로 형성할 수 있기 때문에, 칩 선택 회로에 요하는 회로를 삭감할 수 있다.
또한, 실시 형태 1에 관한 반도체 장치에서는, 초기화 처리에 있어서 각 메모리 칩에 적층 위치를 인식시키기 위한 칩 선택 어드레스 설정 신호를 사용할 필요가 없기 때문에, 기동 처리를 고속화할 수 있다.
실시 형태 2
실시 형태 2에서는, 실시 형태 1에 관한 반도체 장치의 다른 형태에 대하여 설명한다. 그래서, 도 11에 실시 형태 2에 관한 반도체 장치에 있어서의 신호 경로를 설명하는 도면을 도시한다. 도 11에 도시하는 바와 같이, 실시 형태 2에 관한 반도체 장치는, 신호 전달 경로에 이상이 없는 경우에 사용하는 통상 패스에 더하여, 통상 패스로서 사용하고 있는 신호 전달 경로에 이상이 발생한 경우에 사용하는 용장 패스를 갖는다. 이 용장 패스는, 치환의 대상이 되는 패스와 동일한 접속 형태를 갖는다.
이 용장 패스를 포함하는 메모리 칩의 구성에 대하여 설명한다. 그래서, 도 12에 실시 형태 2에 관한 반도체 장치의 칩 선택 회로를 설명하는 블록도를 도시한다. 또한, 도 12에서는, 메모리 칩에 전달되는 신호가 다비트인지 1비트인지에 대해서는 명시를 생략하였다.
도 12에 도시하는 바와 같이, 실시 형태 2에 관한 메모리 칩은, 메모리 제어 회로(10), 칩 선택 회로(12), 입출력 버퍼(13)에 더하여 제1 패스 전환 회로(예를 들어, 패스 전환 회로(14)), 제2 패스 전환 회로(예를 들어, 패스 전환 회로(15))를 갖는다. 또한, 실시 형태 2에 관한 메모리 칩은, 버퍼 회로군(11)을 대신하여 버퍼 회로군(11a)을 갖는다. 버퍼 회로군(11a)은 입력되는 신호의 증가에 맞추어 버퍼 회로의 개수를 증가시킨 것이며, 버퍼 회로군(11)과 실질적으로는 변함없다. 버퍼 회로군(11a)은 버퍼 회로(21 내지 28)를 갖는다.
도 12에 도시하는 예에서는, 뱅크 데이터, 뱅크 내 선택 어드레스, 뱅크 제어 신호, 뱅크 선택 신호가 전달되는 관통 전극이 제1 그룹에 속하는 통상 패스이며, 칩 선택 신호가 전달되는 관통 전극이 제2 그룹에 속하는 통상 패스이다. 그리고, 이들 통상 패스에 더하여, 실시 형태 2에 관한 메모리 칩은, 제1 용장 패스, 제1 용장 전환 패스, 제2 용장 패스, 제2 용장 전환 패스를 갖는다.
제1 용장 패스는, n개(예를 들어, n=4)의 제1 관통 전극과 제1 내부 배선에 의해 형성되는 신호 전달 경로와 동일 구성의 신호 전달 경로를 구성한다. 제1 용장 전환 패스는, n개의 제1 관통 전극과 제1 내부 배선에 의해 형성되는 신호 전달 경로와 동일 구성의 신호 전달 경로를 구성하고, 제1 패스 전환 신호를 전달한다. 제2 용장 패스는, m개(예를 들어, m=3)의 제2 관통 전극과 제2 내부 배선에 의해 형성되는 신호 전달 경로와 동일 구성의 신호 전달 경로를 구성한다. 제2 용장 전환 패스는, m개의 제2 관통 전극과 제2 내부 배선에 의해 형성되는 신호 전달 경로와 동일 구성의 신호 전달 경로를 구성하고, 제2 패스 전환 신호를 전달한다.
그리고, 패스 전환 회로(14)는, 제1 패스 전환 신호에 의해, 제1 관통 전극을 통해 전달되는 신호를 메모리 칩에 형성되는 내부 회로(예를 들어, 메모리 제어 회로(10))에 전달할지, 제1 용장 패스를 통해 전달되는 신호를 상기 메모리 칩에 형성되는 내부 회로에 전달할지를 전환한다. 패스 전환 회로(15)는 제2 패스 전환 신호에 의해, 제2 관통 전극을 통해 전달되는 신호를 메모리 칩에 형성되는 내부 회로에 전달할지, 제2 용장 패스를 통해 전달되는 신호를 메모리 칩에 형성되는 내부 회로에 전달할지를 전환한다.
패스 전환 회로(14)는 스위치 SW1a 내지 SW4a, SW1b 내지 SW4b를 갖는다. 패스 전환 회로(14)는 제1 패스 전환 신호에 따라, 스위치 SW1a 내지 SW4a와, 스위치 SW1b 내지 SW4b 중 어느 것을 온시킬지를 전환한다. 예를 들어, 패스 전환 회로(14)는 뱅크 제어 신호를 전달하는 경로에 단선 등이 발생한 경우, 제1 패스 전환 신호에 따라, 스위치 SW1a, SW2a, SW3b, SW4b를 온시키고, 스위치 SW1b, SW2b, SW3a, SW4a를 오프한다. 그리고, 베이스 칩이, 원래 뱅크 선택 신호를 출력하고 있었던 포트로부터 뱅크 제어 신호를 출력하고, 뱅크 선택 신호를 제1 용장 패스에 대응하는 포트로부터 출력함으로써, 메모리 칩의 내부 회로에 모든 신호를 단선한 경로를 사용하지 않고 전달할 수 있다.
또한, 패스 전환 회로(15)는 스위치 SW5a, SW5b를 갖는다. 패스 전환 회로(15)는 제2 패스 전환 신호에 따라, 스위치 SW5a와, 스위치 SW5b 중 어느 것을 온시킬지를 전환한다. 예를 들어, 패스 전환 회로(15)는 칩 선택 신호를 전달하는 경로에 단선 등이 발생한 경우, 제2 패스 전환 신호에 따라, 스위치 SW5b를 온시키고, 스위치 SW5b를 오프한다. 그리고, 베이스 칩이, 칩 선택 신호를 제1 용장 패스에 대응하는 포트로부터 출력함으로써, 메모리 칩의 내부 회로에 칩 선택 신호를 단선한 경로를 사용하지 않고 전달할 수 있다.
상기 설명으로부터, 실시 형태 2에 관한 반도체 장치는, 통상 패스에 더하여 용장 패스를 가짐으로써, 신호 전달 경로의 신뢰성을 향상시킬 수 있다. 또한, 실시 형태 2에 관한 반도체 장치는, 통상 패스와 용장 패스의 전환을, 관통 전극의 그룹마다가 아닌, 그룹화된 관통 전극마다, 혹은, 포트마다 전환할 수 있다. 이에 의해, 실시 형태 2에 관한 반도체 장치는, 적은 관통 전극수로 높은 용장 능력을 실현할 수 있다.
실시 형태 3
실시 형태 3에서는, 실시 형태 1에 관한 반도체 장치의 다른 형태에 대하여 설명한다. 그래서, 도 13에 실시 형태 3에 관한 반도체 장치에 있어서의 신호 경로를 설명하는 도면을 도시한다.
도 13에 도시하는 바와 같이 실시 형태 3에 관한 반도체 장치에서는, 신호 전달 경로를 구성하기 위해 형성하는 시프트 순환 접속의 순환수를 3종류 마련한다. 즉, 실시 형태 3에 관한 반도체 장치에서는, 복수의 관통 전극이 o개(o는 정수)인 상기 관통 전극을 포함하는 제3 그룹을 포함한다.
도 13에 도시하는 예에서는, 순환수로서 3, 4, 5의 3종류를 사용한다. 구체적으로는, 도 13에 도시한 실시 형태 3에 관한 반도체 장치는, 뱅크 제어계의 신호를 순환수 n이 4가 되는 신호 전달 경로를 통해 전달하고, 칩 제어계의 신호를 순환수 m이 5가 되는 신호 전달 경로와 순환수 o가 3이 되는 신호 전달 경로의 2개의 경로를 사용하여 전달한다. 또한, 실시 형태 3에 관한 반도체 장치에 있어서도, 신호 전달 경로 간의 순환수는 공약수가 1개인 값이 되도록 설정된다.
또한, 실시 형태 3에 관한 메모리 칩에서는, 내부 배선이, 제3 그룹에 속하는 관통 전극에 대응하여 설치되는 복수의 하측 패드 및 복수의 상측 패드에 대해서, 1번째부터 o-1번째의 하측 패드를 2번째부터 o번째의 상측 패드와 접속하고, 또한, o번째의 하측 패드를 1번째의 상측 패드에 접속한다.
이와 같이, 공약수가 1개인 값이 되는 순환수가 되는 관통 전극의 그룹을 증가시킴으로써, 적층 가능한 메모리 칩수를 증가시킬 수 있다. 예를 들어, 실시 형태 1에 관한 반도체 장치에서는, 적층수의 최댓값은 20인 것에 비해, 실시 형태 3에 관한 반도체 장치에서는, 적층수의 최댓값을 60까지 증가시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 이미 설명한 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양한 변경이 가능한 것은 물론이다.
10: 메모리 제어 회로
11: 버퍼 회로군
12: 칩 선택 회로
13: 입출력 버퍼
14: 패스 전환 회로
15: 패스 전환 회로
21 내지 28: 버퍼 회로
31, 32: 게이트 회로
33: AND 회로
40: CPU 코어
41: 입출력 버퍼
42: 메모리 액세스 제어 회로
MD: 메모리 칩
BD: 베이스 칩
MDG: 메모리 다이 그룹
P: 포트
BP: 포트

Claims (11)

  1. 데이터를 저장하는 메모리 영역으로의 데이터의 입출력을 제어하는 메모리 제어 회로가 형성되는 베이스 칩과,
    상기 메모리 영역의 일부를 구성하는 메모리 회로가 형성되고, 상기 베이스 칩에 대하여 적층되도록 배치되는 복수의 메모리 칩을 갖고,
    상기 복수의 메모리 칩은 각각,
    상기 메모리 영역을 소정의 기억 용량마다 분할한 복수의 메모리 공간 중 어느 1개가 할당되고,
    활성화하는 상기 메모리 공간을 지시하는 제1 선택 신호를 상기 베이스 칩으로부터 전달하고,
    반도체 기판을 관통하여 형성되는 n개(n은 정수)의 제1 관통 전극과,
    활성화하는 상기 메모리 칩을 지시하는 제2 선택 신호를 상기 베이스 칩으로부터 전달하고, 상기 반도체 기판을 관통하여 형성되는 m개(m은 정수)의 제2 관통 전극과,
    하측에 배치되는 칩의 1번째부터 n-1번째의 상기 제1 관통 전극을 상측에 배치되는 칩의 2번째부터 n번째의 상기 제1 관통 전극에 접속하고, 하측에 배치되는 칩의 n번째의 상기 제1 관통 전극을 상측에 배치되는 칩의 1번째의 상기 제1 관통 전극에 접속하도록 상기 제1 관통 전극을 시프트 순환 접속하는 제1 내부 배선과,
    하측에 배치되는 칩의 1번째부터 m-1번째의 상기 제2 관통 전극을 상측에 배치되는 칩의 2번째부터 m번째의 상기 제2 관통 전극에 접속하고, 하측에 배치되는 칩의 m번째의 상기 제2 관통 전극을 상측에 배치되는 칩의 1번째의 상기 제2 관통 전극에 접속하도록 상기 제2 관통 전극을 시프트 순환 접속하는 제2 내부 배선을 갖고,
    상기 n과 상기 m은, 공약수가 1개인 값이 되도록 설정되고,
    상기 복수의 메모리 칩은, 상기 제1 선택 신호와 상기 제2 선택 신호의 조합에 의해 활성 상태가 제어되는, 반도체 장치.
  2. 제1항에 있어서,
    상기 n은, 상기 메모리 공간의 수와 같은 값으로 설정되는, 반도체 장치.
  3. 제1항에 있어서,
    상기 복수의 메모리 공간에 대한 액세스 경로는, 상기 n개의 제1 관통 전극 및, 상기 제1 내부 배선을 포함하는 신호 경로와 동일한 구성의 신호 경로에 의해 형성되는, 반도체 장치.
  4. 제1항에 있어서,
    상기 복수의 메모리 칩은, 상기 제1 선택 신호와, 상기 제2 선택 신호가 모두 활성화를 지시하고 있을 경우에 자(自) 칩에 할당된 상기 메모리 공간을 활성화하는 칩 선택 회로를 갖는, 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 내부 배선은, 1번째의 상기 제1 관통 전극을 통해 전달되는 신호를 상기 메모리 칩에 형성되는 내부 회로에 전달하고,
    상기 제2 내부 배선은, 1번째의 상기 제2 관통 전극을 통해 전달되는 신호를 상기 메모리 칩에 형성되는 내부 회로에 전달하는, 반도체 장치.
  6. 제1항에 있어서,
    상기 n개의 제1 관통 전극과 상기 제1 내부 배선에 의해 형성되는 신호 전달 경로와 동일 구성의 신호 전달 경로를 구성하는 제1 용장 패스와,
    상기 n개의 제1 관통 전극과 상기 제1 내부 배선에 의해 형성되는 신호 전달 경로와 동일 구성의 신호 전달 경로를 구성하고, 제1 패스 전환 신호를 전달하는 제1 용장 전환 패스와,
    상기 m개의 제2 관통 전극과 상기 제2 내부 배선에 의해 형성되는 신호 전달 경로와 동일 구성의 신호 전달 경로를 구성하는 제2 용장 패스와,
    상기 m개의 제2 관통 전극과 상기 제2 내부 배선에 의해 형성되는 신호 전달 경로와 동일 구성의 신호 전달 경로를 구성하고, 제2 패스 전환 신호를 전달하는 제2 용장 전환 패스와,
    상기 제1 패스 전환 신호에 의해, 상기 제1 관통 전극을 통해 전달되는 신호를 상기 메모리 칩에 형성되는 내부 회로에 전달할지, 상기 제1 용장 패스를 통해 전달되는 신호를 상기 메모리 칩에 형성되는 내부 회로에 전달할지를 전환하는 제1 패스 전환 회로와,
    상기 제2 패스 전환 신호에 의해, 상기 제2 관통 전극을 통해 전달되는 신호를 상기 메모리 칩에 형성되는 내부 회로에 전달할지, 상기 제2 용장 패스를 통해 전달되는 신호를 상기 메모리 칩에 형성되는 내부 회로에 전달할지를 전환하는 제2 패스 전환 회로
    를 갖는, 반도체 장치.
  7. 제1항에 있어서,
    활성화하는 메모리 칩을 지시하는 칩 선택 서브 신호를 상기 베이스 칩으로부터 전달하고, 상기 메모리 칩을 관통하여 형성되는 o개(o는 정수)의 제3 관통 전극과,
    하측에 배치되는 칩의 1번째부터 o-1번째의 상기 제3 관통 전극을 상측에 배치되는 칩의 2번째부터 o번째의 상기 제3 관통 전극에 접속하고, 하측에 배치되는 칩의 o번째의 상기 제3 관통 전극을 상측에 배치되는 칩의 1번째의 상기 제3 관통 전극에 접속하도록 상기 제3 관통 전극을 시프트 순환 접속하는 제3 내부 배선을 더 갖고,
    상기 o, 상기 m 및 상기 n은, 공약수가 1개인 값이 되도록 설정되는, 반도체 장치.
  8. 소정의 처리를 실시하는 내부 기능 회로와,
    상기 내부 기능 회로를 유효하게 기능시킬지 여부를 지시하는 인에이블 신호를 출력하는 칩 선택 회로와,
    반도체 기판을 관통하도록 형성되는 복수의 관통 전극과,
    상기 반도체 기판의 상기 내부 기능 회로가 형성되는 면에 형성되고, 상기 복수의 관통 전극의 각각에 접하도록 형성되는 복수의 하측 패드와,
    상기 복수의 하측 패드에 대응하도록 상기 복수의 하측 패드의 상층에 형성되는 복수의 상측 패드와,
    상기 복수의 하측 패드, 상기 복수의 상측 패드, 상기 칩 선택 회로 및 상기 내부 기능 회로를 접속하는 내부 배선을 갖고,
    상기 복수의 관통 전극은, n개(n은 정수)의 상기 관통 전극을 포함하는 제1 그룹과, m개(m은 정수)의 상기 관통 전극을 포함하는 제2 그룹을 포함하고,
    상기 내부 배선은, 상기 제1 그룹에 속하는 상기 관통 전극에 대응하여 설치되는 상기 복수의 하측 패드 및 상기 복수의 상측 패드에 대해서, 1번째부터 n-1번째의 하측 패드를 2번째부터 n번째의 상측 패드와 접속하고, 또한, n번째의 하측 패드를 1번째의 상측 패드에 접속하고, 상기 제2 그룹에 속하는 상기 관통 전극에 대응하여 설치되는 상기 복수의 하측 패드 및 상기 복수의 상측 패드에 대해서, 1번째부터 m-1번째의 하측 패드를 2번째부터 m번째의 상측 패드와 접속하고, 또한, m번째의 하측 패드를 1번째의 상측 패드에 접속하고,
    상기 n과 상기 m은, 공약수가 1개가 되는 값으로 설정되고,
    상기 칩 선택 회로는, 상기 제1 그룹에 속하는 관통 전극 중 1개를 통해 부여되는 제1 선택 신호와, 상기 제2 그룹에 속하는 관통 전극 중 1개를 통해 부여되는 제2 선택 신호의 논리곱에 기초하여 상기 인에이블 신호의 논리 레벨을 결정하는, 반도체 장치.
  9. 제8항에 있어서,
    상기 내부 배선은, 상기 제1 그룹에 속하는 관통 전극 중 1번째의 상기 관통 전극을 통해 전달되는 신호를 상기 칩 선택 회로에 전달하고, 상기 제2 그룹에 속하는 관통 전극 중 1번째의 상기 관통 전극을 통해 전달되는 신호를 상기 칩 선택 회로에 전달하는, 반도체 장치.
  10. 제8항에 있어서,
    상기 제1 그룹에 속하는 상기 관통 전극과 상기 제1 그룹에 속하는 상기 관통 전극에 대응하여 설치되는 상기 하측 패드, 상기 상측 패드 및 상기 내부 배선에 의해 형성되는 신호 전달 경로와 동일 구성의 신호 전달 경로를 구성하는 제1 용장 패스와,
    상기 제1 그룹에 속하는 상기 관통 전극과 상기 제1 그룹에 속하는 상기 관통 전극에 대응하여 설치되는 상기 하측 패드, 상기 상측 패드 및 상기 내부 배선에 의해 형성되는 신호 전달 경로와 동일 구성의 신호 전달 경로를 구성하고, 제1 패스 전환 신호를 전달하는 제1 용장 전환 패스와,
    상기 제2 그룹에 속하는 상기 관통 전극과 상기 제2 그룹에 속하는 상기 관통 전극에 대응하여 설치되는 상기 하측 패드, 상기 상측 패드 및 상기 내부 배선에 의해 형성되는 신호 전달 경로와 동일 구성의 신호 전달 경로를 구성하는 제2 용장 패스와,
    상기 제2 그룹에 속하는 상기 관통 전극과 상기 제2 그룹에 속하는 상기 관통 전극에 대응하여 설치되는 상기 하측 패드, 상기 상측 패드 및 상기 내부 배선에 의해 형성되는 신호 전달 경로와 동일 구성의 신호 전달 경로를 구성하고, 제2 패스 전환 신호를 전달하는 제2 용장 전환 패스와,
    상기 제1 패스 전환 신호에 의해, 상기 제1 그룹에 속하는 상기 관통 전극을 통해 전달되는 신호를 상기 내부 기능 회로에 전달할지, 상기 제1 용장 패스를 통해 전달되는 신호를 상기 내부 기능 회로에 전달할지를 전환하는 제1 패스 전환 회로와,
    상기 제2 패스 전환 신호에 의해, 상기 제2 그룹에 속하는 상기 관통 전극을 통해 전달되는 신호를 상기 내부 기능 회로에 전달할지, 상기 제2 용장 패스를 통해 전달되는 신호를 상기 내부 기능 회로에 전달할지를 전환하는 제2 패스 전환 회로,
    를 갖는, 반도체 장치.
  11. 제8항에 있어서,
    상기 복수의 관통 전극은, o개(o는 정수)의 상기 관통 전극을 포함하는 제3 그룹을 포함하고,
    상기 내부 배선은, 상기 제3 그룹에 속하는 상기 관통 전극에 대응하여 설치되는 상기 복수의 하측 패드 및 상기 복수의 상측 패드에 대해서, 1번째부터 o-1번째의 하측 패드를 2번째부터 o번째의 상측 패드와 접속하고, 또한, o번째의 하측 패드를 1번째의 상측 패드에 접속하고,
    상기 o, 상기 m 및 상기 n은, 공약수가 1개인 값이 되도록 설정되는, 반도체 장치.
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