JP2023095485A - 半導体装置 - Google Patents

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Abstract

【課題】積層型半導体装置において、面積オーバーヘッドを緩和するとともに、チップごとに固有の識別番号を必要としない。【解決手段】半導体装置において、入力されたＮビット（Ｎ＝４）の選択信号ＭＦに対して第１段目のチップの演算回路２０が所定の算術演算を行う。同様に、合計Ｍ段（Ｍ＞Ｎ≧２、Ｍ＝１６）のチップＣＨＩＰのうち第２段目以降の各チップの演算回路２０は、前段のチップの演算回路２０の演算結果に対して所定の共通の算術演算を実行する。各チップに設けられた判定回路２１は、対応する演算回路２０の演算結果であるＮビットの信号のビット列に対して所定の共通の論理演算を実行することにより、選択信号ＭＦによって選択されたチップであるか否かを判定する。【選択図】図４

Description

本開示は、半導体装置に関し、たとえば、複数の半導体チップが積層された積層構造の半導体装置において好適に用いられる。
近年、積層された複数の半導体チップを１つのパッケージ内に納め、各半導体チップ間をＳｉ貫通電極（Through Silicon Via:ＴＳＶ）を介して接続する積層型半導体装置が開発されている。この種の半導体装置では、複数の半導体チップのうちでアクセスすべき半導体チップを選択する必要がある。
具体的に、特開２０１８－０５５７４０号公報（特許文献１）では、ｎ個のメモリチップにチップ選択信号を伝送させるために、各メモリチップに形成されたｎ個の貫通電極が利用される。各メモリチップの内部配線により、１番目からｎ－１番目の貫通電極に対応する下側パッドが、２番目からｎ番目の貫通電極に対応する上側パッドに接続される。さらに、ｎ番目の貫通電極に対応する下側パッドが１番目の貫通電極に対応する上側パッドに接続される。このようなシフト循環接続により、チップ選択信号がｎ個のメモリチップを伝送する間に１番目からｎ番目の貫通電極を全て通る。各メモリチップの内部回路には、特定番目の貫通電極のみが接続される。
特開２０１２－１５０５６５号公報（特許文献２）に開示された半導体装置は、それぞれ固有のチップアドレスを保持する複数のコアチップと、これらを制御するインターフェイスチップとを備える。インターフェイスチップは、モード信号に応じてアドレス信号およびチップ選択信号からチップ選択アドレスを生成する。各コアチップは、チップ選択アドレスと固有のチップアドレスとを比較し、両者が一致した場合にコマンドを通過させる比較回路を備える。
特開２０１８－０５５７４０号公報 特開２０１２－１５０５６５号公報
上記の特開２０１８－０５５７４０号公報（特許文献１）に開示されたチップ選択方式では、積層された半導体チップが倍増した場合には、チップ選択信号の伝送に用いられる貫通電極も倍増する。それに伴い、チップ選択信号の供給用の電源容量も増加するので、面積オーバーヘッドが増加するという問題がある。
上記の特開２０１２－１５０５６５号公報（特許文献２）に開示されたチップ選択方式では、半導体チップごとに予め固有のチップアドレスをメモリまたはレジスタなどに格納しておく必要がある。このためチップアドレスの管理に手間がかかり、実用的とは言えない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施形態による半導体装置では、入力されたＮビットの選択信号に対して第１段目のチップの演算回路が所定の算術演算を行う。この演算結果に対して第２段目のチップの演算回路が同じ算術演算を行う。このように合計Ｍ段（Ｍ＞Ｎ≧２）のチップのうち２段目以降チップの演算回路は、前段のチップの演算回路の演算結果に対して所定の共通の算術演算を実行する。各チップに設けられた判定回路は、対応する演算回路の演算結果であるＮビットの信号のビット列に対して所定の共通の論理演算を実行することにより、選択信号によって選択されたチップであるか否かを判定する。
上記の実施形態の半導体装置によれば、面積オーバーヘッドを緩和するとともに、チップごとに固有のチップアドレスを予めメモリなどに格納する必要がない。
第１の実施形態の半導体装置１００の概略的構成を示す断面図である。 モジュール選択方式について説明するための図である。 図２のモジュール選択方式の変形例を説明するための図である。 図２の演算回路２０および判定回路２１の具体例を示す図である。 図４の演算回路の具体的動作を説明するための図である。 図４の各チップを選択するためにベースダイ１１から入力されるべき選択信号ＭＦを表形式で示す図である。 図３の演算回路２０および判定回路２１の具体例を示す図である。 図７の各チップを選択するためにベースダイ１１から入力されるべき選択信号ＭＦを表形式で示す図である。 図４のチップ数を３２に拡張した場合において、演算回路の具体的動作を説明するための図である。 図４のチップ数を３２に拡張した場合において、各チップを選択するためにベースダイ１１から入力されるべき選択信号ＭＦを表形式で示す図である。 本実施形態の半導体装置における面積削減効果について説明するための図である。 第２の実施形態の積層型半導体装置において、チップ選択のための回路の具体例を示す図である。 図１２の演算回路の具体的動作を説明するための図である。 図１２の各チップを選択するためにベースダイ１１から入力されるべき選択信号ＭＦを表形式で示す図である。
以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
＜第１の実施形態＞
［半導体装置の概略構成］
図１は、第１の実施形態の半導体装置１００の概略的構成を示す断面図である。図１の半導体装置１００は、広帯域メモリ（ＨＢＭ：High Bandwidth Memory）と呼ばれる半導体パッケージである。半導体装置１００は、複数個のメモリチップ１０と、ベースダイ１１と、インターポーザ１２と、システムオンチップ（ＳｏＣ）１０２と、パッケージ基板１３とを含む。以下、メモリチップ１０を単にチップ１０とも称する。
図１に示すように、半導体装置１００では、ＴＳＶを利用して積層されたメモリチップ１０およびベースダイ１１の積層構造体１０１と、ＳｏＣ１０２とが、インターポーザ１２を介して接続される。具体的に、ベースダイ１１およびＳｏＣ１０２は、インターポーザ１２に形成された信号線１７とバンプ１４を介して接続される。
メモリチップ１０およびベースダイ１１の表面には、通常の半導体プロセスを利用して半導体集積回路が作り込まれる。メモリチップ１０には、たとえば、ＤＲＡＭ（Dynamic Random Access Memory）コア回路などが形成される。ベースダイ１１には、メモリコントローラなどのインタフェース（Ｉ／Ｆ）回路、ならびにＳｏＣ１０２と接続するための物理層（ＰＨＹ）回路などが形成される。メモリチップ１０に搭載されたＤＲＡＭコア回路などのメモリ回路は、ＳｏＣ１０２に搭載されたプロセッサ（PROCESSOR）１０３によって制御される。
インターポーザ１２は、Ｓｉ半導体を用いて形成される。インターポーザ１２には、半導体加工技術を利用して大量の微細な信号線１７が形成される。さらに、インターポーザ１２の表面のバンプ１４と裏面バンプ１５との間には、層間絶縁層を貫くコンタクトプラグ（不図示）および貫通電極（不図示）などが形成される。
パッケージ基板１３は、プリント配線基板（ＰＣＢ：Printed Circuit Board）によって形成される。パッケージ基板１３の下面には、外部接続端子としてＢＧＡ(Ball Grid Array)と呼ばれる複数のはんだボール１６が形成される。
［チップ選択方式の原理］
次に、図２および図３を参照して、本実施形態の半導体装置におけるチップ選択方式の原理について説明する。以下では、より一般的に、半導体装置２００が縦続接続されたＭ個のモジュールＭＯＤ＿０～ＭＯＤ＿Ｍ－１を備える場合に、モジュールを選択する方法について説明する。この場合、Ｍ個のモジュールは、積層構造に限定されないし、メモリチップにも限定されない。
図２は、モジュール選択方式について説明するための図である。図２を参照して、半導体装置２００は、各々が共通の回路構成を有する縦続接続されたＭ段のモジュールＭＯＤ＿０～ＭＯＤ＿Ｍ－１を備える。以下、Ｍ段のモジュールＭＯＤ＿０～ＭＯＤ＿Ｍ－１のうちの任意の１つを示す場合にモジュールＭＯＤと記載する。
各モジュールＭＯＤは、演算回路（ARITHMETIC CIRCUIT)２０および判定回路（DETERMINATION CIRCUIT）２１を備える。これらの回路は、モジュール選択のために用いられ、各モジュールＭＯＤで共通である。
図２に示すように、１段目のモジュールＭＯＤ＿０の演算回路２０には、インタフェース回路（Ｉ／Ｆ）２３からＮビットの選択信号ＭＦ［０：Ｎ－１］が入力される。ＭおよびＮに関して、Ｍ＞Ｎ≧２の関係がある。通常はＭ＝２Ｎに設定される。選択信号ＭＦは、Ｍ段のモジュールＭＯＤ＿０～ＭＯＤ＿Ｍ－１のうちのいずれかを選択するための信号である。
第１段目のモジュールＭＯＤ＿０の演算回路２０は、入力されたＮビットの選択信号ＭＦに対してＮビットの算術演算を行う。この算術演算の結果として生成されたＮビットの信号は、判定信号ＭＢ［０：Ｎ－１］として第１段目のモジュールＭＯＤ＿０の判定回路２１に入力される。
第２段目のモジュールＭＯＤ＿１の演算回路２０には、第１段目のモジュールＭＯＤ＿０の演算回路２０の演算結果であるＮビットの信号が入力される。第２段目のモジュールＭＯＤ＿１の演算回路２０は、入力されたＮビットの信号に対して第１段目のモジュールＭＯＤ＿０の演算回路２０と同じ算術演算を実行する。この算術演算の結果として生成されたＮビットの信号は、判定信号ＭＢ［０：Ｎ－１］として第２段目のモジュールＭＯＤ＿１の判定回路２１に入力される。
第３段目から第Ｍ段目までの各モジュールＭＯＤの演算回路２０についても同様である。すなわち、各演算回路２０は、前段のモジュールＭＯＤの演算回路２０の演算結果であるＮビットの信号に対して、第１段目のモジュールＭＯＤ＿０の演算回路２０と同じ算術演算を実行する。すなわち、各演算回路２０で実行される算術演算は、Ｍ段のモジュールＭＯＤ＿０～ＭＯＤ＿Ｍ－１で共通に定められた同じ算術演算である。各モジュールＭＯＤにおいて、演算回路２０の演算結果であるＮビットの信号は、判定信号ＭＢ［０：Ｎ－１］として判定回路２１に入力される。
ここで、Ｍ段のモジュールＭＯＤ＿０～ＭＯＤ＿Ｍ－１の各々の演算回路２０の演算結果が異なるようにＮビットの算術演算を定めることができる。たとえば、入力されたＮビットの信号に“１”を加算する算術演算は、最初に入力される選択信号ＭＦによらず、モジュールＭＯＤごとに異なる演算結果を生成する。すなわち、各演算回路２０は、“１”を加算するＮビット加算器であってもよい。これを拡張すると、各演算回路２０は、“１１”または“１０１”など、定められた奇数を加算するＮビット加算器であってもよいことが容易に理解できる。
同様に、入力されたＮビットの信号から“１”を減算する算術演算は、最初に入力される選択信号ＭＦによらず、モジュールＭＯＤごとに異なる演算結果を生成する。すなわち、各演算回路２０は、“１”を減算するＮビット減算器であってもよい。これを拡張すると、各演算回路２０は、定められた奇数を減算するＮビット減算器であってもよいことが容易に理解できる。
次に、各判定回路２１は、入力された判定信号ＭＢ［０：Ｎ－１］のビット列が、特定ビット列に一致するか否かを判定する。特定のビット列は、Ｍ段のモジュールＭＯＤ＿０～ＭＯＤ＿Ｍ－１で共通に定められている。より詳細には、各判定回路２１は、入力された判定信号ＭＢ［０：Ｎ－１］の各ビットの値を用いて論理演算を行うことによりイネーブル信号（EN SIGNAL）２２を生成する。この論理演算は、Ｍ段のモジュールＭＯＤ＿０～ＭＯＤ＿Ｍ－１で共通に定められている。入力された判定信号ＭＢ［０：Ｎ－１］のビット列が特定ビット列に一致する場合に、イネーブル信号２２はアサートされる。
各モジュールＭＯＤの内部回路は、アサートされたイネーブル信号２２を受けることにより動作可能になる。たとえば、半導体装置２００に設けられたコントローラ（不図示、図１のプロセッサ１０３に対応）が、ある選択したモジュールＭＯＤの内部回路を動作させる場合について説明する。この場合、コントローラは、当該選択したモジュールＭＯＤの判定回路２１によって生成されるイネーブル信号２２がアサートされるように選択信号ＭＦを決定する。そして、コントローラは、決定した選択信号ＭＦを、インタフェース回路２３によって第１段目のモジュールＭＯＤ＿０に入力させる。
図３は、図２のモジュール選択方式の変形例を説明するための図である。図３の場合、第１段目のモジュールＭＯＤ＿０の判定回路２１には、第１段目のモジュールＭＯＤ＿０の演算回路２０の演算結果ではなく、インタフェース回路２３からＮビットの選択信号ＭＦが入力される。同様に、第２段目から第Ｍ段目の各モジュールＭＯＤの判定回路２１には、前段のモジュールＭＯＤの演算回路２０の演算結果であるＮビットの信号が入力される。このように、図３の半導体装置２００は、各判定回路２１に入力される判定信号ＭＢ［０：Ｎ－１］が図２の半導体装置２００の場合と異なる。さらに、図３の場合、最終段である第Ｍ－１番目のモジュールＭＯＤ＿Ｍ－１には、演算回路２０が設けられていなくてもよい。
図３のその他の点は図２の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。図３の場合も、インタフェース回路２３から出力される選択信号ＭＦを変更することにより、所望のチップ１０によって生成されるイネーブル信号２２をアサートできる。
［演算回路およびイネーブル信号生成回路の具体例（その１）］
次に、図２および図３の演算回路２０および判定回路２１の具体例について説明する。図４は、図２の演算回路２０および判定回路２１の具体例を示す図である。
図４の例では、半導体装置１００の積層構造体１０１として１６段のメモリチップ１０が設けられる場合が示されている。図４において、１６段のメモリチップ１０をＣＨＩＰ＿０～ＣＨＩＰ＿１５と記載している。メモリチップＣＨＩＰ＿０～ＣＨＩＰ＿１５は、図２のモジュールＭＯＤ＿０～ＭＯＤ＿１５（ただし、Ｍ＝１６）にそれぞれ対応する。
これらのメモリチップＣＨＩＰ＿０～ＣＨＩＰ＿１５のうちのいずれか１つを選択するために４ビットの選択信号ＭＦ［０：３］が用いられる。選択信号ＭＦ［０：３］の最下位ビット（第１ビット）をＭＦ０と記載する。第２ビットをＭＦ１と記載する。第３ビットを選択信号ＭＦ２と記載する。最上位ビット（第４ビット）を選択信号ＭＦ３と記載する。判定信号ＭＢ［０：３］についても同様である。
図４に示すように、隣り合うメモリチップＣＨＩＰに設けられた演算回路２０同士は、選択信号ＭＦのビット数Ｎに等しい４本の信号線で接続される。したがって、図４の例では、Ｎビットの信号がビットごとにパラレルに伝送される。各信号線はＴＳＶを含む。
各演算回路２０は、入力されたＮビットの信号に“１”を加算する４ビット加算器として構成される。具体的に演算回路２０は、否定回路３０と、排他的論理和回路３１～３３と、論理積回路３４，３５とを含む。第１ビットの出力を得るために、否定回路３０が第１ビットの入力を反転する。第２ビットの出力を得るために、排他的論理和回路３１が第１ビットの入力と第２ビットの入力との排他的論理和を演算する。第３ビットの出力を得るために、まず、論理積回路３４が第１ビットの入力と第２ビットの入力との論理積を演算する。次に、排他的論理和回路３２が論理積回路３４の出力と第３ビットの入力との排他的論理和を演算することによって、第３ビットの出力が生成される。第４ビットの出力を得るために、まず、論理積回路３５が第１ビットの入力と第２ビットの入力と第３ビットの入力との論理積を演算する。次に、排他的論理和回路３３が論理積回路３５の出力と第４ビットの入力との排他的論理和を演算することによって、第４ビットの出力が生成される。
各判定回路２１は、対応する演算回路２０から出力された判定信号ＭＢ［０：３］について、各ビットの論理積を演算する論理積回路３６を含む。したがって、対応する演算回路２０から判定信号ＭＢとして“１１１１”が出力された場合に、判定回路２１から出力されるイネーブル信号２２は“１”にアサートされる。対応する演算回路２０からその他の値の判定信号ＭＢが出力された場合に、判定回路２１から出力されるイネーブル信号２２は“０”にネゲートされる。
図５は、図４の演算回路の具体的動作を説明するための図である。図５では、ベースダイ（BASE DIE）１１から選択信号ＭＦ［０：３］として“１１１１”が入力された場合において、各チップＣＨＩＰの判定回路２１に入力される判定信号ＭＢが表形式で示されている。図解を容易にするために、ビット“１”の箇所にハッチングを付している。
図５に示すように、第１６段目のチップＣＨＩＰ＿１５の判定回路２１に入力される判定信号ＭＢが“１１１１”になる。したがって、第１６段目のチップＣＨＩＰ＿１５の判定回路２１から出力されるイネーブル信号２２は“１”にアサートされる。言い替えると、ベースダイ１１から選択信号ＭＦ［０：３］として“１１１１”が入力された場合に、第１６段目のチップＣＨＩＰ＿１５が選択される。
図６は、図４の各チップを選択するためにベースダイ１１から入力されるべき選択信号ＭＦを表形式で示す図である。図６に示すように、ベースダイ１１から入力する選択信号ＭＦ［０：３］を変更することによって、それぞれのチップ１０を一意的に選択できる。選択信号ＭＦ［０：３］と選択されるチップ１０との対応関係は、当該チップ１０の積層順によって決まる。したがって、本実施の形態の場合には、各チップ１０に固有の識別番号を格納しておくためのレジスタまたはメモリなどを必要としない。
［演算回路およびイネーブル信号生成回路の具体例（その２）］
図７は、図３の演算回路２０および判定回路２１の具体例を示す図である。図７の積層構造体１０１の場合、判定回路２１に入力される判定信号ＭＢは、同じメモリチップ１０の対応する演算回路２０の演算結果ではない。第１番目のメモリチップＣＨＩＰ＿０の判定回路２１には、ベースダイ１１のインタフェース回路２３から、選択信号ＭＦが判定信号ＭＢとして入力される。第２番目以降のメモリチップＣＨＩＰの判定回路２１には、前段のメモリチップＣＨＩＰの演算回路２０の演算結果が判定信号ＭＢとして入力される。この点で、図７の積層構造体１０１は図４の積層構造体１０１と異なる。図７のその他の点は図４の場合と同様であるので，同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
図８は、図７の各チップを選択するためにベースダイ１１から入力されるべき選択信号ＭＦを表形式で示す図である。図８に示すように、ベースダイ１１から入力する選択信号ＭＦを変更することによって、それぞれのチップ１０を一意的に選択できる。
［演算回路およびイネーブル信号生成回路の具体例（その３）］
次に、図４～図６で説明した具体例（その１）において、メモリチップ１０の個数を１６から３２に拡張した場合について説明する。この場合、選択信号ＭＦおよび判定信号ＭＢは５ビットの信号に変更される。各演算回路２０は、入力された５ビットの信号に“１”を加算する５ビット加算器として構成される。
図９は、図４のチップ数を３２に拡張した場合において、演算回路の具体的動作を説明するための図である。図９では、ベースダイ（BASE DIE）１１から選択信号ＭＦ［０：４］として“１１１１１”が入力された場合に、各チップ１０の判定回路２１に入力される判定信号ＭＢが表形式で示されている。図５の場合と同様に、図解を容易にするために、ビット“１”の箇所にハッチングを付している。また、選択信号ＭＦ［０：４］の第１～第４ビットをＭＦ０～ＭＦ３と記載し、最上位ビット（第５ビット）をＭＦ４と記載する。判定信号ＭＢ［０：４］についても同様である。
図９に示すように、第３２段目のチップＣＨＩＰ＿３１（CHIP 31）の演算回路２０の演算結果が“１１１１１”になる。したがって、第３２段目のチップＣＨＩＰ＿３１の判定回路２１の出力が“１”にアサートされる。言い替えると、ベースダイ１１から選択信号ＭＦ［０：４］として“１１１１１”が入力された場合に、第３１段目のチップＣＨＩＰ＿３１が選択される。
図１０は、図４のチップ数を３２に拡張した場合において、各チップを選択するためにベースダイ１１から入力されるべき選択信号ＭＦを表形式で示す図である。図１０に示すように、ベースダイ１１から入力する選択信号ＭＦ［０：４］を変更することによって、それぞれのチップ１０を一意的に選択できる。したがって、図６の場合と比較して、チップ数が２倍になったとしても選択信号ＭＦのビット数は１ビット増加するだけである。これにより、チップ選択のための回路の面積増大を抑制できる。
［第１の実施形態の効果］
上記のとおり、第１の実施形態の半導体装置１００によれば、積層されたメモリチップ１０を選択するために、各チップ１０に演算回路２０および判定回路２１が設けられる。演算回路２０および判定回路２１の回路構成は、チップ１０によらず同一である。演算回路２０は、入力されたＮビットの信号に対してＮビットの算術演算を実行する。たとえば、演算回路２０は、入力されたＮビットの信号に奇数を加算するＮビット加算器として構成される。第１段目のメモリチップ１０の演算回路２０には、Ｎビットの選択信号ＭＦが入力される。第２段目以降のメモリチップ１０の演算回路２０には、前段のメモリチップ１０の演算回路２０の演算結果が入力される。判定回路２１には、対応する演算回路２０の演算結果が判定信号ＭＢとして入力される。判定回路２１は、判定信号ＭＢの各ビットの値を用いた論理演算を実行し、判定信号ＭＢのビット列が定められた特定のビット列に等しいときに、イネーブル信号２２をアサートする。
このような構成によれば、メモリチップ１０ごとに固有の識別番号を定めておく必要はない。メモリチップ１０の積層順に基づいて選択信号ＭＦを入力することにより、いずれかのメモリチップ１０を一意に選択できる。また、Ｍ段のメモリチップ１０のうちの１つを選択するのに、Ｍ本の信号線を必要としない。Ｎビットの選択信号ＭＦ（Ｍ＞Ｎ≧２）を用いるので、チップ選択のために必要な回路面積を削減できる。
図１１は、本実施形態の半導体装置における面積削減効果について説明するための図である。具体的に、図１１のグラフは、背景技術で説明した特開２０１８－０５５７４０号公報（特許文献１）に開示した方法と比較した場合において、チップ選択に必要な回路部分の面積削減効果を示す。図１１の横軸はチップサイズ（CHIP SIZE)［ｍｍ２］を示し、縦軸は面積削減割合（AREA REDUCTION RATIO）［％］を示す。
図１１を参照して、積層チップ数を１６とし、チップサイズを１００ｍｍ２とした場合、従来技術と比較して約３％の面積削減効果がある。将来、半導体プロセスの最小線幅が縮小されることによりチップサイズが７０％に縮小されたとすると、約４％の面積削減効果が見込める。また、面積削減効果は、積層チップ数が１６から３２に増加するとさらに高まる。
＜第２の実施形態＞
第２の実施形態では、各チップ１０に設けられた演算回路２０を、加算回路に代えて減算回路で構成した場合について説明する。
図１２は、第２の実施形態の積層型半導体装置において、チップ選択のための回路の具体例を示す図である。図１２の積層構造体１０１では、各演算回路２０は、入力されたＮビット（Ｎ＝４）の信号から“１”を減算するＮビット減算器として構成される。この点で、図１２の積層構造体１０１は図４の積層構造体１０１と異なる。図１２のその他の点は図４の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
図１３は、図１２の演算回路の具体的動作を説明するための図である。図１３では、ベースダイ（BASE DIE）１１から選択信号ＭＦ［０：３］として“１１１１”が入力された場合に、各チップＣＨＩＰの判定回路２１に入力される判定信号ＭＢが表形式で示されている。図解を容易にするために、ビット“１”の箇所にハッチングを付している。
図１３に示すように、第１６段目のチップＣＨＩＰ＿１５の演算回路２０の演算結果である“１１１１”が、判定信号ＭＢとして判定回路２１に入力される。したがって、第１６段目のチップＣＨＩＰ＿１５の判定回路２１から出力されるイネーブル信号２２が“１”にアサートされる。言い替えると、ベースダイ１１から選択信号ＭＦ［０：３］として“１１１１”が入力された場合に、第１６段目のチップＣＨＩＰ＿１５が選択される。
図１４は、図１２の各チップを選択するためにベースダイ１１から入力されるべき選択信号ＭＦを表形式で示す図である。図１４に示すように、ベースダイ１１から入力する選択信号ＭＦ［０：３］を変更することによって、それぞれのチップＣＨＩＰを一意的に選択できる。選択信号ＭＦ［０：３］とチップＣＨＩＰとの対応関係は、当該チップＣＨＩＰの積層順によって決まる。したがって、各チップＣＨＩＰに固有の識別番号を格納しておくためのレジスタまたはメモリなどを必要としない。
［第２の実施形態の効果］
上記のとおり、第２の実施形態の半導体装置１００においても、第１の実施形態の場合と同様に、メモリチップ１０ごとに固有の識別番号を定めておく必要はない。メモリチップ１０の積層順に基づいて選択信号ＭＦを入力することにより、いずれかのメモリチップ１０を一意に選択できる。また、Ｍ段のメモリチップ１０のうちの１つを選択するのに、Ｎビットの選択信号ＭＦ（Ｍ＞Ｎ≧２）を用いるので、チップ選択のために必要な回路面積を削減できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１０，ＣＨＩＰ メモリチップ、１１ ベースダイ、１２ インターポーザ、１３ パッケージ基板、１４ バンプ、１５ 裏面バンプ、１６ はんだボール、１７ 信号線、２０ 演算回路、２１ 判定回路、２２ イネーブル信号、２３ インタフェース回路、３０ 否定回路、３１～３３ 排他的論理和回路、３４～３６ 論理積回路、１００，２００ 半導体装置、１０１ 積層構造体、ＭＦ 選択信号、ＭＢ 判定信号、ＭＯＤ モジュール。

Claims (11)

  1. 各々が演算回路および判定回路を含む縦続接続されたＭ段のモジュールと、
    第１段目のモジュールの前記演算回路に、前記Ｍ段のモジュールのうちのいずれかを選択するためのＮビットの選択信号（Ｍ＞Ｎ≧２）を入力するインタフェース回路とを備え、
    第１段目のモジュールの前記演算回路は、前記Ｎビットの選択信号に対してＮビットの算術演算を行い、
    第２段目から第Ｍ段目までの各モジュールの前記演算回路は、それぞれの前段のモジュールの前記演算回路の演算結果であるＮビットの信号に対して、第１段目のモジュールの前記演算回路と同一のＮビットの算術演算を行い、前記Ｍ段のモジュールの各々の前記演算回路の演算結果は互いに異なっており、
    前記Ｍ段のモジュールの各々において、前記判定回路は、前記演算回路の演算結果であるＮビットの信号の入力を受け、入力されたＮビットの信号のビット列が前記Ｍ段のモジュールで共通に定められた特定のビット列に一致するか否かを判定する、半導体装置。
  2. 半導体装置であって、
    縦続接続されたＭ段のモジュールを備え、
    第１段目から第Ｍ－１段目までの各モジュールは演算回路を含み、
    前記Ｍ段のモジュールの各々は判定回路を含み、
    前記半導体装置は、さらに、
    第１段目のモジュールの前記演算回路および前記判定回路に、前記Ｍ段のモジュールのうちのいずれかを選択するためのＮビットの選択信号（Ｍ＞Ｎ≧２）を入力するインタフェース回路を備え、
    第１段目のモジュールの前記演算回路は、入力されたＮビットの前記選択信号に対してＮビットの算術演算を行い、
    第２段目から第Ｍ－１段目までの各モジュールの前記演算回路は、それぞれの前段のモジュールの前記演算回路の演算結果であるＮビットの信号に対して、第１段目のモジュールの前記演算回路と同一のＮビットの算術演算を行い、各モジュールの前記演算回路の演算結果は互いに異なっており、
    第１段目のモジュールの前記判定回路は、入力されたＮビットの前記選択信号のビット列が、特定のビット列に一致するか否かを判定し、
    第２段目から第Ｍ段目までの各モジュールの前記判定回路は、前段のモジュールの前記演算回路の演算結果であるＮビットの信号の入力を受け、入力されたＮビットの信号のビット列が前記特定のビット列に一致するか否かを判定する、半導体装置。
  3. 各前記演算回路は、入力されたＮビットの信号に予め定められた奇数を加算するＮビットの加算器、または入力されたＮビットの信号から予め定められた奇数を減算するＮビットの減算器である、請求項１または２に記載の半導体装置。
  4. 前記予め定められた奇数は１である、請求項３に記載の半導体装置。
  5. 前記Ｍは２Ｎである、請求項１または２に記載の半導体装置。
  6. 隣り合う２つのモジュールのそれぞれの前記演算回路は、Ｎ本の信号線を介して接続される、請求項１または２に記載の半導体装置。
  7. 前記Ｍ段のモジュールの各々において、前記判定回路は、入力されたＮビットの信号の各ビットの値を用いて、前記Ｍ段のモジュールで共通の論理演算を行うことによりイネーブル信号を生成し、前記判定回路に入力されたＮビットの信号のビット列が前記特定のビット列に一致する場合に、前記イネーブル信号がアサートされる、請求項１または２に記載の半導体装置。
  8. 前記Ｍ段のモジュールの各々の内部回路は、アサートされた前記イネーブル信号を受けることにより動作可能になる、請求項７に記載の半導体装置。
  9. 前記半導体装置は、積層されたＭ個のチップを含む積層型半導体装置であり、
    前記Ｍ段のモジュールは、前記Ｍ個のチップにそれぞれ対応する、請求項７に記載の半導体装置。
  10. 前記Ｍ個のチップの各々は、メモリ回路を搭載し、各チップ間は複数のＴＳＶ（Through Silicon Via）を介して接続される、請求項９に記載の半導体装置。
  11. 前記Ｍ個のチップにそれぞれ搭載された前記メモリ回路にアクセスするプロセッサを搭載したチップをさらに備え、
    前記プロセッサは、前記Ｍ個のチップのうち選択されたチップの前記メモリ回路にアクセスする場合に、前記選択されたチップの前記判定回路によって生成された前記イネーブル信号がアサートするように前記選択信号を決定し、決定した前記選択信号を、前記インタフェース回路によって第１段目のモジュールの前記演算回路に入力させる、請求項１０に記載の半導体装置。
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