JP4963704B2

JP4963704B2 - メモリ装置およびシステム

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Publication number: JP4963704B2
Application number: JP2008518443A
Authority: JP
Inventors: フォークト、ピート
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2005-06-22
Filing date: 2006-06-22
Publication date: 2012-06-27
Anticipated expiration: 2026-06-22
Also published as: GB2441082B; GB2441082A; CN101194318B; US20060294335A1; KR101020453B1; ATE524810T1; EP1894201B1; WO2007002420A8; CN101194318A; WO2007002420A1; GB2441082B8; EP1894201A1; US7702874B2; KR20080011711A; GB0722948D0; GB2441082A8; JP2008547124A

Description

図１は、従来技術のメモリモジュール１０を示す。このモジュールは、回路基板１２上に実装され、インタフェース１８を介してコンピュータメモリシステムに接続される複数のメモリデバイス１４を含む。このモジュールは、たとえば、デュアルインラインメモリモジュール（ＤＩＭＭ）でありうる。このとき、メモリデバイスは、印刷回路基板（ＰＣＢ）上に実装されるダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスであり、インタフェース１８は、モジュールとコンピュータマザーボード上のメモリコントローラとの間のカードエッジ接続を形成するようＰＣＢの両側の２列の導電接点２０を単に含む。

信号ルーティングスキーム２２は、メモリデバイスが、メモリシステムにおける他のコンポーネントと通信する方法を決定する。たとえば、メモリデバイス１４は、個々の信号線は接点２０と１つ以上のメモリデバイスとの間に直接接続されるバス配置で接続されうる。これは、マルチドロップまたはスター配置とも称されうる。メモリデバイスはさらに、個々の信号線は接点を単一のメモリデバイスにだけ接続するポイントツーポイント（Ｐ２Ｐ）配置で接続されうる。メモリデバイスを他のメモリデバイスに接続するために追加のポイントツーポイント信号線も使用しうる。これは、デイジーチェーン配置とも称されうる。また、ポイントツーポイント接続が閉ループを考慮する場合、これは、リング配置とも称されうる。

一部のメモリモジュールでは、インタフェース１８は、追加の機能性を含みうる。たとえば、レジスタードＤＩＭＭ（ＲＤＩＭＭ）では、インタフェースは、コマンドおよびアドレス信号用のレジスタを含む一方で、データ線は一般的に、チャネルに直接接続される。フリーバッファードＤＩＭＭ（ＦＢ−ＤＩＭＭ）では、データ線を含むメモリデバイスのすべての信号線は、チャネルからバッファリングされる。

モジュール上のメモリデバイスは、図１に示すように同じスタック内の異なるデバイスにアクセスするための信号伝達に幾らかのオーバーラップがある複数の論理スタック１６に配置されうる。たとえば、デュアルランクＤＩＭＭ上では、１つのメモリデバイスは、ランクが別々にアクセス可能であるよう別個に配線されるチップ選択（ＣＳ）端子ＣＳ０、ＣＳ１以外は、上部デバイス（ランク１）のすべての端子が下部デバイス（ランク０）の対応端子に直接接続されてもう１つのメモリデバイス上に物理的にスタックされうる。メモリデバイスはさらに、メモリデバイスが物理的にスタックされていない場合でも論理スタックに配置されうる。たとえば、２つのメモリデバイスのすべての対応端子（ＣＳ端子以外）を、両方のメモリデバイスが基板上に直接実装されている場合でもＰＣＢトレースを介して互いに接続されうる。これは、ＰＣＢが曲がりやすくまた厳密に平面ではなく、または、メモリデバイスが基板の両面に実装されうる場合でも平面設計と称されうる。

この特許開示は、独立した有用性を有する複数の発明原理を包含する。一部の場合では、これらの原理のうちの一部を互いに様々な組み合わせで使用した場合に追加の利点を実現しうるので、追加の発明をもたらす。これらの原理は、無数の実施形態で実現しうる。一部の特定の詳細は、発明原理を説明する目的で示すが、本特許開示の発明原理に従って多くの他の配置も考案されうる。したがって、発明原理は、本願に開示する特定の詳細に限定されない。

図２は、本特許開示の発明原理によるメモリシステムの一実施形態を示す。図２のシステムは、メモリコントローラ２４と、２つの論理的にスタックされたメモリデバイス２６および２８を含む。メモリコントローラは、メモリデバイスにトレーニングパターン３２を送信する論理３０を含む。論理３４は、各メモリデバイスで受信されるトレーニングパターンにおける信号の順序を変更する。それぞれメモリデバイス２６および２８に関連付けられる論理４０および４２は、各メモリデバイスがそのデバイス識別（デバイスＩＤ）を、トレーニングパターンが受信される順序を観察することによって決定することを可能にする。トレーニングパターンは、メモリコントローラによって、たとえば、初期化手順の間に送信されうる。各メモリデバイスが一度そのデバイスＩＤを決定すると、メモリコントローラは、メモリデバイスに対して発行する任意の更なるコマンドにデバイスＩＤを含めることによって個別に各デバイスにアクセスしうる。図２の実施形態は、２つのメモリデバイスと共に示すが、本発明原理は、様々な論理構成に配置される任意の数のデバイスに拡張しうる。

図３は、本特許開示の発明原理によるメモリコンポーネントの一実施形態を示す。図３の実施形態は、それぞれ基板４８および５０上に実装された２つのメモリデバイス４４および４６を含む。基板４８上の信号線５２は、信号が信号線を横断する間に信号を並べ替えるようスウィズルされる。もう１つの基板５０上の信号線５４は、信号線５２と同様にスウィズルされうる。信号線はさらに、各基板上のそれぞれのメモリデバイスに接続される。

図３のコンポーネントは、本特許開示の発明原理によって、チップ選択信号を必要とすることなくデバイス識別を実施するよう配置されうる。たとえば、メモリデバイス４４および４６は、図３に破線で示すようにポイントツーポイント配置で信号線５２および５４が互いに接続されて論理スタックとなるよう配置されうる。メモリコントローラからのコマンド／アドレス／書込み（ＣＡ）信号は、信号線５４に供給されうる。ＣＡ信号は、その元の順序で第１のメモリデバイス４６により受信されるが、信号線５４上のスウィズリングによって、第２のメモリデバイス４４により信号が受信される順序が並べ替えられる。ＣＡ信号上で適切なトレーニングパターンを送信することによって、各メモリデバイスにおける論理は、そのデバイスＩＤを決定しうる。追加のメモリデバイス／基板アセンブリを論理的にスタックし、それにより、信号線５２上のスウィズリングによって、第３のメモリデバイスへのＣＡ信号の順序がさらに並べ替えられうる。以下も同様に続けられる。

メモリデバイスはさらに、デバイスＩＤが一旦決定されると、元のパターンにＣＡ信号を並べなおすデスウィズル論理を含みうる。読出し（ＲＤ）された信号は、任意の適切な技術によってメモリデバイスから戻されうる。たとえば、読出しされたデータは、メモリデバイスからメモリコントローラに、マルチドロップ配置、ポイントツーポイント配置、リング配置などで構成されうる別個の信号線を介して戻されうる。

図４は、本特許開示の発明原理によるメモリモジュールの一実施形態を示す。図４は、４ランクの高密度メモリモジュールを生成するよう論理的且つ物理的にスタックされうる４つのメモリデバイスを示す側面図である。４つのメモリデバイスパッケージ６０、６２、６４、および６６は、半田ボール接続５８を介して互いに且つモジュール印刷回路基板５６に機械的および電気的に接続される。パッケージ６０は、基板８０上に実装されるメモリデバイス７０を含む。パッケージ６２−６６は、それぞれ基板８２−８６上に実装されるメモリデバイス７２−７６を含む。基板は、たとえば、信号をルーティングするおよび半田接続を作るためにエッチングされた導電トレースを有する繊維ガラスＰＣＢ材料といった任意の好適な材料から製造されうる。図４の実施形態では、ＣＡ信号は、スター構成でルーティングされ、一方で、ＲＤ信号は、チェーン構成で戻される。しかし、他の構成を使用してもよい。各基板上のＣＡ線は、各メモリデバイスがＣＡ信号を異なる順序で認識するようスウィズルされ、それにより、各メモリデバイスが、ＣＡ線上で送信されるトレーニングシーケンスに応じてスタックにおけるそのランクを決定することを可能にする。図４には１スタックだけを示すが、任意の数のスタックおよびランクを本特許開示の発明原理に従って実施しうる。

図５は、本特許開示の発明原理による、論理的にスタックされるが物理的に平面状であるメモリデバイスを有するメモリモジュールの一実施形態の側面図である。図５の実施形態は、メモリデバイスパッケージ１００および１０２が、半田ボール接続５８を介してＰＣＢ１２０の両面に実装された２ランクモジュールである。ＣＡ信号は、スター構成でルーティングされる。しかし、この実施形態では、ＲＤ信号もスター構成で戻されうる。各基板上のＣＡ線は、各メモリデバイスがＣＡ信号を異なる順序で認識するようスウィズルされ、それにより、各メモリデバイスが、ＣＡ線上で送信されるトレーニングシーケンスに応じてスタックにおけるそのランクを決定することを可能にする。図４の実施形態と同様に、図５の実施形態は多くの変形が可能である。たとえば、ＲＤ信号はチェーンまたはリング構成で戻されうる、複数のメモリデバイスは基板の同じ面に実装されうる、任意の数のスタックおよびランクが実施されうる。

図６は、本特許開示の発明原理によるメモリシステムの別の実施形態を概略的に示す。図６の実施形態では、メモリデバイス１２６の２つのスタック１２２、１２４は、各スタックがすべての書き込みデータを受信するがそのデータの半分しか格納しないよう配置される。２つの左のＣＡ線は、各スタックにデータのどの半分を書き込むか伝えるよう各スタックに対してスウィズルされうる。読出し演算の間、各スタックにおけるメモリデバイスはデータのその半分をＲＤ線上にドライブする。ＣＡ線上のスウィズリングによって、各メモリデバイスが、メモリコントローラ１２８によってＣＡ線上に送信されたトレーニングシーケンスに応じてそのスタックにおけるそのランクを決定することを可能にする。各スタックの最下位論理（ランク０）メモリデバイスは、そのスタックにおける他のメモリデバイスに対して、および、他のメモリデバイスから信号をリドライブするリピータデバイスとして実施されうる。

或いは、スタックは、可変パスサイズ演算に対して再構成可能でありうる。つまり、１つの構成では、各メモリデバイスは、図６に示すようにｘ４（半分のデータ）モード、または、各メモリデバイスが完全な８ビットパスで動作するｘ８モードで動作しうる。再構成可能および／または分割パス演算を可能にするには、各メモリデバイスがそのデバイスＩＤを決定し、パス幅を選択し、および／または分割バスのどの部分が特定のメモリデバイスに関連付けられるのかを選択することを可能にするよう共通のメカニズムを使用しうる。たとえば、初期化手順の間に、メモリコントローラにより送信されるトレーニングパターンは、デバイスＩＤを決定するためのパターンだけでなく、各メモリデバイスにそれが完全パスまたは分割パスで演算するのか、また、分割パスの場合には、分割パスのどの部分（すなわち、図６の実施形態では上位４ビット部分または下位４ビット部分か）に関連付けられるのかを伝える情報も含みうる。メモリデバイス内の論理は、この追加情報を復号化し、デバイスを適宜構成しうる。

図７は、本特許開示の発明原理によるメモリモジュールの別の実施形態を示す。メモリモジュール１３０は、基板１３２上に実装されるメモリバッファ１３４と、１つ以上のメモリデバイス１３８を含む。この実施形態では、論理１３６は、メモリデバイスＩＤはバッファ内に位置付けられることを決定する。メモリバッファは、従来のメモリバッファでありうる。または、メモリバッファは、メモリバッファとほぼ同じ機能性を含みうるが、たとえば、ＤＲＡＭコントローラといったメモリデバイス用のコントローラといった追加の機能性も含みうるメモリハブとして実施されうる。

本願に記載する実施形態は、発明原理から逸脱することなく配置および詳細において変更されうる。たとえば、モジュール、パッケージ基板、およびマザーボードは、一般的に別個の装置として上述しているが、すべてのまたは一部のメモリデバイス、論理、メモリコントローラなどは、単一の基板上、または、任意の好都合な基板の組み合わせで製造されうる。一部の実施形態は、特定数のランクおよび／またはスタックを使用して説明したが、発明原理は、任意の特定数に限定されない。論理は、特定の回路または導体として実施されうるが、ソフトウェア、状態マシンなどを使用しても実施されうる。一部の接続は半田ボール技術を使用して説明したが、発明原理は、任意の特定の接続スキームに限定されない。同様に発明原理は、アンレジスタード、アンバッファード、レジスタード、またはフリーバッファードメモリモジュールまたはデバイスを有するメモリシステムに限定されない。したがって、このような変更および修正は、請求項の範囲内であると考えられる。

従来技術のメモリモジュールを示す図である。

本特許開示の発明原理によるメモリシステムの一実施形態を示す図である。

本特許開示の発明原理によるメモリコンポーネントの一実施形態を示す図である。

本特許開示の発明原理によるメモリモジュールの一実施形態を示す図である。

本特許開示の発明原理によるメモリモジュールの別の実施形態を示す図である。

本特許開示の発明原理によるメモリシステムの別の実施形態を示す図である。

Claims

メモリコアと、
複数のビットを有するトレーニングパターンを受信する複数の信号線と、
前記メモリコアおよび前記複数の信号線に接続され、前記トレーニングパターンの順序を第１の順序に変更する複数の信号線を含む基板と、
受信した前記トレーニングパターンにおける複数のビットの前記第１の順序に応じて前記メモリコアの他のメモリコアからの識別を決定する論理回路と、
を含むメモリ装置。
前記識別を決定する論理回路を含むメモリバッファを含む請求項１に記載のメモリ装置。
前記メモリコアを含む第１のメモリデバイスを含む請求項１に記載のメモリ装置。
パス幅情報を復号化する論理回路をさらに含む請求項１に記載のメモリ装置。
パス部分情報を復号化する論理回路をさらに含む請求項１に記載のメモリ装置。
第２のメモリデバイスと、
前記第２のメモリデバイスに接続され、前記トレーニングパターンの前記順序を第１の順序から第２の順序に変更する複数の信号線を含む第２の基板と、
受信したトレーニングパターンにおける複数のビットの前記第２の順序に応じて前記第２のメモリデバイスの他のメモリデバイスからの識別を決定する論理回路と、
をさらに含む請求項３に記載のメモリ装置。
前記第１のメモリデバイスおよび前記第２のメモリデバイスは、論理的にスタックされる請求項６に記載のメモリ装置。
前記複数の信号線で受信した複数の信号を元の順序に並べ直す論理回路をさらに含む請求項１に記載のメモリ装置。
第１のメモリデバイスと、
複数のビットを有するトレーニングパターンを受信する複数の信号線と、
前記第１のメモリデバイスに接続され、前記トレーニングパターンの順序を第１の順序に変更する複数の信号線を含む第１の基板と、
前記第１のメモリデバイスに論理的にスタックされる第２のメモリデバイスと、
前記第２のメモリデバイスに接続され、前記トレーニングパターンの前記順序を第１の順序から第２の順序に変更する複数の信号線を含む第２の基板と、
前記第１のメモリデバイスおよび前記第２のメモリデバイスに一のトレーニングパターンを送信するよう前記第１のメモリデバイスおよび前記第２のメモリデバイスに結合されるメモリコントローラと、
各メモリデバイスに対して受信される前記トレーニングパターンの順序を変更する論理回路と、
前記トレーニングパターンにおける複数のビットの前記第１の順序および第２の順序にそれぞれ基づき前記第１のメモリデバイスおよび前記第２のメモリデバイスの識別を決定する論理回路と、
を含むシステム。
前記第１のメモリデバイスおよび前記第２のメモリデバイスは、物理的にスタックされる請求項９に記載のシステム。
前記第１のメモリデバイスおよび前記第２のメモリデバイスは、物理的に平面状である請求項９に記載のシステム。
マルチドロップ構成で前記第１のメモリデバイスおよび前記第２のメモリデバイスに結合される複数のコマンド／アドレス／書込み信号線をさらに含む請求項９に記載のシステム。
マルチドロップ構成で前記第１のメモリデバイスおよび前記第２のメモリデバイスに結合される複数の読出し信号線をさらに含む請求項９に記載のシステム。
チェーン構成で前記第１のメモリデバイスおよび前記第２のメモリデバイスに結合される複数の読出し信号線をさらに含む請求項９に記載のシステム。
リング構成で前記第１のメモリデバイスおよび前記第２のメモリデバイスに結合される複数の読出し信号線をさらに含む請求項９に記載のシステム。
前記第１のメモリデバイスは、前記第２のメモリデバイスに向けて、および／または、前記第２のメモリデバイスから信号をリドライブする論理回路を含む請求項９に記載のシステム。
前記第１のメモリデバイスおよび前記第２のメモリデバイスと、前記第１の基板および前記第２の基板は、実質的に同一である請求項９に記載のシステム。
前記第１のメモリデバイスおよび前記第２のメモリデバイスは、回路基板上に実装される請求項９に記載のシステム。