KR20080011711A - 메모리 장치, 메모리 제어기, 시스템 및 방법 - Google Patents

메모리 장치, 메모리 제어기, 시스템 및 방법 Download PDF

Info

Publication number
KR20080011711A
KR20080011711A KR1020077030496A KR20077030496A KR20080011711A KR 20080011711 A KR20080011711 A KR 20080011711A KR 1020077030496 A KR1020077030496 A KR 1020077030496A KR 20077030496 A KR20077030496 A KR 20077030496A KR 20080011711 A KR20080011711 A KR 20080011711A
Authority
KR
South Korea
Prior art keywords
memory device
memory
memory devices
logic
training pattern
Prior art date
Application number
KR1020077030496A
Other languages
English (en)
Other versions
KR101020453B1 (ko
Inventor
피트 보그트
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20080011711A publication Critical patent/KR20080011711A/ko
Application granted granted Critical
Publication of KR101020453B1 publication Critical patent/KR101020453B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)
  • Radar Systems Or Details Thereof (AREA)
  • Communication Control (AREA)
  • Medicines Containing Antibodies Or Antigens For Use As Internal Diagnostic Agents (AREA)
  • Ultra Sonic Daignosis Equipment (AREA)
  • Debugging And Monitoring (AREA)
  • Medicines That Contain Protein Lipid Enzymes And Other Medicines (AREA)

Abstract

메모리 디바이스(44, 46)는 수신된 트레이닝 패턴의 순서에 응답하여 자신의 디바이스 ID를 결정할 수 있다. 트레이닝 패턴은 논리적 스택에 배열되는 복수의 메모리 디바이스(44, 46)에 혼합된 신호 라인을 통해 전송될 수 있다. 각 메모리 디바이스는 혼합된 신호 라인을 갖는 기판(48, 50) 상에 패키징될 수 있다. 메모리 디바이스는 물리적으로 적층되거나 평면일 수 있다. 다른 실시예가 설명되고 청구된다.

Description

메모리 장치, 메모리 제어기, 시스템 및 방법{MEMORY DEVICE IDENTIFICATION}
도 1은 종래 메모리 모듈(10)을 도시하고 있다. 이 모듈은 회로 보드(12)에 장착되어 인터페이스(18)를 통해 컴퓨터 메모리 시스템에 접속되는 메모리 디바이스(14)를 포함한다. 이 모듈은 예를 들어 듀얼 인라인 메모리 모듈(DIMM)일 수 있는데, 여기서 메모리 디바이스는 인쇄 회로 기판(PCB)상에 장착되는 동적 랜덤 액세스 메모리(DRAM) 디바이스이고, 인터페이스(18)는 다만 PCB의 양측상에 2개의 도전성 콘택트(20) 행을 포함하여 컴퓨터 마더 보드 상의 모듈과 메모리 제어기 사이에 카드 에지(card edge) 접속을 형성한다.
신호 라우팅 방안(22)은 메모리 디바이스가 메모리 시스템의 다른 부품과 어떻게 통신할지를 결정한다. 예를 들어, 메모리 디바이스(14)는 버스 배열로 접속될 수 있는데, 여기서 개별 신호 라인은 콘택트(20)와 하나 이상의 메모리 디바이스 사이에서 직접적으로 접속된다. 또한, 이는 멀티-드롭(multi-drop) 또는 별(star) 배열로도 지칭될 수 있다. 또한 메모리 디바이스는 점 대 점(P2P) 배열로 접속될 수 있는데, 여기서 개별 신호 라인은 단일 메모리 디바이스를 갖는 콘택트에만 접속한다. 또한, 추가적 점 대 점 신호 라인이 메모리 디바이스를 다른 메 모리 디바이스에 접속하는 데 사용될 수 있다. 또한, 이는 데이지 체인(daisy chain) 배열로도 불리는데, 점 대 점 접속이 폐쇄 루프를 허용하는 경우, 이는 링 배열로 불릴 수 있다.
일부 메모리 모듈에서 인터페이스(18)는 추가 기능을 포함할 수 있다. 예를 들어, RDIMM(a registered DIMM)의 경우, 인터페이스는 명령 및 어드레스 신호를 위한 레지스터를 포함하는데 반해, 일반적으로 데이터 라인은 채널에 직접 접속된다. FB-DIMM(fully buffered DIDMM)에서는, 데이터 라인을 포함하는 메모리 디바이스에 대한 모든 신호 라인이 채널로부터 버퍼링된다.
모듈 상의 메모리 디바이스가 논리 스택(16)에 배열될 수 있는데, 여기서 시그날링의 일부 중첩이 존재하여 도 1에 도시된 바와 같이 동일한 스택의 상이한 디바이스에 액세스한다. 예를 들어, 듀올-랭크(dual-rank) DIMM 상에서, 하나의 메모리 디바이스가 다른 메모리 디바이스의 상부에 물리적으로 적층되며 상부 디바이스(랭크 1)의 모든 단자는 하부 디바이스(랭크 0)상의 대응하는 단자에 직접 접속되되, 칩 선택(CS) 단자(CS0, CS1)만이 별도로 와이어링되어 랭크들이 개별적으로 액세스될 수 있는 구성이 가능하다. 또한, 메모리 디바이스는 디바이스가 물리적으로 적층되지 않더라도 논리 스택으로 배열될 수 있다. 예를 들어, 2개의 메모리 디바이스가, 그들 모두가 보드에 직접 장착되어 있기는 하지만, PCB 트레이스를 통해 그들의 대응하는 단자들(CS 단자를 제외함)이 모두 서로 접속되도록 구성될 수가 있다. 이는 PCB가 연성이고 엄밀한 의미에서 평면이 아니더라도, 또는 보드 반대측에 메모리 디바이스가 장착되더라도 평면 설계로 지칭될 수 있다.
도 1은 종래 메모리 모듈을 도시하고 있다.
도 2는 본 발명의 원리에 따른 메모리 시스템의 실시예를 도시하고 있다.
도 3은 본 발명의 원리에 따른 메모리 부품의 실시예를 도시하고 있다.
도 4는 본 발명의 원리에 따른 메모리 모듈의 실시예를 도시하고 있다.
도 5는 본 발명의 원리에 따른 메모리 모듈의 다른 실시예를 도시하고 있다.
도 6은 본 발명의 원리에 따른 메모리 시스템의 다른 실시예를 도시하고 있다.
도 7은 본 발명의 원리에 따른 메모리 모듈의 다른 실시예를 도시하고 있다.
본 발명은 독립적 용도를 갖는 다수의 발명 원리를 포함한다. 경우에 따라, 일부 원리가 서로 다양한 조합으로 이용되면 추가적 이점이 실현될 수 있으므로, 추가적 발명을 제공한다. 이들 원리는 수 없이 많은 실시예에서 실현될 수 있다. 일부 특정 세부 사항이 본 발명을 설명하기 위해 제공되지만, 많은 다른 배열이 본 발명의 원리에 따라 고안될 수 있다. 따라서, 본 발명의 원리는 본 명세서에 개시된 특정 세부 사항에 한정되지 않는다.
도 2는 본 발명의 원리에 따른 메모리 시스템의 실시예를 도시하고 있다. 도 2의 시스템은 하나의 메모리 제어기(24)와 2개의 논리적으로 적층되는 메모리 디바이스(26 및 28)를 포함한다. 메모리 제어기는 트레이닝 패턴(32)을 메모리 디 바이스에 전송하는 논리 회로(30)를 포함한다. 논리 회로(34)는 트레이닝 패턴의 신호가 각 메모리 디바이스에 수신되는 순서를 변경한다. 메모리 디바이스(26 및 28)와 관련되는 논리 회로(40 및 42)는, 트레이닝 패턴이 수신되는 순서를 관측함으로써 각 메모리 디바이스가 자신의 디바이스 신원(디바이스 ID)을 결정할 수 있게 한다. 트레이닝 패턴은 예를 들어, 초기화 과정 동안에 메모리 제어기에 의해 전송될 수 있다. 일단 각 메모리 디바이스가 자신의 디바이스 ID를 결정하면, 메모리 제어기는 메모리 디바이스로 발신하는 임의의 추가 명령에 디바이스 ID를 포함시킴으로써 각 디바이스에 개별적으로 액세스할 수 있다. 도 2의 실시예는 2개의 메모리 디바이스로 도시되어 있으나 본 발명의 원리는 상이한 논리적 구성으로 배열되는 임의의 수의 디바이스로 확장될 수 있다.
도 3은 본 발명의 원리에 따른 메모리 부품의 실시예를 도시하고 있다. 도 3의 실시예는 기판(48 및 50)에 각각 장착되는 2개의 메모리 디바이스(44 및 46)를 포함한다. 기판(48) 상의 신호 라인(52)은 혼합되어(swizzled) 신호 라인을 가로지름에 따라 신호가 기록된다. 다른 기판(50)상의 신호 라인(54)은 신호 라인(52)과 동일한 방식으로 혼합될 수 있다. 또한, 신호 라인은 각 기판 상의 각 메모리 디바이스에 접속된다.
도 3의 부품은 본 발명의 원리에 따라 칩 선택 신호에 대한 필요 없이 디바이스 신원을 구현하도록 배열될 수 있다. 예를 들어, 메모리 디바이스(44 및 46)는, 도 3의 점선에 의해 표시된 점 대 점 배열로 서로 접속되는 신호 라인(52 및 54)을 갖는 논리적 스택으로 배열될 수 있다. 메모리 제어기로부터의 명령/어드레 스/기록(CA) 신호가 신호 라인(54)에 적용될 수 있다. CA 신호는 그들의 본래 순서로 첫 번째 메모리 디바이스(46)에 의해 수신되지만, 라인(54)상의 혼합은 신호가 두 번째 메모리 디바이스(44)에 의해 수신되는 순서를 재배열한다. CA 신호 상에 적합한 트레이닝 패턴을 송신함으로써, 각 메모리 디바이스의 논리가 자신의 디바이스 ID를 결정할 수 있다. 추가적 메모리 디바이스/기판 어셈블리는 논리적으로 적층되어 신호 라인(52)상의 혼합이 CA 신호를 세 번째 메모리 디바이스로 추가 재배열할 수 있으며, 이런 방식으로 이어진다.
또한, 메모리 디바이스는 일단 디바이스 ID가 결정되면 CA 신호를 그들의 본래 패턴으로 재배열하기 위해 혼합 해제(deswizzle) 논리를 포함할 수 있다. 판독(RD) 신호는 임의의 적절한 기술에 의해 메모리 디바이스로부터 복귀될 수 있다. 예를 들어, 판독 데이터는, 멀티-드롭 배열, 점 대 점 배열, 링 구성 등으로 구성될 수 있는 개별 신호 라인을 통해 메모리 디바이스로부터 메모리 제어기로 복귀될 수 있다.
도 4는 본 발명의 원리에 따른 메모리 모듈의 실시예를 도시하고 있다. 도 4는 4-랭크 고밀도 메모리 모듈을 생성하기 위해 4개의 메모리 디바이스가 어떻게 논리적으로 및 물리적으로 적층될 수 있는지를 보여주는 측면도이다. 4개의 메모리 디바이스 패키지(60, 62, 64 및 66)는 납땜 볼 접속(58)을 통해 기계적 전기적으로 서로 접속되고 모듈 인쇄 회로 기판(56)에 접속된다. 패키지(60)는 기판(80)상에 장착되는 메모리 디바이스(70)를 포함한다. 패키지(62-66)는 기판(82-86)상에 장착되는 메모리 디바이스(72-76)를 각각 포함한다. 기판은 임의의 적절한 물 질, 가령, 섬유 유리 PCB 물질로부터 제조될 수 있으며, 신호를 라우팅하고 납땜 접속을 구성하기 위해 에칭된 도전성 트레이스를 갖는다. 도 4의 실시예에서, CA 신호는 별 구성으로 라우팅되고, RD 신호는 체인 구성으로 복귀되지만, 다른 구성이 사용될 수 있다. 각 기판 상의 CA 라인이 혼합되어 각 메모리 디바이스가 상이한 순서로 CA 신호를 보게 되어, CA 라인상에 전송되는 트레이닝 시퀀스에 응답하여 각 메모리 디바이스가 스택의 자신의 랭크를 결정할 수 있게 한다. 단 하나의 스택이 도 4에 도시되어 있지만, 본 발명의 원리에 따라 임의의 수의 스택 및 랭크가 구현될 수 있다.
도 5는 본 발명의 원리에 따라 어떻게 메모리 디바이스가 논리적으로 적층이면서도 물리적으로는 평면인지를 보여주는 메모리 모듈의 실시예의 측면도이다. 도 5의 실시예는 납땜 볼 접속(58)을 통해 PCB(120)의 반대측에 장착되는 메모리 디바이스 패키지(100 및 102)를 갖는 2-랭크 모듈이다. CA 신호는 별 구성으로 라우팅되지만, 이 실시예에서, RD 신호는 또한 별 구성으로 복귀된다. 각 기판상의 CA 라인은 혼합되어 각 메모리 디바이스는 상이한 순서로 CA 신호를 보게 되어, CA 라인 상에 전송되는 트레이닝 시퀀스에 응답하여 각 메모리 디바이스가 스택 내에 자신의 랭크를 결정할 수 있게 한다. 도 4의 실시예와 같이, 도 5의 실시예에도 많은 변형이 가능하다. 예를 들어, RD 신호는 체인 또는 링 구성으로 복귀될 수 있고, 메모리 디바이스는 보드의 동일한 측면에 장착될 수 있으며, 임의의 수의 스택 및 랭크가 구현될 수 있는 등이다.
도 6은 본 발명의 원리에 따른 메모리 시스템의 다른 실시예를 개략적으로 도시하고 있다. 도 6의 실시예에서, 메모리 디바이스(126)의 2개의 스택(122, 124)이, 각 스택은 기록 데이터 모두를 수신하지만 이 데이터의 절반만 저장하도록 배열되어 있다. 2개의 좌측 CA 라인은 각 스택으로 혼합되어 절반 중 어느 쪽을 기록할지를 각 스택에 알려 줄 수 있다. 판독 동작 동안, 각 스택의 메모리 디바이스는 자신의 데이터 절반을 RD 라인상으로 보낸다. CA 라인상의 혼합은, 메모리 제어기(128)에 의해 CA 라인 상에 전송되는 트레이닝 시퀀스에 응답하여, 각 메모리 디바이스가 자신의 스택 내의 자신의 랭크를 결정할 수 있게 한다. 각 스택상의 최하 논리(랭크 0) 메모리 디바이스는 리피터(repeater) 디바이스로 구현되어 스택의 다른 메모리 디바이스로 신호를 다시 보낼 수 있다.
이와 달리, 스택은 가변 경로 크기 동작을 위해 구성 가능할 수 있다. 즉, 한 구성에서, 각 메모리 디바이스는 도 6에 도시된 바와 같은 x4(절반 데이터) 모드로 동작하거나, 각 메모리 디바이스가 전체 8-비트 경로로 동작하는 x8 모드로 동작할 수 있다. 재구성 가능 및/또는 분할된 경로 동작을 가능하게 하기 위해, 공통 메커니즘이 사용되어, 각 메모리 디바이스가 자신의 디바이스 ID를 결정하고, 경로 폭를 선택하며/선택하거나 특정 메모리 디바이스가 관련되는 분할된 경로의 어느 부분을 선택할 수 있게 하는 데 사용될 수 있다. 예를 들어, 초기화 과정 동안, 메모리 제어기에 의해 송신되는 트레이닝 패턴은 디바이스 ID를 결정하는 패턴을 포함할 뿐만 아니라, 각 메모리 디바이스가 전체 또는 분할된 경로 상에서 동작하는지, 분할된 경로인 경우 분할된 경로의 어느 부분이 관련되는지, 즉, 도 6의 실시예의 상위 또는 하위 4 비트 부분인지에 관한 정보를 각 메모리 디바이스에 알 려주는 정보도 포함한다. 메모리 디바이스 내의 논리는 추가 정보를 디코딩하고 대응하게 디바이스를 구성한다.
도 7은 본 발명의 원리에 따른 메모리 모듈의 다른 실시예를 도시하고 있다. 메모리 모듈(130)은 기판(132)상에 장착되는 메모리 버퍼(134), 하나 이상의 메모리 디바이스(138)를 포함한다. 이 실시예에서, 메모리 디바이스 ID를 결정하는 논리회로(136)는 버퍼 내에 위치된다. 메모리 버퍼는 종래 메모리 버퍼이거나 메모리 허브로서 구현될 수 있는데, 이는 메모리 버퍼와 대부분 동일한 기능을 포함할 수 있지만, 가령 DRAM 제어기와 같은 메모리 디바이스용 제어기와 같은 추가 기능을 포함할 수도 있다.
본 명세서에 개시된 실시예는 본 발명의 원리를 벗어나지 않고 배열 및 세부 사항을 수정할 수 있다. 예를 들어, 모듈, 패키지 기판 및 마더 보드는 전반적으로 개별 장치로 설명하였지만, 메모리 디바이스, 논리, 메모리 제어기 등의 모두 또는 일부가 단일 보드 상에서 제조되거나 임의의 편리한 보드 조합으로 제조될 수 있다. 특정 개수의 랭크 및/또는 스택으로 일부 실시예를 설명하였지만, 본 발명의 원리는 임의의 특정 개수로 제한되지 않는다. 논리는 특정 회로 또는 도전체로 구현될 수 있지만, 또한 소프트웨어, 상태 머신 등을 사용하려 구현될 수 있다. 일부 접속은 납땜 볼 접속 기술을 사용하여 설명하였지만, 본 발명의 원리는 임의의 특정 접속 방안으로 제한되지 않는다. 이와 유사하게, 본 발명의 원리는 레지스터되지 않는(unregistered), 버퍼링되지 않는(unbuffered), 레지스터되는(registered) 또는 전체적으로 버퍼링되는(fully buffered) 메모리 모듈 또는 디 바이스를 갖는 메모리 시스템으로 한정되지 않는다. 따라서, 이러한 변경 및 수정은 다음 청구범위의 범위에 해당하는 것으로 고려된다.

Claims (30)

  1. 메모리 코어와,
    수신된 트레이닝 패턴(training pattern)의 순서에 응답하여, 상기 메모리 코어의 신원을 결정하는 논리회로를 포함하는
    메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 장치는 상기 논리회로를 포함하는 메모리 버퍼를 포함하는
    메모리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 장치는 상기 메모리 코어를 포함하는 메모리 디바이스를 포함하는
    메모리 장치.
  4. 제 3 항에 있어서,
    상기 메모리 디바이스에 부착되는 기판을 더 포함하는
    메모리 장치.
  5. 제 4 항에 있어서,
    상기 기판은 상기 트레이닝 패턴의 순서를 변경하기 위해 혼합된(swizzled) 신호 라인을 포함하는
    메모리 장치.
  6. 제 1 항에 있어서,
    경로 폭 정보를 디코딩하는 논리회로를 더 포함하는
    메모리 장치.
  7. 제 1 항에 있어서,
    경로 부분 정보를 디코딩하는 논리회로를 더 포함하는
    메모리 장치.
  8. 제 3 항에 있어서,
    제 2 메모리 디바이스와,
    수신된 트레이닝 패턴의 순서에 응답하여 상기 제 2 메모리 디바이스의 신원을 결정하는 논리회로를 더 포함하는
    메모리 장치.
  9. 제 8 항에 있어서,
    트레이닝 패턴의 순서를 변경하기 위해 상기 제 1 및 제 2 메모리 디바이스에 결합되는 혼합된 신호 라인을 더 포함하는
    메모리 장치.
  10. 제 8 항에 있어서,
    상기 제 1 및 제 2 메모리 디바이스는 논리적으로 적층되는(logically stacked)
    메모리 장치.
  11. 제 5 항에 있어서,
    상기 혼합된 신호 라인 상에 수신된 신호를 혼합 해제하는 논리회로를 더 포함하는
    메모리 장치.
  12. 트레이닝 패턴을 전송하여, 메모리 디바이스가 상기 트레이닝 패턴이 수신되는 순서에 응답하여 그들의 신원을 결정할 수 있게 하는 논리회로를 포함하는
    메모리 제어기.
  13. 제 12 항에 있어서,
    상기 논리회로는 초기화 과정 동안 상기 트레이닝 패턴을 전송하는
    메모리 제어기.
  14. 제 1 메모리 디바이스와,
    상기 제 1 메모리 디바이스와 논리적으로 적층되는 제 2 메모리 디바이스와,
    상기 제 1 및 제 2 메모리 디바이스에 결합되어 트레이닝 패턴을 상기 제 1 및 제 2 메모리 디바이스로 전송하는 메모리 제어기와,
    각 메모리 디바이스에 대해 수신되는 상기 트레이닝 패턴의 순서를 변경하는 논리와,
    상기 트레이닝 패턴에 응답하여 상기 메모리 디바이스의 신원을 결정하는 논리를 포함하는
    시스템.
  15. 제 14 항에 있어서,
    상기 논리회로는 혼합된 신호 라인을 포함하는
    시스템.
  16. 제 14 항에 있어서,
    상기 제 1 및 제 2 메모리 디바이스는 물리적으로 적층되는
    시스템.
  17. 제 14 항에 있어서,
    상기 제 1 및 제 2 메모리 디바이스는 물리적으로 평면(planar)인
    시스템.
  18. 제 14 항에 있어서,
    멀티-드롭(multi-drop) 구성으로 상기 제 1 및 제 2 메모리 디바이스에 결합되는 명령/어드레스/기록 신호 라인을 더 포함하는
    시스템.
  19. 제 14 항에 있어서,
    멀티-드롭 구성으로 상기 제 1 및 제 2 메모리 디바이스에 결합되는 판독 신호 라인을 더 포함하는
    시스템.
  20. 제 14 항에 있어서,
    체인 구성으로 상기 제 1 및 제 2 메모리 디바이스에 결합되는 판독 신호 라인을 더 포함하는
    시스템.
  21. 제 14 항에 있어서,
    링 구성으로 상기 제 1 및 제 2 메모리 디바이스에 결합되는 판독 신호 라인을 더 포함하는
    시스템.
  22. 제 14 항에 있어서,
    상기 제 1 메모리 디바이스는 상기 제 2 메모리 디바이스로/로부터 신호를 재구동하는(redrive) 논리를 포함하는
    시스템.
  23. 제 14 항에 있어서,
    상기 제 1 메모리 디바이스에 부착되는 제 1 기판과,
    상기 제 2 메모리 디바이스에 부착되는 제 2 기판을 더 포함하는
    시스템.
  24. 제 23 항에 있어서,
    상기 논리회로는 상기 제 1 및 제 2 기판 상에 혼합된 신호 라인을 포함하는
    시스템.
  25. 제 24 항에 있어서,
    상기 제 1 및 제 2 메모리 디바이스와 상기 제 1 및 제 2 기판은 실질적으로 동일한
    시스템.
  26. 제 14 항에 있어서,
    상기 제 1 및 제 2 메모리 디바이스는 회로 보드 상에 장착되는
    시스템.
  27. 제 14 항에 있어서,
    제 2 스택에 배열되는 제 3 및 제 4 메모리 디바이스와,
    수신된 트레이닝 패턴의 순서에 응답하여, 상기 제 3 및 제 4 메모리 디바이스의 신원을 결정하는 논리회로를 더 포함하는
    시스템.
  28. 제 1 메모리 디바이스에 대해 첫 번째 순서로 트레이닝 패턴을 전송하는 단계와,
    제 2 메모리 디바이스에 대해 두 번째 순서로 상기 트레이닝 패턴을 전송하는 단계와,
    상기 트레이닝 패턴이 수신되는 순서에 응답하여, 상기 메모리 디바이스 중 하나를 식별하는 단계를 포함하는
    방법.
  29. 제 27 항에 있어서,
    상기 트레이닝 패턴은 제 1 신호 라인을 통해 상기 제 1 메모리 디바이스로 전송되고,
    상기 트레이닝 패턴은 상기 제 1 신호 라인에 대해 혼합되는 제 2 신호 라인을 통해 상기 제 2 메모리 디바이스로 전송되는
    방법.
  30. 제 27 항에 있어서,
    상기 트레이닝 패턴은 초기화 과정 동안에 전송되는
    방법.
KR1020077030496A 2005-06-22 2006-06-22 메모리 장치, 메모리 제어기, 시스템 및 방법 KR101020453B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/165,595 2005-06-22
US11/165,595 US7702874B2 (en) 2005-06-22 2005-06-22 Memory device identification

Publications (2)

Publication Number Publication Date
KR20080011711A true KR20080011711A (ko) 2008-02-05
KR101020453B1 KR101020453B1 (ko) 2011-03-08

Family

ID=37056443

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077030496A KR101020453B1 (ko) 2005-06-22 2006-06-22 메모리 장치, 메모리 제어기, 시스템 및 방법

Country Status (8)

Country Link
US (1) US7702874B2 (ko)
EP (1) EP1894201B1 (ko)
JP (1) JP4963704B2 (ko)
KR (1) KR101020453B1 (ko)
CN (1) CN101194318B (ko)
AT (1) ATE524810T1 (ko)
GB (1) GB2441082B8 (ko)
WO (1) WO2007002420A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210059017A (ko) * 2014-01-24 2021-05-24 퀄컴 인코포레이티드 포트-투-포트 루프백들을 이용한 동적 랜덤 액세스 메모리 (ｄｒａｍ) 시스템들의 메모리 훈련의 제공, 및 관련 방법들, 시스템들, 및 장치들

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005043547B4 (de) * 2005-09-13 2008-03-13 Qimonda Ag Speichermodul, Speichervorrichtung und Verfahren zum Betreiben einer Speichervorrichtung
KR100906999B1 (ko) * 2007-06-11 2009-07-08 주식회사 하이닉스반도체 메모리 모듈 및 메모리 시스템
US8825939B2 (en) * 2007-12-12 2014-09-02 Conversant Intellectual Property Management Inc. Semiconductor memory device suitable for interconnection in a ring topology
JP5098616B2 (ja) * 2007-12-12 2012-12-12 セイコーエプソン株式会社 電子装置、半導体記憶装置、印刷記録材収容体および制御装置
US8205138B2 (en) * 2008-08-07 2012-06-19 International Business Machines Corporation Memory controller for reducing time to initialize main memory
US8595428B2 (en) * 2009-12-22 2013-11-26 Intel Corporation Memory controller functionalities to support data swizzling
US8437163B2 (en) 2010-02-11 2013-05-07 Micron Technology, Inc. Memory dies, stacked memories, memory devices and methods
US8760945B2 (en) 2011-03-28 2014-06-24 Samsung Electronics Co., Ltd. Memory devices, systems and methods employing command/address calibration
KR20130011138A (ko) * 2011-07-20 2013-01-30 삼성전자주식회사 모노 랭크와 멀티 랭크로 호환 가능한 메모리 장치
JP2013131534A (ja) * 2011-12-20 2013-07-04 Elpida Memory Inc 半導体装置
US9009400B2 (en) 2012-10-16 2015-04-14 Rambus Inc. Semiconductor memory systems with on-die data buffering
CN106605266B (zh) * 2014-09-17 2019-10-18 东芝存储器株式会社 半导体装置
JP6736441B2 (ja) * 2016-09-28 2020-08-05 ルネサスエレクトロニクス株式会社 半導体装置
US9818457B1 (en) 2016-09-30 2017-11-14 Intel Corporation Extended platform with additional memory module slots per CPU socket
US10216657B2 (en) 2016-09-30 2019-02-26 Intel Corporation Extended platform with additional memory module slots per CPU socket and configured for increased performance
KR102365110B1 (ko) * 2017-09-13 2022-02-18 삼성전자주식회사 복수의 메모리 장치들에 대한 트레이닝 동작을 지원하는 버퍼 장치를 포함하는 메모리 모듈 및 이를 포함하는 메모리 시스템
CN115802602B (zh) * 2023-02-08 2023-09-26 深圳时识科技有限公司 三维堆叠装置及方法、电路板和电子设备
CN115799230B (zh) * 2023-02-08 2023-10-20 深圳时识科技有限公司 堆叠芯片及电子设备

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61224061A (ja) * 1985-03-29 1986-10-04 Fujitsu Ltd 選択方式
JP2723935B2 (ja) * 1988-11-18 1998-03-09 株式会社テック 電子機器のメモリ増設装置
JPH06310827A (ja) * 1993-04-26 1994-11-04 Nec Corp 表面実装部品配置構造
JP3740746B2 (ja) * 1996-08-27 2006-02-01 松下電工株式会社 増設ユニットを備えるプログラマブルコントローラ
US6167495A (en) 1998-08-27 2000-12-26 Micron Technology, Inc. Method and apparatus for detecting an initialization signal and a command packet error in packetized dynamic random access memories
US6370668B1 (en) * 1999-07-23 2002-04-09 Rambus Inc High speed memory system capable of selectively operating in non-chip-kill and chip-kill modes
JP3723725B2 (ja) * 2000-07-31 2005-12-07 シャープ株式会社 半導体装置及び３次元積層半導体装置
US7197098B2 (en) 2000-12-29 2007-03-27 Intel Corporation High-speed serial data recovery
JP2002278910A (ja) * 2001-03-21 2002-09-27 Toshiba Corp バス接続方法及びバス接続装置
US7093076B2 (en) * 2002-12-12 2006-08-15 Samsung Electronics, Co., Ltd. Memory system having two-way ring topology and memory device and memory module for ring-topology memory system
JP2004206462A (ja) * 2002-12-25 2004-07-22 Mitsubishi Electric Corp 入出力制御装置の拡張モジュール増設方法及び入出力制御装置
US20060236042A1 (en) * 2005-03-31 2006-10-19 Sandeep Jain Training sequence for deswizzling signals

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210059017A (ko) * 2014-01-24 2021-05-24 퀄컴 인코포레이티드 포트-투-포트 루프백들을 이용한 동적 랜덤 액세스 메모리 (ｄｒａｍ) 시스템들의 메모리 훈련의 제공, 및 관련 방법들, 시스템들, 및 장치들

Also Published As

Publication number Publication date
GB2441082B (en) 2011-01-19
GB2441082A (en) 2008-02-20
CN101194318B (zh) 2012-09-26
US20060294335A1 (en) 2006-12-28
KR101020453B1 (ko) 2011-03-08
ATE524810T1 (de) 2011-09-15
EP1894201B1 (en) 2011-09-14
WO2007002420A8 (en) 2007-03-29
CN101194318A (zh) 2008-06-04
WO2007002420A1 (en) 2007-01-04
GB2441082B8 (en) 2011-03-09
EP1894201A1 (en) 2008-03-05
US7702874B2 (en) 2010-04-20
GB0722948D0 (en) 2008-01-02
GB2441082A8 (en) 2011-03-09
JP2008547124A (ja) 2008-12-25
JP4963704B2 (ja) 2012-06-27

Similar Documents

Publication Publication Date Title
KR101020453B1 (ko) 메모리 장치, 메모리 제어기, 시스템 및 방법
US11994982B2 (en) Memory module with distributed data buffers
US8417870B2 (en) System and method of increasing addressable memory space on a memory board
KR100235222B1 (ko) 싱글 인라인 메모리 모듈
US10109324B2 (en) Extended capacity memory module with dynamic data buffers
US9076500B2 (en) Memory module including plural memory devices and data register buffer
KR100703969B1 (ko) 메모리 모듈의 테스트 장치
US20130138898A1 (en) Memory module including plural memory devices and command address register buffer
US9748953B2 (en) Memory modules including plural memory devices arranged in rows and module resistor units
US7869243B2 (en) Memory module
US8183676B2 (en) Memory circuit having memory chips parallel connected to ports and corresponding production method
US20040201968A1 (en) Multi-bank memory module
US20090307417A1 (en) Integrated buffer device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
E902 Notification of reason for refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140203

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150130

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160127

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170201

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180417

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190129

Year of fee payment: 9