KR100703969B1 - 메모리 모듈의 테스트 장치 - Google Patents

메모리 모듈의 테스트 장치 Download PDF

Info

Publication number
KR100703969B1
KR100703969B1 KR1020050029093A KR20050029093A KR100703969B1 KR 100703969 B1 KR100703969 B1 KR 100703969B1 KR 1020050029093 A KR1020050029093 A KR 1020050029093A KR 20050029093 A KR20050029093 A KR 20050029093A KR 100703969 B1 KR100703969 B1 KR 100703969B1
Authority
KR
South Korea
Prior art keywords
memory
test
memory module
unit
information
Prior art date
Application number
KR1020050029093A
Other languages
English (en)
Other versions
KR20060107092A (ko
Inventor
이정국
서승진
한유근
신승만
안영만
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050029093A priority Critical patent/KR100703969B1/ko
Priority to US11/398,719 priority patent/US7487413B2/en
Publication of KR20060107092A publication Critical patent/KR20060107092A/ko
Application granted granted Critical
Publication of KR100703969B1 publication Critical patent/KR100703969B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C02—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F3/00—Biological treatment of water, waste water, or sewage
    • C02F3/34—Biological treatment of water, waste water, or sewage characterised by the microorganisms used
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01D—SEPARATION
    • B01D21/00—Separation of suspended solid particles from liquids by sedimentation
    • B01D21/0003—Making of sedimentation devices, structural details thereof, e.g. prefabricated parts
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01D—SEPARATION
    • B01D21/00—Separation of suspended solid particles from liquids by sedimentation
    • B01D21/0015—Controlling the inclination of settling devices
    • C—CHEMISTRY; METALLURGY
    • C02—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F1/00—Treatment of water, waste water, or sewage
    • C02F1/28—Treatment of water, waste water, or sewage by sorption
    • C—CHEMISTRY; METALLURGY
    • C02—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F1/00—Treatment of water, waste water, or sewage
    • C02F1/52—Treatment of water, waste water, or sewage by flocculation or precipitation of suspended impurities
    • C—CHEMISTRY; METALLURGY
    • C02—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F3/00—Biological treatment of water, waste water, or sewage
    • C02F3/32—Biological treatment of water, waste water, or sewage characterised by the animals or plants used, e.g. algae
    • C02F3/327—Biological treatment of water, waste water, or sewage characterised by the animals or plants used, e.g. algae characterised by animals and plants
    • E—FIXED CONSTRUCTIONS
    • E01—CONSTRUCTION OF ROADS, RAILWAYS, OR BRIDGES
    • E01F—ADDITIONAL WORK, SUCH AS EQUIPPING ROADS OR THE CONSTRUCTION OF PLATFORMS, HELICOPTER LANDING STAGES, SIGNS, SNOW FENCES, OR THE LIKE
    • E01F5/00—Draining the sub-base, i.e. subgrade or ground-work, e.g. embankment of roads or of the ballastway of railways or draining-off road surface or ballastway drainage by trenches, culverts, or conduits or other specially adapted means
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • C—CHEMISTRY; METALLURGY
    • C02—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F2103/00—Nature of the water, waste water, sewage or sludge to be treated
    • C02F2103/001—Runoff or storm water
    • E—FIXED CONSTRUCTIONS
    • E03—WATER SUPPLY; SEWERAGE
    • E03F—SEWERS; CESSPOOLS
    • E03F2201/00—Details, devices or methods not otherwise provided for
    • E03F2201/10—Dividing the first rain flush out of the stormwater flow

Abstract

메모리 모듈의 테스트 장치가 제공된다. 메모리 모듈의 테스트 장치는 피테스트 메모리 모듈의 정보가 저장된 제1 메모리부를 구비하는 피테스트 메모리 모듈이 장착되는 테스트 슬롯, 칩셋에서 인식 가능한 메모리 모듈에 관한 정보가 저장된 제2 메모리부, 구동 신호를 제1 및 제2 메모리부에 선택적으로 전달하는 제1 스위칭부를 포함한다.
메모리 모듈, 테스트, SPD, DIMM, SODIMM

Description

메모리 모듈의 테스트 장치{Apparatus for testing memory module}
도 1은 본 발명의 일 실시예에 따른 메모리 모듈의 테스트 장치를 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 모듈의 테스트 장치를 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 모듈의 테스트 장치의 동작을 설명하기 위한 블록도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 모듈의 테스트 장치에서 제2 스위칭부의 동작을 설명하기 위한 블록도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 메모리 모듈의 테스트 장치의 동작을 설명하기 위한 블록도들이다.
도 7은 본 발명의 일 실시예에 따른 메모리 모듈의 테스트 방법을 설명하기 위한 순서도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 메모리 모듈의 테스트 장치 100 : 메인 보드
110 : 칩셋 200 : 인터페이스 보드
210 : 피테스트 메모리 모듈 212 : 제1 메모리부
220 : 테스트 슬롯 230 : 제1 스위칭부
240 : 제2 메모리부 245 : 제3 메모리부
260 : 제2 스위칭부 280 : 제3 스위칭부
290 : 제4 스위칭부
본 발명은 메모리 모듈의 테스트 장치에 관한 것이다.
메모리는 시스템에서 이용되는 데이터를 일시적으로 또는 영구적으로 저장하는 저장 장치이다. 이러한 메모리에서 불량이 발생하게 되는 경우, 시스템의 동작에 치명적인 오류를 초래할 수 있기 때문에, 메모리는 제조 후 실제 사용 환경과 유사한 환경인 실장 시스템, 가령 메인보드(mainboard)에서 테스트된 후 시장에 출고된다.
일반적으로 메모리 테스트에 사용되는 메인보드는 표준 DIMM 메모리 모듈을 사용하는 메인보드를 사용한다. 이는 메모리 제품의 양산성을 고려한 것으로서, 표준 DIMM(Dual In-line Memory Module) 메모리 모듈을 사용하는 메인보드가 소정의 SODIMM(Small Outline Dual In-line Memory Module) 메모리 모듈 제품도 다수 지원하기 때문이다.
한편, 메모리 모듈의 테스트 장치는 핀투핀(pin-to-pin) 방식으로 테스트하기 때문에, 피테스트 메모리 모듈과 메인보드의 인터페이스 구조(interface scheme)가 상이한 경우에는 인터페이스 보드를 이용해야 한다. 예를 들어, 표준 DIMM 메모리 모듈은 184핀이고 SODIMM 메모리 모듈은 200핀이므로 인터페이스 보드가 사용된다.
그런데, 종래의 메모리 모듈의 테스트 장치에서 SODIMM 메모리 모듈을 테스트하는 경우, DIMM 메모리 모듈을 사용하는 메인보드는 x8 1랭크, x8 2랭크, x16 1랭크 SODIMM 제품만 지원할 뿐, x16 2랭크 SODIMM 메모리 모듈은 지원하지 않기 때문에, x16 2랭크 SODIMM 제품은 테스트가 불가능하다.
본 발명이 이루고자 하는 기술적 과제는, 다양한 종류의 피테스트 메모리 모듈을 테스트할 수 있는 메모리 모듈의 테스트 장치를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 모듈의 테스트 장치는 피테스트 메모리 모듈의 정보가 저장된 제1 메모리부를 구비하는 피테스트 메모리 모듈이 장착되는 테스트 슬롯, 칩셋에서 인식 가능한 메모리 모듈에 관한 정보가 저장된 제2 메모리부, 구동 신호를 제1 및 제2 메모리부에 선택적으로 전달하는 제1 스위칭부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 모 듈의 테스트 장치는 피테스트 메모리 모듈의 정보가 저장된 제1 메모리부를 구비하는 피테스트 메모리 모듈이 장착되는 제1 및 제2 테스트 슬롯, 칩셋에서 인식 가능한 메모리 모듈에 관한 정보가 저장된 제2 메모리부, 제1 및 제2 테스트 슬롯에 전달되는 칩셋 신호의 경로를 변경하는 제1 스위칭부, 구동 신호를 제1 및 제2 메모리부에 선택적으로 전달하는 제2 스위칭부를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 메모리 모듈의 테스트 장치를 개략적으로 나타낸 사시도이다. 도 2는 본 발명의 일 실시예에 따른 메모리 모듈의 테스트 장치를 나타낸 블록도이다. 도 1에서 인터페이스 보드(200)의 구조는 하나의 예시에 지나지 않으며, 피테스트 메모리 모듈(210)이 장착되는 환경에 따라 여러가지로 변형될 수 있고, 도면을 간단히 하기 위해 인터페이스 보드(200)의 자세한 구성을 생략한다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 모듈의 테스 트 장치(1)는 메인 보드(100), 인터페이스 보드(200)를 포함한다.
메인 보드(100)는 탁상용 컴퓨터, 노트북 컴퓨터, 팜톱(pamtop) 컴퓨터, 네트워크용 컴퓨터, 통신 장치, 교환기 등 메모리 모듈이 장착될 수 있는 장치에서 사용될 수 있는 보드이면 무엇이든 가능하다. 다만, 본 발명의 일 실시예에서는 탁상용 컴퓨터에서 주로 사용되는 표준 DIMM 메모리 모듈을 사용하는 메인 보드를 예를 들어 설명한다.
메인 보드(100)는 메인 보드(100)가 장착되는 시스템, 가령 탁상용 컴퓨터의 실행 환경을 설정하고, 다수의 데이터를 저장하고, 컴퓨터가 안정적으로 구동되어 원활하게 데이터를 입출력할 수 있도록 한다. 여기서, 본 발명의 일 실시예에 따른 메인 보드(100)는 도 1과 같이 다수의 칩들이 장착된 메인 보드(100)의 일면이 아래 방향을 향하는 리버스 타입(reverse type) 일 수 있다.
메인 보드(100)는 도전 패턴과 절연판으로 구성된 기판 몸체 상에, 칩셋(chipset; 110)과 다수의 슬롯들이 형성된다.
칩셋(110)은 메인 보드(100)상에 장착된 다수의 집적회로들을 총칭하는 의미이며, 다수의 마이크로 칩과 회로가 모여 시스템 전체를 하드웨어적으로 컨트롤한다. 즉, 칩셋(110)은 프로세서, 메모리 및 다수의 슬롯간의 각종 신호 교환을 관리하고, 버스 버퍼링과 데이터의 흐름을 조절할 수 있다.
도면에는 표시하지 않았으나, 다수의 슬롯들은 표준 슬롯, 주변 기기 연결부, PCI/ISA(Peripheral Component Interconnect/Industry Standard Architecture) 슬롯일 수 있다. 특히, 표준 슬롯에는 예를 들어, 표준 DIMM 메모리 모듈이 장착될 수 있다. 본 발명의 일 실시예에서 DIMM 메모리 모듈은 184핀일 수 있고, 표준 슬롯은 제1 및 제2 표준 슬롯을 포함할 수 있다.
인터페이스 보드(200)는 피테스트 메모리 모듈(210)과 메인 보드(100)를 인터페이스시키는 역할을 한다. 인터페이스 보드(200)는 도전 패턴과 절연판으로 구성된 기판 몸체 상에 테스트 슬롯(220), 제1 스위칭부(230), 제2 메모리부(240), 제3 메모리부(245), 제2 스위칭부(260), 제3 스위칭부(280) 등을 포함한다.
테스트 슬롯(220)은 피테스트 메모리 모듈(210)이 장착되는 부분으로, 메인 보드(100) 상의 표준 슬롯과 전기적으로 연결된다. 예를 들어, 표준 슬롯은 표준 DIMM 메모리 모듈이 장착되므로 184핀으로 구성되고 테스트 슬롯(220)은 SODIMM 메모리 모듈이 장착되므로 200핀으로 구성되지만, 두 슬롯간의 인터페이스가 가능하다. 구체적인 상호 연결 관계는 피테스트 메모리 모듈(210)인 SODIMM 메모리 모듈 및 표준 DIMM 메모리 모듈의 배선 약도(schematic)를 참고하여 확인할 수 있다. 한편, 테스트 슬롯(220)은 도면에는 표시하지 않았으나 표준 슬롯과 직접 연결될 수도 있고, 인터페이스 슬롯(도면 미도시)을 통해서 전기적으로 연결될 수 있다.
특히, 피테스트 메모리 모듈(210)에는 피테스트 메모리 모듈(210)의 소정 위치에 SPD(Serial Presence Detect) 정보가 저장된 제1 메모리부(212)가 장착된다. 피테스트 메모리 모듈(210)이 2랭크로 구성된 경우, 제1 메모리부(212)에는 2랭크 메모리 모듈의 SPD 정보가 저장된다. 예를 들어 x16 2랭크 SODIMM 메모리 모듈에 대한 SPD 정보가 저장될 수 있다. 특히, 168핀 및 200핀 DDR2 모듈에는 SPD 정보가 저장된 제1 메모리부(212)가 필수적이다. 저장된 SPD 정보는 x16 2랭크 SODIMM 메 모리 모듈의 크기, 속도, 공급 전압, 드라이브 능력, 행렬 주소의 개수, SODIMM 메모리 모듈의 제작자 및 RAM 제작자 등이 될 수 있다. 제1 메모리부(212)는 주로 SDRAM(Synchronous DRAM)에서 이용할 수 있는 8핀짜리 직렬 EEPROM 칩을 사용할 수 있으나, 이에 제한되지 않고 전술한 정보를 저장할 수 있는 저장 매체이면 무엇이든 가능하다. 특히, 본 발명의 일 실시예에서 제1 메모리부(212)는 메모리 모듈의 테스트 장치가 부팅된 후, 제1 메모리부(212)에 저장된 SPD 정보가 올바르게 기입되어 있는지 여부가 테스트된다.
제1 스위칭부(230)는 칩셋 신호, 특히 피테스트 메모리 모듈의 랭크별로 구분해서 사용되는 칩셋 신호(이하 '랭크별 개별 칩셋 신호'라 함.)가 테스트 슬롯(220)에 도달하는 경로를 제어한다. 예를 들어, 랭크별 개별 칩셋 신호는 CS(Chip Select)(CS1,CS2) 신호, CKE(ClocK Enable)(CKE1,CKE2) 신호일 수 있다. 여기서 CS 신호는 피테스트 메모리 모듈(210)에 장착된 SDRAM을 선택하는 신호이고, CKE 신호는 CS 신호에 의해 선택된 SDRAM 각각에 대한 메모리 클럭 인에이블 신호를 의미한다. 본 발명의 일 실시예에 따른 제1 스위칭부(230)는 다수의 딥 스위치 또는 디지털 버스 스위치(digital bus switch)가 될 수 있다.
제2 메모리부(240)는 칩셋(110)에서 인식 가능한 메모리 모듈의 SPD 정보가 저장되며, 인터페이스 보드(200)의 소정 위치에 장착된다. 본 발명의 일 실시예에서는 제1 메모리부(212)에 2랭크로 구성된 메모리 모듈의 SPD 정보가 저장될 경우, 제2 메모리부(240)는 1랭크로 구성된 메모리 모듈의 SPD 정보가 저장될 수 있다. 예를 들어, 제1 메모리부(212)에 x16 2랭크 SODIMM SPD 정보가 저장되면, 제2 메모 리부(240)는 x16 1랭크 SODIMM SPD 정보가 저장된다. 이러한 경우, 메모리 모듈 테스트 장치의 부팅시 제2 메모리부(240)에 저장된 SPD 정보가 읽혀진다. 읽혀진 정보는 반도체 메모리 모듈을 초기화(initialization)하고 테스트 장치의 타이밍 세팅(timing setting)에 사용된다. 예를 들어, 저장된 SPD 정보는 x16 1랭크 SODIMM 메모리 모듈의 크기, 속도, 공급 전압, 드라이브 능력, 행렬 주소의 개수, SODIMM 메모리 모듈의 제작자 및 RAM 제작자 등이 된다.
또한, 제2 메모리부(240)는 다수의 메모리(241, 242)로 구성될 수 있다. 여기서, x16 1랭크 SODIMM 메모리 모듈도 256Mbyte, 512Mbyte 등 여러 종류가 가능하므로, x16 1랭크 SODIMM SPD 정보를 저장하고 있는 제2 메모리부(240)도 여러 종류가 구비될 수 있다. 즉, 제2 메모리부의 메모리(241)은 256Mbyte용 x16 1랭크 SODIMM SPD 정보, 다른 메모리(242)는 512Mbyte용 x16 1랭크 SODIMM SPD 정보를 저장하고 있을 수 있다.
제3 메모리부(245)는 칩셋(110)에서 인식 가능한 메모리 모듈의 SPD 정보가 저장되며, 인터페이스 보드(200)의 소정 위치에 장착된다. 여기서, 제3 메모리부(245)는 예를 들어, 제1 메모리부(212)에 x16 2랭크 SODIMM SPD 정보가 저장되면, x16 1랭크 SODIMM SPD 정보가 저장된다. 또한, 제3 메모리부(245)는 다수의 메모리(246, 247)로 구성되고, 각각 256Mbyte용, 512Mbyte용 x16 1랭크 SODIMM SPD 정보를 저장하고 있을 수 있다.
제2 스위칭부(260)는 인터페이스 보드(200)의 소정 위치에 장착되어, SPD 정보를 저장하고 있는 제1 및 제2 메모리부(212, 240)에 구동 신호를 선택적으로 전 달한다. 부팅 과정에서는 칩셋(110)이 제2 메모리부(240)에 저장된 정보를 읽을 수 있도록 구동 신호를 제2 메모리부(240)에 전달하고, 부팅 후에는 제1 메모리부(212)의 정보를 테스트할 수 있도록 구동 신호를 제1 메모리부(212)에 전달한다. 여기서, 구동 신호는 SDA(Send Data with Ack.) 신호 또는 파워(power) 신호일 수 있으나, 이에 제한되는 것은 아니다. 또한, 제2 스위칭부(260)는 소정의 제어 신호에 의해 제어되는 디지털 버스 스위치(digital bus switch)일 수 있다. 여기서, 제어 신호는 외부에서 직접 제공되는 신호이거나, 테스트 장치 내부에서 제공되는 신호일 수 있다.
제3 스위칭부(280)는 제2 스위칭부(260)로부터 전달된 구동 신호를 제2 메모리부(240)의 다수의 메모리(241, 242) 각각에 선택적으로 전달하는 역할을 한다. 즉, 제3 스위칭부(280)는 제2 메모리부(240)의 다수의 메모리(241, 242)와 제2 스위칭부(260)를 각각 연결하는 다수의 스위치를 포함할 수 있다. 여기서 다수의 스위치는 사용자가 필요에 따라 온/오프(on/off)시킬 수 있는 딥 스위치(dip switch) 일 수 있다.
제4 스위칭부(290)는 제2 테스트 슬롯(222)에 전달된 구동 신호를 다수의 제3 메모리부(245)의 다수의 메모리(246, 247) 각각에 선택적으로 전달하는 역할을 한다. 즉, 제4 스위칭부(290)는 제3 메모리부(245)의 다수의 메모리(246, 247)와 제2 테스트 슬롯(222)을 각각 연결하는 다수의 스위치를 포함할 수 있다.
도 3, 도 5, 도 6은 본 발명의 일 실시예에 따른 메모리 모듈의 테스트 장치의 동작을 설명하기 위한 블록도들이고, 도 4는 제2 스위치의 동작을 설명하기 위 한 블록도이다. 도 7은 본 발명의 일 실시예에 따른 메모리 모듈의 테스트 방법을 설명하기 위한 순서도이다.
여기서, 제2 메모리부(241, 242)에는 x16 1랭크 SODIMM 메모리 모듈의 SPD 정보가 저장된다. 제1, 제3 및 제4 스위칭부(230, 280, 290)의 다수의 스위치(231, 232, 233, 281, 282, 291, 292)는 딥 스위치(dip switch)를 사용하고, 제2 스위칭부(260)는 디지털 버스 스위치를 사용하는 경우를 예로 든다. 제1 스위칭부(230)의 제1 내지 제3 스위치 (231, 232, 233)는 각각 칩셋(110)의 CS1(CKE1) 신호와 제1 테스트 슬롯(221)의 CS1(CKE1) 핀의 연결 여부, CS2(CKE2) 신호와 제1 테스트 슬롯의 CS1(CKE1) 핀의 연결 여부, CS2(CKE2) 신호와 제2 테스트 슬롯의 CS0(CKE0) 핀의 연결 여부를 결정한다. 제3 스위칭부(280)의 제1 및 제2 스위치(281, 282)는 각각 제2 스위칭부(260)와 제2 메모리부(240)의 다수의 메모리(241, 242)를 연결한다. 제4 스위칭부(290)의 제1 및 제2 스위치(291, 292)는 각각 제2 테스트 슬롯(222)과 제3 메모리부(245)의 다수의 메모리(246, 247)를 연결한다.
도 3 및 도 4를 참조하여, 본 발명의 일 실시예에 따른 메모리 모듈의 테스트 장치를 이용하여 x16 1랭크 SODIMM 메모리 모듈을 테스트하는 과정을 설명한다.
제1 및 제2 테스트 슬롯(221, 222) 각각에 x16 1랭크 SODIMM 메모리 모듈이 장착된다.
제1 스위칭부(230)의 제1 내지 제3 스위치(231, 232, 233)를 각각 턴온, 턴오프, 턴온시킨다. 따라서, 칩셋(110)의 CS0(CKE0), CS1(CKE1) 신호는 각각 제1 테스트 슬롯(221)의 CS0(CKE0), CS1(CKE1) 핀과 연결되고, 칩셋(110)의 CS2(CKE2), CS3(CKE3) 신호는 각각 제2 테스트 슬롯(222)의 CS0(CKE0), CS1(CKE1) 핀과 연결된다. 다만, 제1 및 제2 테스트 슬롯(221, 222)에는 x16 1랭크 SODIMM 메모리 모듈이 장착되어 있으므로, 제1 테스트 슬롯(221)에 장착된 피테스트 메모리 모듈은 CS0(CKE0) 신호만 입력받고, CS1(CKE1) 핀은 플로팅(floating)된다. 제2 테스트 슬롯(222)에 장착된 피테스트 메모리 모듈은 모듈은 CS2(CKE2) 신호만 입력받고, CS3(CKE3) 신호는 플로팅(floating)된다. 즉, 제1 및 제2 테스트 슬롯(221, 222) 각각에 랭크별 개별 칩셋 신호가 전달된다.
또한, 제2 스위칭부(260)는 하이(high) 레벨의 제어 신호(CTR)에 응답하여 구동 신호, 예를 들어 칩셋(110)의 SDA(Send Data with Ack) 신호를 제1 메모리부(212)의 SDA 핀에 전달한다. 전술하였듯이, 구동 신호는 파워 신호일 수 있다.
이렇게 되면, 인터페이스 보드(200) 상에 장착된 제2 메모리부(240)를 메인 보드(100) 측에서 인식하지 못하고, 제1 테스트 슬롯(221)에 장착된 피테스트 메모리 모듈(210)에 장착된 제1 메모리부(212)만을 인식하게 된다. 따라서, 제1 메모리부(212)에 저장된 x16 1랭크 메모리 모듈의 SPD 정보를 읽어들여, 피테스트 메모리 모듈(210)을 초기화하고 메모리 모듈의 테스트 장치의 초기 타이밍을 세팅한다. 이에 따라, 제1 테스트 슬롯(221)에 장착된 x16 1랭크 메모리 모듈을 테스트할 수 있다. 뿐만 아니라, 제1 메모리부(212)에 저장된 SPD 정보가 정확한지 여부를 테스트할 수 있다.
도 5 및 도 6를 참조하여, 본 발명의 일 실시예에 따른 메모리 모듈의 테스트 장치를 이용하여 x16 2랭크 SODIMM 메모리 모듈을 테스트하는 과정을 설명한다.
우선 도 5를 참조하면, 제1 테스트 슬롯(221)에 x16 2랭크 SODIMM 메모리 모듈이 장착되고, 제2 테스트 슬롯(222)에는 아무것도 장착되지 않는다.
제1 스위칭부(230)의 다수의 스위치(231, 232, 233)를 각각 턴오프, 턴온, 턴오프시킨다. 이로써, 칩셋(110)의 CS2(CKE2) 신호가 제1 테스트 슬롯(221)의 CS1(CKE1) 핀과 연결된다. 반면, 칩셋(110)의 CS1(CKE1) 신호, 제2 테스트 슬롯(222)의 CS0(CKE0) 핀은 전기적으로 고립된다(isolated). 다만, 본 발명의 일 실시예에서는 부팅 과정에서 제1 스위칭부(230)의 다수의 스위치(231, 232, 233)를 동작시켰으나, 부팅 후에 동작시켜도 무관하다.
제2 스위칭부(260)는 로우(low) 레벨의 제어 신호(CTR)에 응답하여, 구동 신호, 예를 들어 칩셋(110)의 SDA 신호를 제2 메모리부(240)에 전달한다. 여기서, 제2 스위칭부(260)와 제2 메모리부(240)를 연결하는 제3 스위칭부(280)의 제1 스위치(281)를 턴온시키고, 제2 테스트 슬롯(222)과 제3 메모리부(245)를 연결하는 제4 스위칭부(290)의 제1 스위치(291)를 턴온시킨다. 본 발명의 일 실시예에서는 256Mbyte용 x16 1랭크 메모리 모듈을 테스트하는 경우를 예로 들었으나 이에 제한되지 않는다. 즉, 512Mbyte용 x16 1랭크 메모리 모듈을 테스트하는 경우에는 제3 스위칭부(280)의 제2 스위치(282), 제4 스위칭부(290)의 제3 스위치(292)를 턴온시킨다.
이렇게 되면, 칩셋(110)은 피테스트 메모리 모듈(210)에 장착된 제1 메모리부(212)는 인식하지 못하고, 인터페이스 보드(200)에 장착된 제2 및 제3 메모리부(240, 245)만을 인식하게 된다. 즉, 칩셋(110)의 SDA 신호는 제2 및 제3 메모리부 (240, 245)에 전달되어, 제2 및 제3 메모리부(240, 245)에 저장되어 있는 칩셋이 인식할 수 있는 메모리 모듈의 SPD 정보, 즉 x16 1랭크 메모리 모듈의 SPD정보만을 인식하게 된다. 따라서, 본 발명의 일 실시예에서 칩셋(110)은 x16 1랭크 메모리 모듈이 2개가 각각 제1 및 제2 테스트 슬롯(221, 222)에 장착되어 있는 것으로 인식하여, 피테스트 메모리 모듈(210)의 구동 신호의 타이밍을 세팅한다.
그 후, 제1 스위칭부(230)의 다수의 스위치(231, 232, 233)는 각각 오프, 온, 오프 상태이므로, 제1 스위칭부(230)는 제2 테스트 슬롯(221)에 전달될 개별 칩셋 신호를 제1 테스트 슬롯(222)에 전달하게 된다. 즉, 제1 테스트 슬롯에 장착된 x16 2랭크 메모리 모듈은 CS0(CKE0), CS2(CKE2) 신호만을 사용하여 테스트하게 된다. 결국, x16 1랭크 SODIMM을 지원하는 메인 보드(100)를 이용하여 x16 2랭크 SODIMM을 테스트할 수 있다.
도 6을 참조하면, 부팅 과정을 통해서 피테스트 메모리 모듈(210)의 구동 신호 타이밍 세팅 등이 끝나면, 제2 스위칭부(260)는 제어 신호에 응답하여 하이 상태가 된다. 따라서, 칩셋(110)의 SDA 신호는 제1 테스트 슬롯(221)의 SDA 핀과 연결된다. 여기서, 제2 메모리부(240)는 전기적으로 고립되어 있으므로, 제3 스위칭부(280)의 온/오프 상태는 무관하다.
본 발명의 일 실시예에서 x16 2랭크 SODIMM 메모리 모듈을 테스트하기 위해, 부팅 과정에서 인터페이스 보드 상에 별도로 장착된 제2 및 제3 메모리부(240, 245)를 이용한다. 따라서, 부팅 과정 후에 칩셋(110)의 SDA 신호를 제1 테스트 슬롯(221)의 SDA 핀과 전기적으로 연결해야, 피테스트 메모리 모듈(210)에 장착된 제 1 메모리부(212)가 정확하게 기입(write)되어 있는지 여부를 테스트할 수 있다.
도 6 및 도 7을 참조하여, 피테스트 메모리 모듈(210)에 장착된 제1 메모리부(212)에 기입된 SPD 정보의 테스트 과정을 자세히 설명한다.
우선, 피테스트 메모리 모듈(도 1의 210 참조)의 제1 메모리부(212)에 저장된 x16 2랭크 SODIMM 메모리 모듈의 SPD 정보를 읽어 낸다(S310). 그 후, 기저장된 x16 2랭크 SODIMM 메모리 모듈의 SPD 정보를 로딩(loading)한다(S320). 예를 들어 x16 2랭크 SODIMM 메모리 모듈의 SPD 정보는 메인 보드(100) 상에 장착된 하드 디스크, ROM 등에 저장되어 있을 수 있다.
피테스트 메모리 모듈(210)의 SPD 정보와 기저장된 SPD 정보가 동일한지 여부를 비교한다(S330). 예를 들어, 각 SPD 정보를 비트 단위로 비교하며 동일한지 여부를 체크한다.
SPD 정보가 상호 동일하지 않은 경우, 기저장된 SPD 정보를 기준으로 잘못 기입된 피테스트 메모리 모듈(210)의 SPD 정보를 수정한다(S340). 그 후, 테스트 히스토리(test history)를 피테스트 메모리 모듈(210)의 제1 메모리부(212)에 저장한다(S350). 피테스트 메모리 모듈(210)의 제1 메모리부(212)는 1Kbyte 용량의 EEPROM을 주로 사용하며, 기입되어 있는 SPD 정보는 약 128byte 정도가 된다. 따라서, SPD 정보를 기입하고 남는 제1 메모리부(212) 영역에, 예를 들어 테스트 일시, 테스트 장치, 테스트 실시자, 잘못 기입된 SPD 정보, 수정된 SPD 정보 등을 기입한다. 그 후, 피테스트 메모리 모듈(210)의 SPD 정보를 다시 읽어내어, 기저장된 SPD 정보와 재비교한다.
한편, SPD 정보가 상호 동일한 경우에는, SPD 정보를 기입하고 남는 제1 메모리부(212) 영역에 테스트 히스토리를 기입한다(S360). 여기서, 테스트 히스토리는 테스트 일시, 테스트 장치, 테스트 실시자 등만을 기입하면 된다.
이와 같이 테스트 히스토리를 기입하는 이유는 다음과 같다. 즉, 메모리 모듈 제품을 출시한 후, SPD 정보에 이상이 있어 메모리 모듈이 비정상 동작을 하여 사용자의 클레임(claim)이 생길 수 있다. 이 경우, SPD 정보에 관한 테스트 히스토리를 검토함으로써 클레임에 대한 시정이 빠르게 이루어질 수 있기 때문이다. 또한, SPD 정보를 저장하고 있는 제1 메모리부(212)의 제조 과정에서 많이 발생하는 공정상의 페일(fail)을 쉽게 발견할 수 있기 때문이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 메모리 모듈의 테스트 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다. 다양한 종류의 피테스트 메모리 모듈을 테스트할 수 있다. 예를 들어, 표준 DIMM 메모리 모듈을 지원하는 테스트 장치를 이용하여 x16 2랭크 SODIMM 메모리 모듈을 테스트할 수 있다. 또한, x16 2랭크 SODIMM 메모리 모듈을 테스트하기 위해 인터페이스 보드 상에 별도의 제2 메모리부를 장착하더라도, 디지털 버스 스위치를 이용하여 부팅 후에는 피테스트 메모리 모듈 상에 장착된 제1 메모리부를 테스트할 수 있다.

Claims (29)

  1. 피테스트 메모리 모듈의 정보가 저장된 제1 메모리부를 구비하는 상기 피테스트 메모리 모듈이 장착되는 테스트 슬롯;
    칩셋에서 인식 가능한 메모리 모듈에 관한 정보가 저장된 제2 메모리부; 및
    구동 신호를 상기 제1 및 제2 메모리부에 선택적으로 전달하는 제1 스위칭부를 포함하는 메모리 모듈의 테스트 장치.
  2. 제 1 항에 있어서,
    상기 제1 스위칭부는 부팅 과정에는 상기 칩셋이 상기 제2 메모리부의 정보를 읽을 수 있도록 상기 구동 신호를 상기 제2 메모리부에 전달하고, 부팅 후에는 상기 제1 메모리부의 정보를 테스트할 수 있도록 상기 구동 신호를 상기 제1 메모리부에 전달하는 메모리 모듈의 테스트 장치.
  3. 제 1 항에 있어서,
    상기 제1 스위칭부는 소정의 제어 신호에 의해 제어되는 디지털 버스 스위치를 포함하는 메모리 모듈의 테스트 장치.
  4. 제 1 항에 있어서,
    상기 제2 메모리부는 다수의 메모리들을 포함하고, 상기 제1 스위칭부로부터 제공된 구동 신호를 각 메모리에 선택적으로 전달하는 제2 스위칭부를 포함하는 메모리 모듈의 테스트 장치.
  5. 제 4 항에 있어서,
    상기 제2 스위칭부는 상기 제2 메모리부에 포함되는 다수의 메모리들과 상기 제1 스위칭부를 각각 연결하는 다수의 딥 스위치(dip switch)를 포함하는 메모리 모듈의 테스트 장치.
  6. 제 1 항에 있어서,
    상기 제1 메모리부는 2랭크로 구성된 메모리 모듈의 정보가 저장되고, 상기 제2 메모리부는 1랭크로 구성된 메모리 모듈의 정보가 저장되는 메모리 모듈의 테스트 장치.
  7. 제 6 항에 있어서,
    상기 제1 메모리부는 x16 2랭크 SODIMM에 관한 정보가 저장된 EEPROM이고, 상기 제2 메모리부는 x16 1랭크 SODIMM에 관한 정보가 저장된 EEPROM인 메모리 모듈의 테스트 장치.
  8. 제 1 항에 있어서,
    상기 구동 신호는 SDA(Send Data with Ack.) 신호 또는 파워 신호인 메모리 모듈의 테스트 장치.
  9. 피테스트 메모리 모듈의 정보가 저장된 제1 메모리부를 구비하는 상기 피테스트 메모리 모듈이 장착되는 제1 및 제2 테스트 슬롯;
    칩셋에서 인식 가능한 메모리 모듈에 관한 정보가 저장된 제2 메모리부;
    상기 제1 및 제2 테스트 슬롯에 전달되는 칩셋 신호의 경로를 변경하는 제1 스위칭부; 및
    구동 신호를 상기 제1 및 제2 메모리부에 선택적으로 전달하는 제2 스위칭부를 포함하는 메모리 모듈의 테스트 장치.
  10. 제 9 항에 있어서,
    상기 제1 스위칭부는 상기 피테스트 메모리 모듈에 전달되는 랭크별 개별 칩셋 신호의 경로를 변경하는 메모리 모듈의 테스트 장치.
  11. 제 10 항에 있어서,
    상기 피테스트 메모리 모듈이 랭크별 개별 칩셋 신호는 CS(Chip Select) 신호 및 CKE(ClocK Enable) 신호인 메모리 모듈의 테스트 장치.
  12. 제 10 항에 있어서,
    상기 제1 및 제2 테스트 슬롯에 x16 1랭크 SODIMM 메모리 모듈이 각각 장착 시,
    상기 제1 및 제2 테스트 슬롯에는 각각 랭크별 개별 칩셋 신호가 전달되는 메모리 모듈의 테스트 장치.
  13. 제 10 항에 있어서,
    상기 제1 테스트 슬롯에 x16 2랭크 SODIMM 메모리 모듈이 장착시,
    상기 제1 스위칭부는 상기 제2 테스트 슬롯에 전달될 랭크별 개별 칩셋 신호를 상기 제1 테스트 슬롯에 전달하는 메모리 모듈의 테스트 장치.
  14. 제 9 항에 있어서,
    상기 제1 스위칭부는 부팅 과정에는 상기 칩셋이 상기 제2 메모리부의 정보를 읽을 수 있도록 상기 구동 신호를 상기 제2 메모리부에 전달하고, 부팅 후에는 상기 제1 메모리부의 정보를 테스트할 수 있도록 상기 구동 신호를 상기 제1 메모리부에 전달하는 메모리 모듈의 테스트 장치.
  15. 제 9 항에 있어서,
    상기 제2 스위칭부는 소정의 제어 신호에 의해 제어되는 디지털 버스 스위치를 포함하는 메모리 모듈의 테스트 장치.
  16. 제 9 항에 있어서,
    상기 제2 메모리부는 다수의 메모리들을 포함하고, 상기 제2 스위칭부로부터 제공된 구동 신호를 각 메모리에 선택적으로 전달하는 제3 스위칭부를 포함하는 메모리 모듈의 테스트 장치.
  17. 제 16 항에 있어서,
    상기 제3 스위칭부는 상기 제2 메모리부에 포함되는 다수의 메모리들과 상기 제2 스위칭부를 각각 연결하는 다수의 딥 스위치(dip switch)를 포함하는 메모리 모듈의 테스트 장치.
  18. 제 9 항에 있어서,
    상기 제2 테스트 슬롯과 전기적으로 연결되고, 칩셋에서 인식 가능한 메모리 모듈에 관한 정보가 저장된 제3 메모리부를 더 포함하는 메모리 모듈의 테스트 장치.
  19. 제 18 항에 있어서,
    상기 제3 메모리부는 다수의 메모리들을 포함하고, 상기 제2 테스트 슬롯에 전달된 구동 신호를 각 메모리에 선택적으로 전달하는 제4 스위칭부를 포함하는 메모리 모듈의 테스트 장치.
  20. 제 19 항에 있어서,
    상기 제4 스위칭부는 상기 제3 메모리부에 포함되는 다수의 메모리들과 상기 제2 테스트 슬롯을 각각 연결하는 다수의 딥 스위치(dip switch)를 포함하는 메모리 모듈의 테스트 장치.
  21. 제 18 항에 있어서,
    상기 제1 메모리부는 2랭크로 구성된 메모리 모듈의 정보가 저장되고, 제2 및 제3 메모리부는 1랭크로 구성된 메모리 모듈의 정보가 저장되는 메모리 모듈의 테스트 장치.
  22. 제 21 항에 있어서,
    상기 제1 메모리부는 x16 2랭크 SODIMM에 관한 정보가 저장된 EEPROM이고, 상기 제2 및 제3 메모리부는 x16 1랭크 SODIMM에 관한 정보가 저장된 EEPROM인 메모리 모듈의 테스트 장치.
  23. 제 9 항에 있어서,
    상기 구동 신호는 SDA(Send Data with Ack.) 신호 또는 파워 신호인 메모리 모듈의 테스트 장치.
  24. 피테스트 메모리 모듈의 정보가 저장된 제1 메모리부를 구비하는 상기 피테스트 메모리 모듈이 장착되는 제1 및 제2 테스트 슬롯과, 칩셋에서 인식 가능한 메모리 모듈에 관한 정보가 저장된 제2 메모리부와, 상기 제1 및 제2 테스트 슬롯에 전달되는 칩셋 신호의 경로를 변경하는 제1 스위칭부와, 구동 신호를 상기 제1 및 제2 메모리부에 선택적으로 전달하는 제2 스위칭부를 포함하는 메모리 모듈의 테스트 장치를 제공하고,
    부팅 과정에는 상기 구동 신호를 상기 제2 메모리부에 전달하여 상기 칩셋이 상기 제2 메모리부의 정보를 읽을 수 있도록 하고,
    부팅 후에는 상기 구동 신호를 상기 제1 메모리부에 전달하여 상기 제1 메모리부의 정보를 테스트할 수 있도록 하는 것을 포함하는 메모리 모듈의 테스트 방법.
  25. 제 24항에 있어서,
    상기 제1 및 제2 테스트 슬롯에 각각 x16 1랭크 SODIMM 메모리 모듈이 각각 장착시에는, 상기 제1 및 제2 테스트 슬롯에는 각각 랭크별 개별 칩셋 신호를 제공하는 것을 더 포함하는 메모리 모듈의 테스트 방법.
  26. 제 24항에 있어서,
    상기 제1 테스트 슬롯에 x16 2랭크 SODIMM 메모리 모듈이 장착시에는, 상기 제2 테스트 슬롯에 제공될 랭크별 개별 칩셋 신호를 상기 제1 테스트 슬롯에 제공하는 것을 더 포함하는 메모리 모듈의 테스트 방법.
  27. 제 24항에 있어서,
    상기 제1 메모리부에 저장된 SPD 정보를 읽고,
    기저장된 SPD 정보를 로딩하고,
    상기 제1 메모리부에서 읽어낸 SPD 정보와 기저장된 SPD 정보가 동일한지 여부를 체크하는 것을 더 포함하는 메모리 모듈의 테스트 방법.
  28. 제 27항에 있어서,
    상기 제1 메모리부에서 읽어낸 SPD 정보와 기저장된 SPD 정보가 동일하지 않은 경우, 상기 제1 메모리부의 SPD 정보를 수정하는 것을 더 포함하는 메모리 모듈의 테스트 방법.
  29. 제 28항에 있어서,
    상기 제1 메모리부에 테스트 히스토리(test history)를 저장하는 것을 더 포함하는 메모리 모듈의 테스트 방법.
KR1020050029093A 2005-04-07 2005-04-07 메모리 모듈의 테스트 장치 KR100703969B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050029093A KR100703969B1 (ko) 2005-04-07 2005-04-07 메모리 모듈의 테스트 장치
US11/398,719 US7487413B2 (en) 2005-04-07 2006-04-06 Memory module testing apparatus and method of testing memory modules

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050029093A KR100703969B1 (ko) 2005-04-07 2005-04-07 메모리 모듈의 테스트 장치

Publications (2)

Publication Number Publication Date
KR20060107092A KR20060107092A (ko) 2006-10-13
KR100703969B1 true KR100703969B1 (ko) 2007-04-06

Family

ID=37084414

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050029093A KR100703969B1 (ko) 2005-04-07 2005-04-07 메모리 모듈의 테스트 장치

Country Status (2)

Country Link
US (1) US7487413B2 (ko)
KR (1) KR100703969B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090100295A1 (en) * 2000-01-06 2009-04-16 Super Talent Electronics, Inc. Reliable memory module testing and manufacturing method
KR100894251B1 (ko) * 2006-12-28 2009-04-21 삼성전자주식회사 다중화된 에스피디 롬을 가지는 메모리 모듈 시스템 및 그부팅 방법
KR100885051B1 (ko) * 2007-02-23 2009-02-23 주식회사 엑시콘 반도체 메모리 테스트 장치 및 반도체 메모리 테스트 방법
US7739562B2 (en) 2007-08-17 2010-06-15 International Business Machines Corporation Programmable diagnostic memory module
US7730369B2 (en) * 2007-08-17 2010-06-01 International Business Machines Corporation Method for performing memory diagnostics using a programmable diagnostic memory module
CN102255208A (zh) * 2010-05-21 2011-11-23 鸿富锦精密工业（深圳）有限公司 转接卡
US8972620B2 (en) * 2010-07-02 2015-03-03 Dell Products L.P. Methods and systems to simplify population of modular components in an information handling system
US8035408B1 (en) * 2010-12-10 2011-10-11 Kingston Technology Corp. Socket fixture for testing warped memory modules on a PC motherboard
US20140101368A1 (en) * 2012-10-04 2014-04-10 Qualcomm Incorporated Binding microprocessor to memory chips to prevent re-use of microprocessor
CN106571166B (zh) * 2016-11-09 2020-02-14 中国空间技术研究院 一种可定制流程的mt29f系列nand flash测试老炼系统
KR102076724B1 (ko) * 2018-07-20 2020-02-13 주식회사 메리테크 듀얼 인 라인 메모리 모듈 안정성 및 테스트 효율 향상을 위한 분산 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990035741U (ko) * 1998-02-07 1999-09-15 구본준 내부 메모리를 이용한 피측정디바이스 테스트 장치
KR20010063273A (ko) * 1999-12-22 2001-07-09 윤종용 단일 칩 테스트 장치를 이용하여 다수 개의 칩들을테스트하는 반도체 집적 회로 테스트 시스템
KR20010110048A (ko) * 2000-06-03 2001-12-12 박현숙 칩 설계 검증 및 테스트 장치 및 방법
KR20030017503A (ko) * 2000-04-28 2003-03-03 티알더블류 인코포레이티드 하이브리드형, 비선형, 대 신호 마이크로파/밀리미터파 모델

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55163699A (en) 1979-06-06 1980-12-19 Fujitsu Ltd Testing system for memory board
JPH09288153A (ja) 1996-04-19 1997-11-04 Advantest Corp 半導体試験装置
KR20010065681A (ko) 1999-12-30 2001-07-11 박종섭 메모리모듈의 테스트 보드
US6772261B1 (en) 2000-04-27 2004-08-03 International Business Machines Corporation Interface that allows testing and using memory modules in computer systems not designed for the modules
US20050138267A1 (en) * 2003-12-23 2005-06-23 Bains Kuljit S. Integral memory buffer and serial presence detect capability for fully-buffered memory modules
US7234081B2 (en) * 2004-02-04 2007-06-19 Hewlett-Packard Development Company, L.P. Memory module with testing logic
US20060206764A1 (en) * 2005-03-11 2006-09-14 Inventec Corporation Memory reliability detection system and method
US7197676B2 (en) * 2005-05-24 2007-03-27 Kingston Technology Corp. Loop-Back Memory-Module Extender Card for Self-Testing Fully-Buffered Memory Modules
US7478285B2 (en) * 2005-12-30 2009-01-13 Silicon Graphics, Inc. Generation and use of system level defect tables for main memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990035741U (ko) * 1998-02-07 1999-09-15 구본준 내부 메모리를 이용한 피측정디바이스 테스트 장치
KR20010063273A (ko) * 1999-12-22 2001-07-09 윤종용 단일 칩 테스트 장치를 이용하여 다수 개의 칩들을테스트하는 반도체 집적 회로 테스트 시스템
KR20030017503A (ko) * 2000-04-28 2003-03-03 티알더블류 인코포레이티드 하이브리드형, 비선형, 대 신호 마이크로파/밀리미터파 모델
KR20010110048A (ko) * 2000-06-03 2001-12-12 박현숙 칩 설계 검증 및 테스트 장치 및 방법

Also Published As

Publication number Publication date
US20060230249A1 (en) 2006-10-12
KR20060107092A (ko) 2006-10-13
US7487413B2 (en) 2009-02-03

Similar Documents

Publication Publication Date Title
KR100703969B1 (ko) 메모리 모듈의 테스트 장치
US11862267B2 (en) Multi mode memory module with data handlers
US7197676B2 (en) Loop-Back Memory-Module Extender Card for Self-Testing Fully-Buffered Memory Modules
US7177211B2 (en) Memory channel test fixture and method
US6092146A (en) Dynamically configurable memory adapter using electronic presence detects
US9812220B2 (en) Buffered multi-rank memory modules configured to selectively link rank control signals and methods of operating the same
US7263019B2 (en) Serial presence detect functionality on memory component
JP5626669B2 (ja) 線の終端方法および装置
CN106548807B (zh) 修复电路、使用它的半导体装置和半导体系统
US7707468B2 (en) System and method for electronic testing of multiple memory devices
US7644250B2 (en) Defining pin functionality at device power on
US10109324B2 (en) Extended capacity memory module with dynamic data buffers
US20100082967A1 (en) Method for detecting memory training result and computer system using such method
GB2406409A (en) Single rank memory module for use in a two-rank memory module system
US7248530B2 (en) Integrated semiconductor memory device
US7246278B2 (en) Apparatus for testing a memory module
JP2006303490A (ja) 所定のピン配列を有するメモリモジュール
US7759958B2 (en) Apparatus, system, and method for integrated component testing
KR20060002712A (ko) 메모리 테스트 장치
US8868990B2 (en) Semiconductor memory device and information processing apparatus including the same
US20090307417A1 (en) Integrated buffer device
KR102070643B1 (ko) 듀얼 인 라인 메모리 모듈 안정성 및 테스트 효율 향상을 위한 분산 시스템
CN116137167A (zh) 具有芯片选择回送的寄存器时钟驱动器
US8836360B2 (en) Semiconductor device including integrated circuit
KR20200010708A (ko) 듀얼 인 라인 메모리 모듈 안정성 및 테스트 효율 향상을 위한 분산 시스템

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190228

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20200228

Year of fee payment: 14