KR20060002712A - 메모리 테스트 장치 - Google Patents

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신승만
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삼성전자주식회사
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Abstract

표준 DIMM을 지원하는 시스템에서 x16 2랭크 SODIMM을 테스트할 수 있는 메모리 테스트 장치가 제공된다. 메모리 테스트 장치는 메인보드의 제 1 및 제 2 메모리 슬롯에 각각 핀투핀(pin-to-pin)으로 인터페이스되는 제 1 및 제 2 인터페이스 슬롯과, 제 1 및 제 2 인터페이스 슬롯에 각각 인터페이스되고 메인보드에서 인식가능한 메모리 모듈의 정보가 저장된 제 1 및 제 2 메모리와, 제 1 슬롯보다 핀수가 많고 하나 이상의 랭크로 구성되는 테스트 메모리 모듈이 장착되어 동작 가능하도록 제 1 인터페이스 슬롯에 인터페이스되는 테스트 슬롯과, 제 1 및 제 2 메모리 슬롯으로부터 제 1 및 제 2 인터페이스 슬롯에 전달되는 신호의 경로를 변경할 수 있는 신호 경로 제어부와, 제 1 및 제 2 메모리의 동작을 제어할 수 있는 제 1 스위치부 및 테스트 메모리 모듈에 부착되고 테스트 메모리 모듈의 정보가 저장된 메모리의 동작을 제어할 수 있는 제 2 스위치부를 포함한다.
메모리 테스트, 랭크, SODIMM, DIMM

Description

메모리 테스트 장치{Memory test device}
도 1은 종래의 메모리 테스트 장치를 모식적으로 도시한 블럭도이다.
도 2은 본 발명의 일 실시에에 따른 메모리 테스트 장치를 모식적으로 도시한 블럭도이다.
도 3 및 도 4는 도 2의 메모리 테스트 장치를 구현하기 위한 회로를 모식적으로 도시한 회로도이다.
<도면의 주요 부분에 관한 부호의 설명>
2: 메모리 테스트 장치 100: 인터페이스 PCB
102: 테스트 슬롯 106: 제 1 인터페이스 슬롯
108: 제 2 인터페이스 슬롯 112: 제 1 EEPROM
114: 제 2 EEPROM 116: 신호 경로 제어부
104: 제 1 스위치부 110: 제 2 스위치부
200: 메인보드 202: 칩셋
204: CPU 208: 제 1 슬롯
206: 제 2 슬롯
본 발명은 메모리 테스트 장치에 관한 것으로서, 특히 표준 DIMM을 지원하는 시스템에서 x16 2랭크 SODIMM을 테스트할 수 있는 장치에 관한 것이다.
메모리는 시스템에서 이용되는 데이터를 일시적으로 또는 영구적으로 저장하는 저장 장치이다. 이러한 메모리에서 불량이 발생하게 되는 경우, 시스템의 동작에 치명적인 오류를 초래할 수 있기 때문에, 메모리는 제조 후 실제 사용 환경과 유사한 환경인 실장 시스템, 가령 메인보드(mainboard)에서 테스트된 후 시장에 출고된다.
일반적으로 메모리 테스트에 사용되는 메인보드는 표준 DIMM을 사용하는 메인보드를 사용한다. 이는 메모리 제품의 양산성을 고려한 것으로서, 표준 DIMM(Dual In-line Memory Module)을 사용하는 메인보드가 소정의 SODIMM(Small Outline Dual In-line Memory Module) 제품도 다수 지원하기 때문이다.
한편, 메모리를 테스트하는 방식으로 핀투핀(pin-to-pin) 방식을 사용한다. 이는 메모리와 메인보드의 인터페이스 구조(interface schem)가 동일한 경우에 가능하다. 그러나 메모리와 메인보드의 인터페이스 구조가 상이한 경우에는 별도의 인터페이스 PCB를 이용해야 한다.
예를 들어, 데스크탑 컴퓨터에서 주로 사용되는 DIMM은 184핀으로 구성되어 있는 반면, 노트북에서 주로 사용하는 SODIMM은 200핀으로 구성되어 있기 때문에, DIMM을 사용하는 메인보드에서는 SODIMM 제품을 핀투핀 방식으로 테스트 하는 것이 불가능하다.
따라서, SODIMM 제품을 테스트하기 위해서는 DIMM을 사용하는 메인보드의 DIMM 슬롯과 SODIMM을 테스트하기 위한 슬롯을 연결해 주는 인터페이스 PCB(Printed Circuit Board)를 별도로 제작하여 테스트 한다.
이하, 도 1을 참조하여 인터페이스 PCB를 사용하는 종래의 메모리 테스트 장치(1)에 대해 설명하기로 한다.
도 1을 참조하면, 종래의 메모리 테스트 장치(1)는 인터페이스 PCB(10)와 표준 DIMM을 지원하는 메인보드(20)를 포함한다. 메인보드(20)에는 칩셋(22), CPU(24), 제 1 슬롯(28), 제 2 슬롯(26)을 포함하며 칩셋(22)을 통해 상호 인터페이스되어 있다.
한편, 인터페이스 PCB(10)에는 메인보드(20)의 제 1 슬롯(28) 및 제 2 슬롯(26)이 각각 인터페이스되는 제 1 인터페이스 슬롯(14) 및 제 2 인터페이스 슬롯(16)이 형성되어 있다. 또한, 인터페이스 PCB(10)에는 테스트될 SODIMM이 장착되어 제 1 인터페이스 슬롯(14)과 인터페이스될 수 있도록 하는 테스트 슬롯(12)이 형성되어 있다.
이와 같은 구성으로 이루어진 종래의 메모리 테스트 장치(1)에서는 메인보드(20)가 소정의 SODIMM 제품을, 가령, x8 1랭크, x8 2랭크 및 x16 1랭크 SODIMM 재품을 지원하기 때문에, 인터페이스 PCB(10) 상의 테스트 슬롯(12)에 소정의 SODIMM 제품을 장착시켜 인터페이스 시킨 후, 메모리 테스트 장치(10)를 구동시킴으로써 테스트가 가능하다.
그런데, 종래의 메모리 테스트 장치(1)에서 SODIMM을 테스트하는 경우, DIMM 을 사용하는 메인보드(20)는 x8 1랭크, x8 2랭크, x16 1랭크 SODIMM 제품만 지원할 뿐, x16 2랭크 SODIMM 제품은 지원하지 않기 때문에 x16 2랭크 SODIMM 제품은 테스트가 불가능하다는 문제가 있었다.
본 발명이 이루고자 하는 기술적 과제는 표준 DIMM를 지원하는 메인보드에서 지원되지 않는 SODIMM도 테스트할 수 있는 메모리 테스트 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해되어질 수 있을 것이다.
상기 기술적 과제들을 달성하기 위한 본 발명의 실시예에 따른 메모리 테스트 장치는 메인보드의 제 1 및 제 2 메모리 슬롯에 각각 핀투핀(pin-to-pin)으로 인터페이스되는 제 1 및 제 2 인터페이스 슬롯과, 제 1 및 제 2 인터페이스 슬롯에 각각 인터페이스되고 메인보드에서 인식가능한 메모리 모듈의 정보가 저장된 제 1 및 제 2 메모리와, 제 1 슬롯보다 핀수가 많고 하나 이상의 랭크로 구성되는 테스트 메모리 모듈이 장착되어 동작 가능하도록 제 1 인터페이스 슬롯에 인터페이스되는 테스트 슬롯과, 제 1 및 제 2 메모리 슬롯으로부터 제 1 및 제 2 인터페이스 슬롯에 전달되는 신호의 경로를 변경할 수 있는 신호 경로 제어부와, 제 1 및 제 2 메모리의 동작을 제어할 수 있는 제 1 스위치부 및 테스트 메모리 모듈에 부착되고 테스트 메모리 모듈의 정보가 저장된 메모리의 동작을 제어할 수 있는 제 2 스위치 부를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다
이하, 도 2 내지 도 4를 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시에에 따른 메모리 테스트 장치(2)를 모식적으로 도시한 블럭도이다. 도 2을 참조하면, 메모리 테스트 장치(2)는 크게 메인보드(200)와 인터페이스 PCB(100)를 포함하는 구성으로 되어 있다.
먼저, 메인보드(200)는 컴퓨터 내에서 기본회로와 부품들, 가령, CPU(204), 칩셋(chipset)(202), 제 1 슬롯(208), 제 2 슬롯(206) 등을 포함하는 가장 기본적이고 물리적인 하드웨어로서, 시스템, 가령 컴퓨터의 실행 환경을 설정하고 그 정보를 유지해 주고, 컴퓨터가 안정적으로 구동되게 해주며, 컴퓨터의 모든 장치들 간의 데이터 입출력을 원활하게 해주는 역할을 한다.
본 발명의 일 실시에에서 사용되는 메인보드(200)는 JEDEC 표준 DIMM 테스트하는 메인보드로서, 이는 공지된 사항이므로 이에 대한 구체적인 설명은 생략하기로 한다.
다만, 메인보드(200)의 제 1 및 제 2 슬롯(208, 206)은 소정의 스위치를 포함하는 신호 경로 제어부(116)를 통해 인터페이스 PCB(100)의 제 1 및 제 2 인터페이스 슬롯(106, 108)에 각각 인터페이스되는데, 이에 대한 보다 구체적인 내용은 나중에 다시 설명하기로 한다.
참고로, CPU, 메모리 및 확장 슬롯 간의 데이터 교환을 관리하는 역할은 칩셋(chipset)(202)이라는 대규모 집적회로가 담당한다.
인터페이스 PCB(200)는 메인보드(200)와 테스트될 SODIMM을 인터페이스(interface)시켜주고 메모리의 테스트가 가능하도록 포함되는 구성요소들을 상호 인터페이스시켜주는 수단으로서, 테스트 슬롯(102), 신호 경로 제어부(116), 제 1 스위치부(110), 제 2 스위치부(104), 제 1 인터페이스 슬롯(106), 제 2 인터페이스 슬롯(108), x16 1랭크 구조의 SODIMM에 관한 SPD(Serial Presence Detect) 정보가 저장된 제 1 및 제 2 EEPROM(112, 114) 등을 포함하는 구성으로 되어 있다.
먼저, 제 1 인터페이스 슬롯(106) 및 제 2 인터페이스 슬롯(108)은 메인보드(200)의 제 1 슬롯(206) 및 제 2 슬롯(208)에 각각 인터페이스되는 부분으로서, 메인보드(20)의 제 1 및 제 2 슬롯(206, 208)을 통해 칩셋(202)과 데이터를 교환가능하게 해주는 역할을 한다.
따라서, 인터페이스 PCB(100) 상에 형성된 제 1 및 제 2 인터페이스 슬롯 (106, 108)을 각각 메인보드(100)의 제 1 및 제 2 슬롯(206, 208)으로 간주해도 무방할 것이다.
테스트 슬롯(102)은 테스트되는 SODIMM이 결합되어 인터페이스되는 부분으로서, 이는 제 1 인터페이스 슬롯(106)과 인터페이스되어 있다. 이상과 같은 구조로, 메인보드(200)의 칩셋(202)과 테스트되는 SODIMM은 메인보드(200)의 제 1 슬롯(206) 및 인터페이스 PCB(100)의 제 1 인터페이스 슬롯(106)을 통해 데이터를 교환할 수 있게 된다.
참고로, 제 1 인터페이스 슬롯(106)은 184핀으로 구성되어 있고 테스트 슬롯(102)은 200핀으로 구성되지만, 테스트를 위해서 테스트 슬롯(102)의 200핀 모두가 사용되는 것은 아니므로 두 슬롯 간의 인터페이스가 가능하다. 보다, 구체적인 상호 연결 관계는 테스트될 SODIMM 및 JEDEC 표준에 따른 DIMM의 배선약도(schematic)을 참고하면 알 수 있으며, 이에 대한 사항 역시 당업자라면 누구나 알고 있는 사항이므로 구체적인 설명은 생략하기로 한다.
EEPROM(112, 114)은 비휘발성 메모리 소자로서 SPD 정보가 저장된다. 여기서는 EEPROM(112, 114)에 x16 1랭크로 구성된 SODIMM에 관한 정보가 저장되며, 각각 제 1 및 제 2 인터페이스 슬롯(106, 108)에서 EEPROM과 연관된 부분에 인터페이스된다. 여기서, 'EEPROM과 연관된 부분'이라 함은 전술한 EEPROM이 전체 시스템에서 인식되고 동작가능하도록 제 1 및 제 2 인터페이스 슬롯(106, 108)에 할당된 특정 핀(pin)을 말하는 것으로서, 이에 대해서는 당업자라면 누구나 알고 있는 사항일 것이다.
참고로, SPD 정보를 포함하는 EEPROM은 주로 메모리 모듈(가령, DIMM, SODIMM)에 탑재된다. 일반적으로 SPD란 EEPROM 등에 저장되는 소정의 정보를 지칭하는 용어로서, 예를 들어 SODIMM의 기본 정보인 공급전압, 제조회사 및 용량, 구성 등의 정보가 저장된다. 이러한 SPD는 메인보드(200) 측에서 판독되고, 이에 따라 메인보드(200)는 SPD에 상응하는 동작을 수행하게 된다. 특히, 168핀 및 200핀 DDR2 모듈에는 SPD 기능의 메모리가 필수적이므로 모듈의 소정 위치에 별도로 부착되어 있다.
계속하여, 전술한 EEPROM(112, 114)은 본 발명의 일 실시예를 구현하기 위해 SODIMM에 탑재되는 것과는 별도로 마련된 것으로서, 이에 대한 구체적인 역할에 대해서는 나중에 다시 설명하기로 한다.
신호 경로 제어부(116), 제 1 및 제 2 스위치부(104, 110)는 인터페이스 PCB(100) 상의 소정 위치에 장착되어, 인터페이스 PCB(100) 상의 각 구성 요소들로 입출력되는 신호들의 경로를 변경하거나 온/오프(on/off)시킴으로써 신호를 제어하는 역할을 한다.
보다 구체적으로, 신호 경로 제어부(116)는 칩셋(202)과 제 1 및 제 2 인터페이스 슬롯(106, 108) 사이에 교환되는 신호들의 경로를 제어하고, 제 1 스위치부(104)는 제 1 및 제 2 인터페이스 슬롯(106, 108)에 인터페이스되는 EEPROM(112, 114)의 동작을 제어하며, 제 2 스위치부(110)는 테스트 슬롯(102)에 장착되어 테스트될 SODIMM(미도시)에 부착되어 있는 EEPROM을 제어한다.
특히, 제 2 스위치부(110)는 테스트될 SODIMM, 가령 x16 2랭크 SODIMM에 부 착된 EEPROM(미도시)의 온/오프를 제어하기 위한 것이다. x16 2랭크 SODIMM에 부착된 EEPROM에는 x16 2랭크 SODIMM에 관한 정보가 저장되어 있기 때문에 테스트 시 동작을 막아 이에 대한 정보가 메인보드(200)측에서 인식되지 못하게 한다.
참고로, 제 1 스위치부(104) 및 제 2 스위치부(110)는 EEPROM들의 파워 핀(power pin)이나 SDA(Send Data with Ack.) 핀으로 들어가는 신호를 온/오프시킴으로써 EEPROM들의 동작을 제어할 수 있다.
계속하여, 제 2 스위치부(110)는 제 1 인터페이스 슬롯(106)과 테스트 슬롯(102)에서, 테스트될 SODIMM, 가령 x16 2랭크 SODIMM에 부착되는 EEPROM을 위해 할당된 특정 배선(118) 사이에 설치된다. 이에 대한 보다 구체적인 설명은 나중에 다시 설명하기로 한다.
이하, 도 2 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 메모리 테스트 장치(2)의 원리에 대해 설명하기로 한다.
도 3는 본 발명의 일 실시에에 따른 메모리 테스트 장치(2)를 종래 기술과 동일하게 세팅(setting)한 회로를 개략적으로 도시한 모식도이다. 도 4은 본 발명의 일 실시예에 따라, 표준 DIMM 메인보드(200)에서 x16 2 랭크 SODIMM의 테스트를 구현가능하도록 세팅한 메모리 테스트 장치(2)의 회로를 개략적으로 도시한 모식도이다.
먼저 본 발명의 일 실시예에 따른 메모리 테스트 장치(2)를 종래 기술과 동일하게 세팅한 상태에 대해 설명하기로 한다. 이를 위해 먼저, 도 2를 참조하면, 종래의 메모리 테스트 장치에서와 같이 제 1 및 제 2 슬롯(206, 208)에 전달되는 칩셋(202) 신호가 제 1 및 제 2 인터페이스 슬롯(106, 108)에 각각 그대로 전달 될 수 있도록 신호 경로 제어부(116)를 제어한다. 그런 다음, EEPROM(112, 114)이 각각 제 1 및 제 2 인터페이스 슬롯(106, 108)과 인터페이스되지 못하도록 제 1 스위치를 오프(off)시킨다. 그리고 나서, 제 2 스위치(110)를 온(on) 시켜 테스트될 SODIMM 메모리에 부착된 EEPROM(미도시)에 저장된 SPD가 인식될 수 있도록 한다.
이에 대한 스위치의 세팅 상태를 도 3에 도시하였다. 도 3을 참조하면 신호 경로 제어부(116), 제 1 및 제 2 스위치(104, 110)의 온/오프 상태가 보다 구체적으로 도시되어 있다.
먼저, 신호 경로 제어부(116)는 그 내부에 다수개의 딥 스위치(116a, 116b, 116c)를 포함하고 있는데, 제 1 및 제 3 딥 스위치(116a, 116c)를 온(on)시키고, 제 2 딥 스위치(116b)를 오프(off)시킨다. 이로써, 칩셋(202) 신호 CS0(CKE0) 및 CS1(CKE1)은 각각 제 1 인터페이스 슬롯(106)의 CS0(CKE0) 핀 및 CS1(CKE1) 핀에 연결되고, 칩셋(202) 신호 CS2(CKE2) 및 CS3(CKE3)은 각각 제 2 인터페이스 슬롯(108)의 CS0(CKE0) 핀 및 CS1(CKE1) 핀에 연결된다. 그런 다음, 제 1 스위치부(104) 내에 포함된 제 4 및 제 5 딥 스위치(104a, 104b)를 모두 오프(off)시킨다. 계속하여, 제 2 스위치부(110) 내의 제 6 딥 스위치(110a)를 온(on) 시킨다. 이렇게 되면, 인터페이스 PCB(100) 상에 부착된 EEPROM(112, 114)은 메인보드(200) 측에서 인식하지 못하게 되고, 대신에 데스트될 SODIMM(미도시)에 부착되는 EEPROM(미도시)의 SPD가 인식된다. 이에 따라, 메인보드(200)에서 지원하는 SODIMM, 가령, x16 2랭크 SODIMM 제품을 제외한 x8 1랭크, x8 2랭크, x16 1랭크 SODIMM 제품의 테 스트가 가능하다.
여기서, 본 발명의 일 실시예에 사용되는 스위치부는 딥 스위치들을 사용하였으나, 온/오프 기능 및 회로의 경로 변경을 가능하게 하는 스위치라면 어떤 것이라도 사용가능할 것이다. 또한, 신호 경로 제어부(116)와 같이 온/오프 기능과 경로 변경의 기능을 가지는 스위치도 당업자라면 누구라도 구현 및 변경할 수 있을 것이다.
이하, 먼저 본 발명의 일 실시예에 따른 메모리 테스트 장치(2)의 신호 경로 제어부(116), 제 1 및 제 2 스위치부(104, 110)를 제어하여 x16 2랭크 SODIMM 제품을 테스트 할 수 있는 회로를 구현하는 방법에 대해 설명한다.
이를 위해 먼저 이를 위해, 도 2를 참조하면, 먼저 제 2 스위치(110)를 오프시킨다. 그리고 나서 EEPROM(112, 114)이 각각 제 1 및 제 2 인터페이스 슬롯(106, 108)에 연결되도록 제 1 스위치부(104)를 제어한다. 이로써, x16 2랭크 SODIMM 제품(미도시)에 부착되고 x16 2랭크 SODIMM에 관한 정보를 갖고 있는 EEPROM(미도시)은 메인보드(200) 측에서 인식하지 못하게 된다. 대신 x16 1랭크 SODIMM에 관한 정보가 저장된 EEPROM(114, 112)이 인식될 것이다.
그런데, 이 상태에서는 아직까지 x16 2랭크 SODIMM 제품이 테스트될 수 없을 것이다. 왜냐하면, 메인보드(200) 측에서는 1랭크의 SODIMM 제품이 테스트되는 것으로 인식하고 있기 때문에 x16 2랭크 SODIMM 제품은 아직까지 동작이 불가능한 것이다.
따라서 도 4에서와 같이 신호 경로 제어부(116)를 제어한다. 즉, 제 1 및 제 3 딥 스위치(116a, 116c)는 오프(off)시키고, 제 2 딥 스위치(116b)는 온(on)시킨다. 이렇게 되면, 제 1 인터페이스 슬롯(106)의 CS1(CKE1) 핀으로 가는 칩셋(202)의 CS1(CKE1) 신호가 오픈되고, 대신에 기존에 제 2 인터페이스 슬롯(108)의 CS0(CKE0) 핀으로 들어가는 칩셋(202)의 CS2(CKE2) 신호가 제 1 인터페이스 슬롯(106)의 CS1(CKE1) 핀으로 입력된다.
참고로, CS3 칩셋 신호는 도 4에 제 2 슬롯(108)과 연결되어 있지만, 메인보드(200) 측에서 1랭크의 SODIMM 제품이 테스트되는 것으로 인식하고 있기 때문에 사용되지 않을 것이며, 결론적으로 x16 2랭크 SODIMM 제품을 테스트 하기 위해서는 CS0 및 CS2 칩셋 신호만 이용된다.
이와 같은 회로 구성이 구현되면, 메인보드(200) 측에서는 테스트 되는 제품이 x16 2랭크 SODIMM 제품이 아닌 x16 1랭크 SODIMM 제품 두 개가 각각 제 1 및 제 2 인터페이스 슬롯(106, 108)에 장착된 것으로 인식하게 된다. 이렇게 되면 메인보드(200) 자체가 x16 1랭크 SODIMM을 지원하기 때문에, x16 2랭크 SODIMM 제품도 테스트가 가능하게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
예를 들어, 본 발명의 일 실시에에서는 이해의 편의를 위해 하나의 x16 2랭 크 SODIMM을 테스트 하는 것으로 되어 있으나, 동일한 구성을 부가하여 다수개의 x16 2랭크 SODIMM도 테스트할 수 있음을 당업자라면 누구나 알 수 있을 것이다.
또한, 전술한 딥 스위치들의 구성 및 조작은 테스트 장치의 구성 요소들을 전기적으로 연결하거나 온/오프시키기 위한 단순 조합에 지나지 않으므로 본 기술 분야에 종사하는 자라면 누구든지 구현가능할 것이다.
본 발명에 따른 메모리 테스트 장치를 이용하면, 통상의 DIMM를 지원하는 메인보드에서 x16 2랭크 SODIMM의 테스트가 가능하다.

Claims (5)

  1. 메인보드의 제 1 및 제 2 메모리 슬롯에 각각 핀투핀(pin-to-pin)으로 인터페이스되는 제 1 및 제 2 인터페이스 슬롯;
    상기 제 1 및 제 2 인터페이스 슬롯에 각각 인터페이스되고 상기 메인보드에서 인식가능한 메모리 모듈의 정보가 저장된 제 1 및 제 2 메모리;
    상기 제 1 슬롯보다 핀수가 많고 하나 이상의 랭크로 구성되는 테스트 메모리 모듈이 장착되어 동작 가능하도록 상기 제 1 인터페이스 슬롯에 인터페이스되는 테스트 슬롯;
    상기 제 1 및 제 2 메모리 슬롯으로부터 상기 제 1 및 제 2 인터페이스 슬롯에 전달되는 신호의 경로를 변경할 수 있는 신호 경로 제어부;
    상기 제 1 및 제 2 메모리의 동작을 제어할 수 있는 제 1 스위치부; 및
    상기 테스트 메모리 모듈에 부착되고 상기 테스트 메모리 모듈의 정보가 저장된 메모리의 동작을 제어할 수 있는 제 2 스위치부를 포함하는 메모리 테스트 장치.
  2. 제 1 항에 있어서, 상기 메인보드는,
    DIMM을 사용하는 것을 특징으로 하는 메모리 테스트 장치.
  3. 제 2 항에 있어서, 상기 제 1 및 제 2 메모리는,
    x16 1랭크 SODIMM에 관한 정보가 기록되어 있는 EEPROM인 것을 특징으로 하는 메모리 테스트 장치.
  4. 제 3 항에 있어서, 상기 테스트 메모리 모듈은,
    x16 1랭크, x16 2랭크, x8 1랭크 또는 x8 2랭크로 구성된 SODIMM 제품인 것을 특징으로 하는 메모리 테스트 장치.
  5. 제 4 항에 있어서, 상기 x16 2랭크 제품이 상기 테스트 슬롯에 장착되면,
    상기 제 2 스위치는 상기 테스트 메모리 모듈에 장착되는 SPD 기능의 메모리의 동작을 오프시키고,
    상기 제 1 스위치는 상기 제 1 및 제 2 인터페이스 슬롯에 각각 인터페이스되어 있는 제 1 및 제 2 메모리의 동작을 온시키며,
    상기 신호 경로부를 상기 메인보드의 CS1(CKE1) 칩셋 신호가 상기 제 1 인터페이스 슬롯의 CS1(CKE1) 핀으로 입력되는 것을 차단하고, 상기 메인보드의 CS2(CKE2) 칩셋 신호를 상기 제 1 인터페이스 슬롯의 CS1(CKE1) 핀으로 입력될 수 있도록 제어함으로써 테스트가능한 것을 특징으로 하는 메모리 테스트 장치.
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* Cited by examiner, † Cited by third party
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CN102999405A (zh) * 2011-09-16 2013-03-27 鸿富锦精密工业（深圳）有限公司 电脑主板测试装置及测试方法
CN110753415A (zh) * 2018-07-20 2020-02-04 威刚科技股份有限公司 发光控制系统及方法
KR102070643B1 (ko) * 2018-07-20 2020-04-02 주식회사 메리테크 듀얼 인 라인 메모리 모듈 안정성 및 테스트 효율 향상을 위한 분산 시스템

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