JP2006303490A - 所定のピン配列を有するメモリモジュール - Google Patents

Abstract

【課題】信号ピンが基準として電源ピンを用いることによって生じるノイズの増加を抑えるメモリモジュールを提供する。
【解決手段】メモリモジュール（１０４、１０６）は、支持基板と、支持基板上に取り付けられる複数のメモリデバイス（１２２、１２４）と、支持基板上で所定の配列を有するピン（ＰＦ、ＰＲ）とを備え、ピン（ＰＦ、ＰＲ）は、電源ピン、グラウンドピン及びメモリデバイスに接続される信号ピンから構成され、ピン（ＰＦ、ＰＲ）の所定の配列では、信号ピンの各々は基準としてグラウンドピンを利用し、電源ピンとグラウンドピンとの間の電気抵抗を下げるために、電源ピンの各々はグラウンドピンに隣接していることを特徴とする。
【選択図】図１

Description

本発明は、所定のピン配列を有するメモリモジュールに関する。

現代のコンピュータ又は他の電子装置では、通常、メモリのサイズを大きくすることが、性能を改善することに繋がる。コンピュータ又は他の電子装置のメモリは一般的には、プロセッサと固定記憶装置（一般的には、ディスクを利用する記憶装置で実装される）との間に配設される揮発性記憶装置である（動的又は静的ランダムアクセスメモリの形で実装される）。

メモリは、固定メモリデバイスよりもアクセス速度が速い記憶装置で実施される。記憶装置は通常、メモリモジュール内に配設されており、各メモリモジュールは複数のメモリデバイスを有する。

メモリモジュールの例として、シングル・インラインメモリモジュール（ＳＩＭＭ）又はデュアル・インラインメモリモジュール（ＤＩＭＭ）が挙げられる。ＤＩＭＭは、ＳＩＭＭのデータパスよりも長いデータパスを有する。ＳＩＭＭ又はＤＩＭＭのようなメモリモジュールは一般的には支持基板を有し、メモリデバイスは支持基板の両面上に実装される。メモリモジュールの電気的なコンタクトピンも、支持基板の両面に配設される。電気的なコンタクトピンは、システムボードのコネクタ内の対応する接点に接続される。メモリモジュールの電気的なコンタクトピンは、システムボードコネクタに挿入されるとき、電源電圧及びグラウンド電圧、アドレス信号、データ信号並びに制御信号をメモリモジュール上のメモリデバイスに接続する。

従来のメモリモジュールには種々の問題が関連している。１つの問題は、メモリモジュールの電力線上の雑音の問題である。電力線は、電源ピンからの電源電圧をメモリデバイスに接続する。従来のメモリモジュールは通常、異なる２組の電源ピンを利用し、１組の電源ピンは各メモリデバイスのコア回路に電源を供給するために用いられ、別の１組の電源ピンは各メモリデバイスの入力／出力（Ｉ／Ｏ）回路に電源を供給するために用いられる。メモリデバイスのコア回路は、メモリセルと、メモリデバイスのメモリセルの周囲にある関連する周辺回路とを指している。Ｉ／Ｏ回路は、メモリデバイスの入力／出力バッファ及びドライバを指している。このように２組の電源ピンが存在することは、雑音を低減するためにメモリモジュール上にあるカップリングコンデンサ（結合コンデンサ）が共有されることがない事を意味する。デカップリングコンデンサを共有できないことは、メモリモジュールのレイアウトをより複雑にし、非効率的にする。

従来のメモリモジュールに関連する別の問題は、信号ピンが間に入ることによって、メモリモジュールの電源ピンがグラウンドピンから離隔して配置される場合があることである。電源ピン及びグラウンドピンがこのように離隔して配置されることにより、電源ピンとグラウンドピンとの間のインピーダンス（電気抵抗）が増加し、結果として、メモリモジュール上の雑音が増加する。また、いくつかの従来のメモリモジュールでは、いくつかの信号ピンが基準（場所の基準）として（グラウンドピンの代わりに）電源ピンを利用しており、複数の面を繋ぎ合わせて、全ての関連する周波数においてそれらの複数の面間に低インピーダンスのパスを形成するために、適当なデカップリングが用いられない場合には、同じく結果として雑音が増加する。

従来のメモリモジュールのさらに別の問題は、メモリモジュール上に多数のピンが配設されることに照らして、信頼性が低いことである。たとえば、電子素子技術連合評議会（ＪＥＤＥＣ）は、２４０ピンを有するＤＩＭＭのピン配列を規定している。そのように多数のピンがある場合、いずれかのＤＩＭＭピンにおいて、システムボードコネクタの対応する接点との電気的接続が不十分になる可能性が高くなる。電気的接続が不十分なピンがアドレスピン又は制御ピンである場合には、ＤＩＭＭ上のメモリデバイスのうちの１つ又は複数が適切に機能しない場合もある。

本発明によれば、支持基板と、支持基板上に取り付けられる複数のメモリデバイスと、支持基板上で所定の配列を有するピンとを備え、ピンは、電源ピン、グラウンドピン及びメモリデバイスに接続される信号ピンから構成され、ピンの所定の配列では、信号ピンの各々は基準としてグラウンドピンを利用し、電源ピンとグラウンドピンとの間の電気抵抗を下げるために、電源ピンの各々はグラウンドピンに隣接していることを特徴とするメモリモジュールが提供される。

図１は、システムボード１０２を有する例示的なシステム１００（たとえば、コンピュータ又は他のタイプの電子システム）を示す。１つ又は複数の中央演算処理装置（ＣＰＵ）１１２がシステムボード１０２上に実装される。また、入力／出力（Ｉ／Ｏ）デバイス１１４及び周辺デバイス１１６もシステムボード１０２上に実装される。システムボード１０２上には、コネクタ１０８及び１１０も配設される。システムボードコネクタ１０８、１１０は、個々のメモリモジュール１０４、１０６を受けるように構成される。各メモリモジュール１０４、１０６は、個々のコネクタ１０８、１１０の対応する接点と電気的に接触するためのピンＰＦ、ＰＲの配列を有する。各メモリモジュール１０４、１０６のピンＰＦ、ＰＲは、後にさらに説明される、いくつかの実施形態による所定の配列を有する。

図１に示されるシステム１００の構造は例示であり、他の実施形態では、他の構造を用いることができる。また、２つの個別のメモリモジュール１０４、１０６を収容するために、２つのシステムボードコネクタ１０８、１１０が示されるが、他の実施形態では、システムボード１０２には、１つだけのシステムボードコネクタ、又は２つ以上のシステムボードコネクタを配設することができる。

図１では、メモリモジュール１０４の前面１１８が示されており、この一方で、メモリモジュール１０６の背面１２０が示される。通常、メモリモジュール１０４、１０６は、それぞれの前面及び背面が同じ方向（それぞれの前面どうし、背面どうしが同じ方向）を向くようにしてコネクタ１０８、１１０内に取り付けられることになる。しかしながら、図１では、メモリモジュール１０４及び１０６は異なる方向を向くようにし、メモリモジュールの前面及び背面の両方（メモリモジュール１０４の前面１１８及びメモリモジュール１０６の背面１２０）を見ることができるように示されている。メモリモジュール１０４及び１０６は同じメモリモジュールである。

図１に示されるように、メモリモジュール１０４の前面１１８にはメモリデバイス１２２が実装され、メモリモジュール１０６の背面１２０にはメモリデバイス１２４が実装される。図１の実施形態では、各メモリモジュール１０４はデュアル・インラインメモリモジュール（ＤＩＭＭ）である。説明（本明細書の説明）ではＤＩＭＭについて説明されるが、しかしながら、本発明の実施形態は、シングル・インラインメモリモジュール（ＳＩＭＭ）等の他のタイプのメモリモジュールにも適用できる。

ＤＩＭＭでは、ピンＰＦ（前面１１８上にある）及びピンＰＲ（背面１２０上にある）が異なるメモリデバイス１２２、１２４に接続され、より広いデータパスを用いることができるようにしている。本明細書において用いられるとき、用語「ピン」は、電気接点、パッド、又は個々のコネクタ１０８、１１０内の対応する導電性構造に電気的に接続することができメモリモジュール１０４、１０６とシステムボード１０２上のデバイスとの間で信号を伝達できるようにする任意の他の導電性構造を指している。

メモリモジュール１０６の前面はメモリモジュール１０４の前面１１８と同じであり、メモリモジュール１０４の背面はメモリモジュール１０６の背面１２０と同じであることに留意されたい。したがって、メモリデバイス１２２はメモリモジュール１０４、１０６のそれぞれの前面に実装され、メモリデバイス１２４は、メモリモジュール１０４、１０６のそれぞれの背面に実装される。同様に、ピンＰＦは、メモリモジュール１０４、１０６のそれぞれの前面に形成され、ピンＰＲは、メモリモジュール１０４、１０６のそれぞれの背面に形成される。

図１に示される例示的な実施形態では、ピンＰＦ、ＰＲの多数のサブセット間の個々の（特有の）位置に隙間１３０が形成される。隙間１３０は、各コネクタ１０８、１１０のキーイングプロファイル（キーイング機構）と嵌合するように配設される。異なる実施形態では、異なる数（１つ、又はそれ以上）の隙間１３０を用いることができる。さらに別の実施形態では、隙間１３０は省くことができる。

各メモリモジュール１０４、１０６の前面１１８はレジスタ１３２を含む。レジスタ１３２は、メモリモジュール１０４、１０６のメモリデバイス１２２、１２４のためのアドレス信号及び制御信号をバッファリングするために用いられる。メモリモジュール上にある別の構成要素は、電気的に消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）又はフラッシュメモリのような、シリアル存在検出情報（serial presence detect information)を記憶する不揮発性メモリデバイス１３５である。シリアル存在検出情報は、メモリサイズ、データ幅、速度、電圧及び他の情報を含む。メモリモジュール１０４、１０６の背面１２０にはレジスタが示されないが、他の実施形態では、背面１２０にもレジスタを用いられてもよい。また、不揮発性メモリデバイス１３５は、前面１１８上に配設する代わりに、背面１２０に配設することもできる。

また、メモリモジュール１０４、１０６の前面１１８には、デカップリングコンデンサ、終端構成要素及び他の構成要素を含む種々の電気回路１３４も配設される。デカップリングコンデンサは、電源ピンからの雑音をデカップリングするために用いられるのに対して、終端構成要素は、インピーダンスを整合させるように信号ピンを終端するために用いられる。前面１１８上に実装される別のデバイスは、メモリデバイス１２２、１２４へのクロック信号を生成するための位相ロックループ（ＰＬＬ）デバイス１３６である。別法では、電気回路１３４及びＰＬＬデバイス１３６は、前面１１８上に形成されるのではなく、背面１２０上に形成することができる。さらに別の実施形態では、ＰＬＬデバイス１３６は省くことができる。

各メモリモジュール１０４、１０６は、性能を改善するために、以下のピン１２６、１２８の配列を有する。ピンＰＦ、ＰＲは電源ピンと、グラウンドピンと、信号ピンとを含む。電源ピンは、個々のコネクタ１０８、１１０を通して、システムボード１０２上の電源電圧に接続される。電源電圧は、システムの電源によって供給される電圧である。グラウンドピンは、個々のコネクタ１０８、１１０を通して、システムのグラウンド基準（基底基準）に接続される。信号ピンは、メモリモジュール１０４、１０６上のメモリデバイス１２２、１２４とシステムボード１０２上のデバイスとの間で情報（制御情報、アドレス情報、データ情報、テスト情報等）を伝達する信号を搬送するためのピンを指している。この信号ピンは、アドレス信号ピン（メモリモジュールのメモリデバイスをアドレス指定するためのアドレス情報を搬送する）と、制御ピン（メモリモジュールのメモリデバイスへの制御情報を搬送する）と、データピン（メモリデバイスへの書込みデータ、又はメモリデバイスからの読出しデータのようなデータを搬送する）と、他のタイプの信号ピンとを含む。

メモリモジュール１０４、１０６の共通の電源ピンが、各メモリデバイス１２２、１２４のコア回路１３８及びＩ／Ｏ回路１４０の両方によって共有される。メモリデバイス１２２のコア回路１３８は、（メモリデバイスの）メモリセルと、その周囲にありメモリセルと通信する周辺回路とを指している。Ｉ／Ｏ回路１４０は、メモリデバイスの入力バッファ、出力バッファ、及び出力ドライバを指している。いくつかの従来のメモリモジュールでは、異なる２組の電源ピンのセットを使用し、１組はメモリデバイスのコア回路１３８に接続され、他の１組はメモリデバイスのＩ／Ｏ回路に接続される。異なる２組の電源ピンのセットを使用することは、多数のデカップリングコンデンサの組を用いる必要があるので、メモリモジュール１０４、１０６のレイアウトをさらに複雑にする。

本発明のいくつかの実施形態によれば、各メモリデバイス１２２、１２４のコア回路１３８及びＩ／Ｏ回路１４０が各メモリモジュール１０４、１０６上にある共通の１組の電源ピンを共有するので、１つ又は複数のデカップリングコンデンサの共通の組を共有することができる。デカップリングコンデンサを共有することは、メモリモジュール１０４、１０６のレイアウトを簡単にし、メモリモジュール１０４、１０６上の空間の利用率をさらに効率的にする。

本発明のいくつかの実施形態によって提供される別の特徴は、メモリモジュール１０４、１０６の各電源ピンがグラウンドピンに隣接して配置されることである。電源ピンとグラウンドピンとの間に他のピンが配置されない場合に、電源ピンがグラウンドピンに「隣接」する。電源ピンをグラウンドピンに隣接して配置することにより、電源ピンからグラウンドピンまでの電源経路のインピーダンスが減少し、結果として、メモリモジュール１０４、１０６上の電源雑音の低下に繋がる。

メモリモジュール１０４、１０６の本発明のいくつかの実施形態のさらに別の特徴は、メモリデバイス１２２、１２４に接続される全ての信号ピンが基準として（配列の基準として）グラウンドを利用することである。メモリデバイス１２２、１２４に接続される全ての信号ピンが基準としてグラウンドを利用する配列は、メモリデバイス１２２、１２４に接続されるあらゆる信号ピンとグラウンドピンとの間に電源ピンが配設されないようにすることによって達成される。信号ピンの基準として、電源電圧ではなく、グラウンド電圧を用いることが、信号ピンとグラウンドピンとの間のインピーダンスが小さくなることによる雑音の低減に繋がる。しかしながら、実施形態によっては、不揮発性メモリデバイス１３５に接続される信号ピンは、グラウンドではなく、基準として電源ピンを利用する場合があることに留意されたい。

本発明のいくつかの実施形態のさらに別の特徴は、冗長なアドレス及び制御ピン（冗長アドレスピン及び冗長制御ピン）がメモリモジュール１０４、１０６上に配設されることである。アドレスピンは個々のアドレスビットに接続され、制御ピンは個々の制御信号に接続される。

一実施形態では、少なくともいくつかのアドレスビットがそれぞれ、一対の冗長なアドレスピンに接続され、少なくともいくつかの制御信号がそれぞれ、一対の冗長な制御ピンに接続される。たとえば、１つの実施形態では、アドレスピンＡＤＤＲ［０：１４］によって、１５個のアドレスビットが与えられる。一対の冗長なＡＤＤＲ［１４］ピンがメモリモジュール上に配設され、一対の冗長なＡＤＤＲ［１３］ピンがメモリモジュール上に配設され、それ以外も同様である。したがって、１つのＡＤＤＲ［ｘ］（ｘ＝０〜１４）ピンにおいて、システムボードコネクタ１０８、１１０上の対応する接点との電気的接触が不良である場合には、ＡＤＤＲ［ｘ］ビットを与えるために、他の冗長なＡＤＤＲ［ｘ］ピン（冗長なＡＤＤＲ［ｘ］ピンの他方）を用いることができる。冗長な制御ピンとともに、冗長なアドレスピンによって、メモリモジュールの動作の信頼性を高めることができる。

以下に記載される表は、１つの例示的な実施形態によるメモリモジュールのピンＰＦ、ＰＲの配列を記載する。以下に記載される表の実施形態では、２７８ピンが存在する。ピン１〜１３９はＰＦ（各メモリモジュール１０４、１０６の前面１１８にあるピン）を構成し、ピン１４０〜２７８はＰＲ（各メモリモジュール１０４、１０６の背面１２０にあるピン）を構成する。

２７８ピン配列は例示であり、先に説明された特徴のうちの１つ又は複数を達成するために、他の実施形態では異なる配列を用いることができる。上記の配列内のピンの簡単な説明が以下で提供される。

ＶＤＤピンは電源電圧に接続される電源ピンである。ＶＤＤＳＰＤピン（ピン番号１４５）は、シリアル存在検出情報を含む不揮発性メモリデバイス１３５への電源ピンである。ＧＮＤピンはグラウンドピンである。上記の構成では、電源ピンよりも多くの数のグラウンドピンが存在する。

ＤＱ［０：７１］ピンはデータ入力及び出力ピンである（この実施形態では、６４ビット幅のデータパスを構成し、８チェックビットを有する）。ＤＱＳ＿Ｈ［０：１７］ピン及びＤＱＳ＿Ｌ［０：１７］ピンは、ＤＱピン上の書込みデータをメモリデバイスにストローブするための、及び有効なデータがメモリデバイスの出力に現れる時点を表示するためのデータストローブピンである。ＤＱＳ＿Ｈ［ｘ］及びＤＱＳ＿Ｌ［ｘ］の各信号対は、入力及び出力データのためのディファレンシャルデータストローブを形成する。

ＡＤＤＲ［１：１４］ピンを介して、１４個の最上位アドレスビットが与えられる一方で、ＡＤＤＲ＿０ピンを介して最下位アドレスビットが与えられる。冗長性を確保するために、２つの冗長なＡＤＤＲ＿０ピン、２つのＡＤＤＲ［１］ピン、２つのＡＤＤＲ［２］ピン等が存在する。

ＢＡＮＫ［０：２］は、メモリデバイスの内部にある多数のメモリバンクのうちの１つを選択するために用いられるバンクアドレスである。各メモリモジュール１０４、１０６上のメモリデバイス１２２、１２４は、多数のメモリバンクに編成することができる。２つの冗長なＢＡＮＫ［０］ピン、２つの冗長なＢＡＮＫ［１］ピン及び２つの冗長なＢＡＮＫ［２］ピンが配設されることに留意されたい。ＡＰＡＲピン（２つの冗長なピン）を介して、アドレス及び制御バスパリティビットが与えられる。

ＣＡＳ＿Ｌピン（２つの冗長なピン）を介して、カラムアドレス（ＡＤＤＲピン上にある）をメモリデバイスにストローブするためのカラムアドレスストローブが与えられる。ＲＡＳ＿Ｌピン（２つの冗長なピン）を介して、列アドレス（ＡＤＤＲピン上にある）をメモリデバイスにストローブするための列アドレスストローブが与えられる。

ＷＥ＿Ｌピン（２つの冗長なピン）を介して、書込み許可が与えられ、書込み操作が行われていることを指示される。ＣＳ＿Ｌ［０：３］ピンを介して、メモリデバイスの種々のバンク内にあるデコーダへのチップ選択信号が与えられる。各ＣＳ＿Ｌ［ｘ］（ｘ＝０〜３）は、２つの冗長なピンに関連付けられることに留意されたい。ＣＫＥピン（２つの冗長なピン）は、メモリデバイスの内部クロック、入力バッファ及び出力ドライバを起動するためのクロックイネーブルピン（クロック許可ピン）である。

ＯＤＴ［０：１］ピンを介して、メモリモジュールの信号ピン（信号ピンの信号）がメモリモジュールによって終端されるべきであるか否かの指示が与えられる（先に説明された終端用構成要素を用いる）。信号ピン（信号ピンの信号）は複数のメモリモジュールによって共有される場合があり、メモリモジュールのうちの１つのみによって終端される場合があることに留意されたい。冗長な一対のＯＤＴ［０］及びＯＤＴ［１］ピンがそれぞれ配設される。

ＰＡＲ＿ＥＲＲ＿Ｌピン（２つの冗長なピン）によって、アドレス又は制御バスのためにパリティエラーが検出されたか否かが指示される。

ＤＩＭＭ＿ＣＬＫ＿ＲＥＳＥＴ＿Ｌピンを介して、パワーオン過程において、ＰＬＬデバイス１３６（図１）がメモリデバイスへのクロック信号をアクティブにすべきタイミングが制御される。ＤＩＭＭ＿ＰＷＲ＿ＲＳＴ＿Ｌピンを介して、レジスタ１３２（図１）のリセットが制御される。ＣＫ＿Ｈ及びＣＫ＿Ｌピンは、ＰＬＬデバイス１３６への入力を作動するシステムクロック入力の異なる一対を形成する。

ＳＣＬピンを介して、シリアル存在検出不揮発性メモリデバイスに入力されるクロックデータ、及びその不揮発性メモリデバイスから出力されるクロックデータへの信号が与えられる。ＳＤＡピンは、シリアル存在検出不揮発性メモリデバイスの内外にデータを転送するために用いられる。ＳＰＤ＿ＡＤＤ［０：２］ピンは、シリアル存在検出不揮発性メモリデバイスのアドレス範囲を構成するために用いられる。

上述したように提供された例示的なピンの配列では、各電源ピン（ＶＤＤ又はＶＤＤＳＰＤ）が、信号ピンのような他のピンが間に入ることなく、グラウンドピン（ＧＮＤ）に隣接して配設される。特定の信号ピン（メモリデバイスに接続される信号ピン等）はそれぞれ、基準としてグラウンドピンを用いる。たとえば、ピン（ピン番号）１５３〜１５６（ＤＱ［６］、［７］、［１２］、［１３］に対応する）は、グラウンド基準としてピン１５２、ピン１５７のいずれを利用してもよい。一方、ピン１４０〜１４４（ＳＰＤ＿ＡＤＤ［２］、ＳＰＤ＿ＡＤＤ［０］、ＳＰＤ＿ＡＤＤ［１］、ＳＤＡ、ＳＣＬに対応する）は、シリアル存在検出不揮発性メモリデバイスに接続されており、基準としてＶＤＤＳＰＤ（ピン番号１４５）を利用する。これらの信号のような低速の信号は、他のＤＩＭＭ信号がそうであるように、接地するために直ぐ近くにある基準を必要としない。しかしながら、異なる実施形態では、シリアル存在検出信号は基準としてグラウンドを利用することができる。

上記の表の例示的なピン配列は、信頼性を高めるために、特定のアドレス及び制御ピンが冗長性を有することも示す。上記の例示的な実施形態では、メモリデバイスに接続されるアドレスピン及び制御ピンは対応する冗長なピンを有する。また、メモリデバイス１２２、１２４では、１つのタイプの電源入力だけを（ＶＤＤピンから）受信する。このようにして、メモリデバイスのコア回路とＩ／Ｏ回路とを区別しないので、ＶＤＤピンによるデカップリングコンデンサの共有が可能になる。

図２は、一実施形態による工程（方法）のフローチャートである。メモリモジュールの支持基板（たとえば、第１の面及び／又は第２の面）上にメモリデバイスが実装される（２０２）。信号ピン、電源ピン及びグラウンドピンから構成されるピンが支持基板上に配設され（２０４）、それらのピンは所定の配列を有する。支持基板上の特定のピンがメモリデバイスに電気的に接続される（２０６）。ピンの所定の配列は、（１）メモリデバイスに接続される各信号ピンが基準としてグラウンドピンを利用する、（２）各電源ピンがグラウンドピンに隣接して配置される、及び（３）信号ピンのうちのいくつかのために冗長なピン（複数）が配設される、という特徴のうちの１つ又は複数を含む。さらに、共通の電源ピンが各メモリデバイスのコア回路及び入力／出力回路によって共有されるように、電源ピンが配列される（２０８）。

これまでの説明では、本発明の理解のために、数多くの細部が記載される。しかしながら、これらの細部を用いることなく、本発明を実施できることは当業者には理解されよう。本発明は限られた数の実施形態に関して開示されてきたが、当業者は、それらの実施形態から生じる数多くの変更形態及び変形形態を理解されよう。添付の特許請求の範囲は、本発明の真の精神及び範囲内に入るような変更形態及び変形形態を含むことを意図している。

本発明のいくつかの実施形態によるピン配列を有するメモリモジュールを備える例示的なシステムを示す図である。 一実施形態による方法を説明するフローチャートである。

符号の説明

１０２ システムボード
１０４、１０６ メモリモジュール
１１４ 入力/出力デバイス
１１６ 周辺デバイス
１２２、１２４ メモリデバイス
１３０ 隙間

Claims (10)

1. 支持基板と、
   前記支持基板上に取り付けられる複数のメモリデバイスと、
   前記支持基板上で所定の配列を有するピンとを備え、
   前記ピンは、電源ピン、グラウンドピン及び前記メモリデバイスに接続される信号ピンから構成され、
   前記ピンの前記所定の配列では、前記信号ピンの各々は基準としてグラウンドピンを利用し、前記電源ピンと前記グラウンドピンとの間の電気抵抗を下げるために、前記電源ピンの各々は前記グラウンドピンに隣接していることを特徴とするメモリモジュール。
2. 前記グラウンドピンと前記隣接する前記電源ピンとの間には別の介在するピンがなく、前記電源ピンの各々は前記グラウンドピンに隣接することを特徴とする請求項１に記載のメモリモジュール。
3. 前記メモリデバイスの各々はコア回路及び入力・出力回路を有し、
   前記メモリデバイスの各々の前記コア回路及び前記入力・出力回路によって、共通の前記電源ピンが共有されることを特徴とする請求項１に記載のメモリモジュール。
4. 少なくとも１つのデカップリングコンデンサをさらに備え、
   前記共通の前記電源ピンは、前記少なくとも１つのデカップリングコンデンサを共有することを特徴とする請求項３に記載のメモリモジュール。
5. 前記信号ピンはアドレスピン及び制御ピンから構成され、前記アドレスピン及び前記制御ピンのうちの少なくともいくつかは、それぞれの冗長アドレスピン及び冗長制御ピンを伴うことを特徴とする請求項１に記載のメモリモジュール。
6. プロセッサと、
   前記プロセッサに接続されるメモリモジュールとを備え、
   前記メモリモジュールは、
   支持基板と、
   メモリデバイスであって、各々がコア回路及び入力・出力回路を有し、前記支持基板上に取り付けられるメモリデバイスと、
   ピンであって、信号ピン、電源ピン及びグラウンドピンから構成され、前記支持基板上にあるピンとを有し、
   前記メモリデバイスの各々の前記コア回路及び前記入力・出力回路は、１つ又は複数の前記電源ピンの共通の組を共有し、
   前記電源ピンと前記グラウンドピンとの間の電気抵抗を下げるために、前記電源ピンの各々は前記グラウンドピンに隣接して配列されることを特徴とするシステム。
7. 前記メモリモジュールは、前記電源ピンよりも多くの数の前記グラウンドピンを有することを特徴とする請求項６に記載のシステム。
8. 前記メモリデバイスに接続される前記信号ピンの各々は、基準として前記グラウンドピンを利用することを特徴とする請求項７に記載のシステム。
9. 前記信号ピンはアドレスピン及び制御ピンから構成され、前記アドレスピン及び前記制御ピンのうちの少なくともいくつかは冗長ピンであることを特徴とする請求項８に記載のシステム。
10. メモリモジュールの支持基板上にメモリデバイスを取り付けることと、
    信号ピン及びグラウンドピンを含む前記支持基板上のピンを、前記メモリデバイスに電気的に接続することと、
    前記信号ピンのうちの少なくともいくつかのための冗長ピンを配設することと、
    基準としてグラウンドピンを利用して、前記メモリデバイスに接続される前記信号ピンの各々を配列することを含むことを特徴とする方法。

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