JP3999516B2 - スタック・メモリ・パッケージを備えたメモリ拡張モジュール - Google Patents

Description

【０００１】
（発明の背景）
本発明は、一般に、コンピュータ・システムのためのメモリ・ハードウェアに関し、より具体的には、コンピュータ・システム内のメモリを拡張するためのメモリ拡張モジュールに関する。
【０００２】
（関連技術の説明）
多くの最新コンピュータ・システムは、シングル・インライン・メモリ・モジュール（ＳＩＭＭ：single inline memory module）および／またはデュアル・インライン・メモリ・モジュール（ＤＩＭＭ：dual inline memory module）によるメモリ拡張を考慮に入れている。ＳＩＭＭおよびＤＩＭＭは、通常、コンピュータ・マザーボードである別の回路ボード上に取り付けられた拡張ソケットに容易に装着されるように設計された小さいコンパクト回路ボードを含む。ＳＩＭＭおよびＤＩＭＭを実装するのに使用される回路ボードは、複数の接点パッドを含むエッジ・コネクタを含み、接点パッドは、通常、回路ボードの両面に存在している。ＳＩＭＭ上では、相対する接点パッドが互いに接続され（すなわち、ショートされ）、したがって、同一の信号を搬送するが、ＤＩＭＭ上の少なくともいくつかの相対する接点パッドは、接続されず、したがって、異なる信号を搬送することができる。このため、ＤＩＭＭによって、より高い信号密度に対処することができる。
【０００３】
ＳＩＭＭおよびＤＩＭＭのメモリ要素は、通常、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ：Dynamic Random Access Memory）チップである。ＤＲＡＭチップは、キャパシタの電荷として情報を記憶し、電荷レベルが論理１または論理０を表す。キャパシタの電荷は、時間が経過すると放散されるので、ＤＲＡＭチップは、定期的にリフレッシュ・サイクルを必要とする。
【０００４】
ＤＲＡＭ内のロケーションにアクセスするため、まず、アドレスをアドレス入力に印加しなければならない。次に、このアドレスが復号され、所与のアドレスからのデータに対するアクセスが行われる。最新のＤＲＡＭでは、行アドレス・ストローブ（ＲＡＳ）制御信号および列アドレス・ストローブ（ＣＡＳ）制御信号を別々に使用して、行と列に対するアドレス指定が行われる。ＲＡＳ信号およびＣＡＳ信号を使用することにより、アドレス・バスの共通信号線上で、接点パッド上で、およびピン上で行のアドレスと列のアドレスを時間的に多重化することができる。これにより、より多数のメモリ・ロケーションに対するアドレス指定を、それに応じて信号線、接点パッド、およびピンの数を増加させる必要なしに行うことができる。
【０００５】
前述したとおりＤＲＡＭ内のメモリ・ロケーションに対するアドレス指定を行うため、ＤＲＡＭのＲＡＳ入力にＲＡＳ信号がアサートされ、行アドレスが、メモリ・チップ上の行デコード論理に転送される。次に、アドレス指定された行のすべてのロケーションの内容が、通常、マルチプレクサ／デマルチプレクサの組み合わせである列デコーダに送られる。行アドレス指定が完了した後、ＣＡＳ信号がアサートされ、列アドレスが列デコーダに送られる。次に、列デコーダ内のマルチプレクサが、アドレス指定された行から対応する列を選択し、その特定の行／列アドレスからのデータが、コンピュータ・システムによって使用されるためにデータ・バスに配置される。
【０００６】
コンピュータ・システムにおけるより多くのメモリに対する要求はますます高まっている。ソフトウェアの進歩により、複雑なプログラムが動作するのにより多くのメモリ空間を必要とするため、より大きなメモリ容量の要求がさらに高まっている。より大きなメモリ容量の要求とともに、コンピュータ・システムの動作におけるより高い信頼性の必要性が存在する。メモリの容量が増大するにつれ、誤りまたは障害の可能性も増大する。誤りをメモリ・モジュールのソースまで追跡することは、ときとして、困難で時間のかかるプロセスである。エッジコネクタの接点からの信号をメモリ・デバイスの特定のピンまで追跡することには、正確な回路図が利用可能なときでさえ、時間がかかる可能性がある。さらに、エッジ・コネクタの接点から信号をメモリ・デバイスのピンまで手作業で追跡することには、容易に人間による誤りが入り込む可能性がある。
【０００７】
（発明の概要）
以上に概略を述べた問題は、本発明によるメモリ拡張モジュールによって大部分が解決される。一実施態様では、メモリ・モジュールは、コンピュータ・システムの拡張ソケットに挿入するように適合されたエッジ・コネクタを備えたプリント回路板を含む。回路ボード上には、複数のスタック・メモリ・パッケージが取り付けられる。各スタック・メモリ・チップ・パッケージは、パッケージの中に複数のメモリ・チップ、またはダイを含む。これらのメモリ・チップは、通常、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）である。一実施態様では、各スタック・メモリ・パッケージは２つのＤＲＡＭダイを含む。この実施態様のプリント回路板は、スタック・メモリ・パッケージを取り付けるための１８のロケーションを含み、合計で３６のメモリ・ダイを備えたメモリ・モジュールとなる。また、プリント回路板上には、スタック・メモリ・パッケージに含まれる複数のメモリ・ダイにアドレス信号および制御信号を駆動するための少なくとも１つのバッファ（またはライン・ドライバ）チップも取り付けられる。メモリ・チップにクロック信号を駆動するため、プリント回路板上にクロック・ドライバ・チップも取り付けられる。また、プリント回路板上に記憶装置も取り付けられ、モジュール識別情報および信号経路設定情報を提供する。一実施態様では、シリアル電気的に消去可能なプログラマブル読取り専用メモリ（ＳＥＥＰＲＯＭ）を使用して記憶装置を実装する。エッジ・コネクタの個々の接点パッドとスタック・メモリ・パッケージの個々のピンを互いに関連させる情報を記憶装置に記憶させることができる。この情報を使用して、メモリ・モジュールの中で検出された誤りをスタック・メモリ・パッケージの特定のピンまで迅速に追跡することができる。
【０００８】
各スタック・メモリ・パッケージの中の各メモリ・ダイは、コンピュータ・システムによって個々にアクセスされる。スタック・メモリ・パッケージの中のメモリ・ダイは、個々にアクセスされるので、所与のパッケージの中の各ダイが異なるメモリ・バンクに属する複数のメモリ・バンクを形成することができる。一実施態様では、各メモリ・ダイは、３２Ｍ×８であり、６４Ｍ×８の容量を備えたスタック・メモリ・パッケージがもたらされる。この実施態様における合計のモジュール容量は、１ギガバイトである。一般に、メモリ・モジュールは、スケーラブルであり、様々なメモリ容量として実装することができる。
【０００９】
したがって、様々な実施態様では、スタック・メモリ・パッケージおよび誤り訂正機能性を備えたメモリ拡張モジュールは、より大きいメモリ容量が可能であるので有利である。スタック・メモリ・パッケージの使用は、追加の回路ボード領域の必要なしにより大きいメモリ容量を許容することができる。それぞれ２つ以下のメモリ・ダイを備えたスタック・メモリ・パッケージの使用により、メモリ・モジュールによる電力消費および熱出力を有利に低減させることができる。
【００１０】
本発明のその他の目的および利点は、以下の詳細な説明を読み、添付の図面を参照することで明白となる。
【００１１】
本発明は、様々な変更形態および代替の形態が可能であるが、図面では、本発明の特定の実施形態を例として示し、本明細書で詳細に説明する。ただし、図面およびその説明は、開示する特定の形態に本発明を限定するものではなく、反対に、本発明は、頭記の特許請求の範囲に定義する本発明の趣旨および範囲に入るすべての変更形態、等価形態、および代替形態をカバーするものとする。
【００１２】
（発明の詳細な説明）
次に、図１を参照すると、以下に説明する複数のメモリ・モジュール１０００を含むコンピュータ・システム１００の実施形態が示されている。コンピュータ・システムは、ＣＰＵバス１０３を介してメモリ・コントローラ１０２に結合されたＣＰＵ１０１を含む。メモリ・コントローラ１０２は、ＣＰＵ１０１とメモリ・モジュール１０００の間における通信およびデータ転送を制御するように構成されている。
【００１３】
メモリ・コントローラ１０２は、メモリ・バス１０４を介してメモリ・モジュール１０００のそれぞれに結合される。メモリ・バス１０４は、複数の信号線を含み、各信号線は単一のデータ・ビット位置に関連している。メモリ・バス１０４の幅は、任意の数のビットでよく、通常、１６ビット、３２ビット、６４ビット、および１２８ビットが含まれる。メモリ・バス１０４のいくつかの実施形態は、誤り訂正回路によって使用されるビットのための追加の信号線を含む。追加の信号線によって搬送されるビットは、通常、検査ビットと呼ばれる。例えば、メモリ・バスの一実施形態は、１２８のデータ・ビットおよび１６の検査ビットを搬送する合計１４４ビットのバス幅に構成することができる。誤りの検出および訂正は、メモリ・コントローラ１０２の中にある誤り訂正サブシステム１０６によって行われる。
【００１４】
示されている実施形態は、コンピュータ・システム１００の主メモリを拡張するようにメモリ・モジュールが設けられ、１組の拡張ソケット１０５を介してメモリ・バス１０４に電気的に結合される。示されている実施形態の拡張ソケット１０５は、メモリ・モジュール１０００のプリント回路板のエッジ・コネクタを受けるように構成されている。
【００１５】
図２に移ると、メモリ・モジュールの一実施形態の機械的な図が示されている。メモリ・モジュール１０００は、プリント回路板５００の両面に取り付けられた複数のスタック・メモリ・パッケージ１００２を含む。また、メモリ・モジュール１０００は、プリント回路板の各面に１つずつ取り付けられた２つのライン・ドライバ・チップ１００３も含む。この実施形態では、クロック・ドライバ・チップ１００４がプリント回路板５００の表側に取り付けられ、記憶装置１００６が裏側に取り付けられている。エッジ・コネクタ１００５が、モジュールの様々な構成要素と図１のコンピュータ・システム１００の間における電気接点を含んでいる。示されている実施形態では、エッジ・コネクタ１００５は２３２の電気接点を含む。さらに、エッジ・コネクタ１００５の相対する電気接点の大多数は、電気的に接続されておらず、このモジュールは、ＤＩＭＭになっている。
【００１６】
図３Ａと３Ｂは、メモリ・モジュールの一実施形態の表側および裏側にそれぞれ関連する電気接続を示すブロック図である。メモリ・モジュール１０００は、各面に取り付けられた複数のスタック・メモリ・パッケージ１００２を含む。また、メモリ・モジュール１０００は、メモリ・モジュール１０００を図１のメモリ・バス１０４に電気的に結合するためのエッジ・コネクタ１００５も含む。エッジ・コネクタ１００５は、メモリ・モジュール１０００とメモリ・バスの間で電気信号を搬送するための複数の電気接点１０１５を含む。図２と同様に、示されている実施形態における両面の接点の大多数は、電気的に接続されておらず、このモジュールはＤＩＭＭになっている。
【００１７】
メモリ・モジュール１０００の各面には、ライン・ドライバ（またはバッファ）チップ１００３が取り付けられている。図３Ａのライン・ドライバ・チップ１００３−Ａは、アドレス・バッファ（アドレス信号のための）として働き、一方、図３Ｂのライン・ドライバ・チップ１００３−Ｂは、制御バッファ（制御信号のための）として働く。ライン・ドライバ・チップ１００３−Ａは、電気接点パッド１０１５および相互接続する信号線を介してコンピュータ・システムのメモリ・バスからのアドレス信号を受け取るように構成されている。示されている実施形態では、各アドレス信号は２つの異なる信号に分割される。Ａ０（Ｘ）とラベル付けされたアドレス信号は、第１のメモリ・バンクに駆動され、一方、Ａ１（Ｘ）とラベル付けされたアドレス信号は第２のメモリ・バンクに駆動される。ライン・ドライバ・チップ１００３−Ｂは、メモリ・バスから様々な制御信号を受け取るように構成されている。制御信号には、ＣＳ０およびＣＳ１として示されるチップ選択信号が含まれる。他の制御信号（図示せず）には、行アドレス・ストローブ（ＲＡＳ）、列アドレス・ストローブ（ＣＡＳ）、クロック・イネーブル（ＣＫＥ）、および書込みイネーブル（ＷＥ）が含まれる。
【００１８】
また、モジュールの表側は、クロック・ドライバ・チップ１００４も含む。クロック・ドライバ・チップ１００４は、コンピュータ・システムからのクロック信号を受け取り、その信号を、スタック・メモリ・パッケージ１００２のメモリ・チップに駆動するように構成されている。示されている実施形態では、クロック・ドライバ・チップ１００４は、実際には、本明細書でＣＬＫ＋およびＣＬＫ−として示す２つの差分ＰＥＣＬ（pseudo emitter coupled logic）レベル信号を受け取る。これらの差分信号は、クロック・ドライバ・チップ内の位相ロック・ループ（ＰＬＬ）回路に対する入力として使用される。ＰＰＬの出力は、スタック・メモリ・パッケージ１００２の中のメモリ・チップのそれぞれに駆動される単一のクロック信号である。単一のクロック信号（複数の差分クロック信号ではなく）を受け取るように構成された他の実施形態も可能であり、企図されている。
【００１９】
記憶装置１００６がモジュールの裏側に取り付けられている。示されている実施形態では、記憶装置１００６は、シリアルＥＥＰＲＯＭ（電気的に消去可能な読取り専用メモリ）である。他の実施形態は、フラッシュ・メモリまたはその他のタイプのデバイスを使用して記憶装置１００６を実装することができる。示されている実施形態では、記憶装置１００６は２つの機能を果たす。第１の機能はモジュール識別である。というのは、一実施形態では、メモリ・モジュール１０００に対する固有の通し番号を記憶するように記憶装置１００６を構成することができるからである。この通し番号は、メモリ・モジュールが挿入されたコンピュータ・システムによって読み取られることが可能である。固有の通し番号を使用して、あらゆる障害情報を含むモジュール履歴をモジュールの製造時点から追うことができる。
【００２０】
記憶装置１００６の第２の機能は誤り訂正情報の記憶である。特に、示した実施形態の記憶装置１００６は、エッジ・コネクタのピンとスタック・メモリ・パッケージ１００２の個々のピンを互いに関連させる情報を記憶するように構成されている。この情報を使用して、誤り訂正サブシステムによって検出された誤りを特定のスタック・メモリ・パッケージ１００２の特定のピンまで迅速に追跡することができる。
【００２１】
次に、図４を参照すると、メモリ・モジュールの一実施形態の機能ブロック図が示されている。メモリ・モジュール１０００は、各対のダイが、図２および３のスタック・メモリ・パッケージ１００２の一部である複数のメモリ・ダイ１００２Ｕおよび１００２Ｌを含む。通常、メモリ・ダイ１００２Ｕおよび１００２Ｌは、ＤＲＡＭ（dynamic random access memory）チップである。示されている実施形態では、メモリの第１のバンクと第２のバンクが存在する。メモリの第１のバンクは、示した複数のメモリ・ダイ１００２Ｕを含み、一方、第２のバンクは、示した複数のメモリ・チップ１００２Ｌを含む。各メモリ・ダイは、８ビットのデータ幅を有し、１４４ビットのデータ・バスに結合されている。
【００２２】
２つのバッファ、つまりライン・ドライバ・チップ１００３を使用してメモリ・ダイ１００２Ｕおよび１００２Ｌにアドレス信号および制御信号を駆動する。１つのライン・ドライバ・チップ１００３は、アドレス信号のためだけに使用される。ライン・ドライバ・チップ１００３によって受け取られた各アドレス信号は、２回、複製されてスタック・メモリ・パッケージ１００２に駆動される。第２のライン・ドライバ・チップ１００３を使用して、メモリの個々のバンクを制御するため、各スタック・メモリ・パッケージの中のメモリ・ダイ１００２Ｕおよび１００２Ｌに制御信号を駆動する。各スタック・メモリ・パッケージ１００２は、ＲＡＳ信号（ＲＡＳ０またはＲＡＳ１）、ＣＡＳ信号（ＣＡＳ０またはＣＡＳ１）、およびＷＥ信号（ＷＥ０またはＷＥ１）を受け取るように構成されている。さらに、各スタック・メモリ・パッケージ１００２は、制御信号ＣＳ０、ＣＳ１、ＣＫＥ０、およびＣＫＥ１を受け取るように構成される。
【００２３】
また、図４には、図３Ａを参照して先に説明したとおり、２つの差分ＰＥＣＬクロック信号を受け取り、単一のクロック信号をメモリ・チップのそれぞれに駆動するように構成されたクロック・ドライバ・チップ１００４も示されている。
【００２４】
図５は、スタック・メモリ・パッケージ１００２の一実施形態のピンを示す図である。示されている実施形態では、スタック・メモリ・パッケージ１００２は２つのメモリ・ダイを含む。各スタック・メモリ・パッケージは、８つのデータ信号（ＤＱ０〜ＤＱ７）、１５のアドレス信号（Ａ０〜Ａ１２およびＢＡ０〜ＢＡ１）、ならびに制御信号ＣＳ０、ＣＳ１、ＣＫＥ０、ＣＫＥ１、ＲＡＳ、ＣＡＳ、ＷＥを受け取るように構成されている。アドレス信号ＢＡ０およびＢＡ１は、図４に示すアドレス信号Ａ１３およびＡ１４に対応する。一般に、モジュールの電力消費と熱出力を考慮して、スタック・メモリ・パッケージごとに２つのメモリ・ダイの制限が、メモリ・モジュールの様々な実施形態に課せられる。２つのメモリ・ダイだけを備えたスタック・パッケージは、３つ以上のメモリ・ダイを含むパッケージより少ない電力を消費し、少ない熱しか発生させないことが可能であり、それでも、単一のメモリ・ダイを有するメモリ・パッケージに比べて追加の回路領域を必要とせずに、追加のメモリ容量を可能にする。
【００２５】
図６は、スタック・メモリ・パッケージの一実施形態の内部構成を示すブロック図である。示されている実施形態は、メモリ・ダイ１００２Ｕおよび１００２Ｌから構成される。アドレス信号Ａ０〜Ａ１４が両方のメモリ・ダイに結合され、制御信号ＣＡＳ、ＲＡＳ、ＷＥ、ならびにデータ信号ＤＱ０〜ＤＱ７も結合される。また、クロック信号ＣＬＫも、両方のメモリ・ダイに結合される。制御信号ＣＫＥ０およびＣＳ０が、メモリ・ダイ１００２Ｕに結合され、このメモリ・ダイに対する読取り動作中および書込み動作中にアサートされる。同様に、制御信号ＣＫＥ１およびＣＳ１が、メモリ・ダイ１００２Ｌに結合される。メモリ・ダイ１００２Ｕおよび１００２Ｌは、それぞれ、第１のメモリ・バンクおよび第２のメモリ・バンクの一部である。この実施形態におけるメモリ・ダイは、それぞれ、３２Ｍ×８（すなわち、３２メガバイト）であり、６４メガバイトの容量のスタック・メモリ・パッケージとなっている。この容量のスタック・メモリ・パッケージを合計１８個使用することで、１ギガバイトのモジュール容量がもたらされる。
【００２６】
図７は、誤り訂正機能に関連する電気的相互接続を示すメモリ・モジュールの一実施形態を示す図である。メモリ・モジュール１０００は、スタック・メモリ・パッケージ１００２が取り付けられたプリント回路板を含む。これらのパッケージのそれぞれが、８ビットのデータ幅を有し、２つのメモリ・チップ（図４および６からの１００２Ｕおよび１００２Ｌ）を含む。メモリ・モジュール１０００の構成に応じ、これらのメモリ・ダイのいくつかを使用して誤り訂正検査ビットを記憶することができ、一方、その他のメモリ・ダイを使用してデータ・ビットを記憶することができる。また、メモリ・モジュール１０００は、複数の電気接点パッド１０１５を備えたエッジ・コネクタ１００５も含む。複数の信号線１０２０が、電気接点パッド１０１５をスタック・メモリ・パッケージ１００２に結合する。データ信号が、スタック・メモリ・パッケージ１００２と電気接点パッド１０１５の間において信号線１０２０上で搬送される。図では、各スタック・メモリ・パッケージ１００２のデータ・ピンＤ０が、信号線１０２０によって電気接点パッド１０１５に結合され、データ・ワード（すなわち、ＤＱ０、ＤＱ１６等）中のビットのそれぞれの位置が示されている。データの最上位のビット、ＤＱ１４３が、スタック・メモリ・パッケージ１００２のピンＤ７に結合されている。この実施形態では、１６の検査ビットを使用して１２８ビットの各データ・ブロックを保護しており、各検査ワードが、１つのデータ・ブロックだけに関連している。
【００２７】
前述したとおり、スタック・メモリ・パッケージ１００２のいくつかのメモリ・ダイは、この実施形態では、検査ビットを記憶するためだけに使用することができる。これらのメモリ・ダイのそれぞれは、各検査ワードの４つの検査ビットを記憶することができる。示されている実施形態では、各検査ワードは、１６ビットであり、１２８ビットのデータ・ブロックを保護する。これらの検査ビットは、ＣＢＷＸ［ｙ：ｚ］で示す複数のピンを介してアクセスされる。例えば、図面で示すＣＢＷ［３：０］は、検査ワード＃１の検査ビット０ないし３がそれを介してアクセスされるスタック・メモリ・パッケージ１００２の４つのピンを表す。同様に、ＣＢＷ２［７：４］は、検査ワード＃２の検査ビット４ないし７がそれを介してアクセスされるピンを表す。これらのピンのそれぞれが、それぞれの信号線に接続される。代表的な信号線を図面でＣＢＷ１ないしＣＢＷ４として示している。一般に、これらの信号線は、各メモリ・ダイの中の物理的に隣接するメモリ・セルが、異なる検査ワードに対応する検査ビットを記憶するようにプリント回路板上に経路設定される。
【００２８】
図８は、コネクタ・ピンと集積回路ピンを互いに関連させる記憶装置内の例としてのエントリを示すテーブルである。例示したテーブルでは、エッジ・コネクタ（図３Ａおよび３Ｂのエッジ・コネクタ１００５などの）の各コネクタ・パッドが、集積回路パッケージ（図３Ａおよび３Ｂのスタック・メモリ・パッケージ１００２などの）のピンに関連付けられている。例えば、コネクタ・パッド＃１が、集積回路Ｕ１、ピン５（Ｕ１．５）に関連付けられている。同様に、コネクタ・パッド＃５が、集積回路Ｕ１、ピン９に関連付けらている。すべてではないにしても、ほとんどのパッドが、１つの集積回路の少なくとも１つのピンに関連付けられていることが可能である。多くの場合、いくつかのコネクタ・パッドが、複数の集積回路ピンに関連付けられていることが可能である。そのようなコネクタ・パッドには、アドレス信号およびイネーブル信号（例えば、チップ・イネーブル信号および書込みイネーブル信号）を搬送するパッドが含まれることが可能である。
【００２９】
本発明を特定の実施形態を参照して説明してきたが、実施形態は、例示的なものであり、本発明の範囲は、そのように限定されないことを理解されたい。説明した実施形態に対するあらゆる変形、変更、追加、改良が可能である。それらの変形、変更、追加、および改良も、頭記の特許請求の範囲の中で詳述する本発明の範囲の中に入る可能性がある。
【図面の簡単な説明】
【図１】 ＣＰＵ、メモリ・コントローラ、ＣＰＵバス、および複数のメモリ・モジュールを有するコンピュータ・システムの実施形態を示すブロック図である。
【図２】 メモリ・モジュールの一実施形態を示す機械的な図である。
【図３Ａ】 メモリ・モジュールの実施形態の表側に関連する電気接続を示すブロック図である。
【図３Ｂ】 メモリ・モジュールの実施形態の裏側に関連する電気接続を示すブロック図である。
【図４】 メモリ・モジュールの一実施形態を示す機能ブロック図である。
【図５】 スタック・メモリ・パッケージの一実施形態のピンを示す図である。
【図６】 スタック・メモリ・パッケージの一実施形態の内部構成を示す図である。
【図７】 誤り訂正機能に関連する電気的相互接続を示すメモリ・モジュールの一実施形態を示す図である。
【図８】 コネクタピンと集積回路ピンを互いに関連させる記憶装置の中の例としてのエントリを示すテーブルである。

Claims (12)

1. 複数のデータ・ブロックに対応する複数の検査ワードを生成するように構成された誤り訂正サブシステムを有するシステムで使用するためのメモリ・モジュールであって、
   コンピュータ・システムのソケットの中に挿入するように適合されたエッジ・コネクタを含み、そのエッジ・コネクタが電気信号を搬送するための複数の電気接点パッドを含むプリント回路板と、
   前記プリント回路板上に取り付けられ、それぞれが第１のメモリ・ダイおよび第２のメモリ・ダイを含む複数のスタック・メモリ・パッケージであって、前記スタック・メモリ・パッケージのそれぞれの前記第１のメモリ・ダイが第１のメモリ・バンクの一部分を形成し、前記スタック・メモリ・パッケージのそれぞれの前記第２のメモリ・ダイが第２のメモリ・バンクの一部分を形成する複数のスタック・メモリ・パッケージであって、いくつかのスタック・メモリ・パッケージは複数の検査ワードを記憶するために使用され、各検査ワードは複数のデータ・ブロックの１つを保護し、他のスタック・メモリ・パッケージは複数のデータ・ブロックを記憶するために使用される、複数のスタック・メモリ・パッケージと、
   クロック・ドライバ・チップと、
   モジュール識別情報、および前記エッジ・コネクタの前記接点パッドのそれぞれと前記スタック・メモリ・パッケージのピンを互いに関連させる信号線経路設定情報を記憶する情報記憶装置と、
   制御信号および／またはアドレス信号を駆動するように構成された少なくとも１つのライン・ドライバ・チップと
   を含むメモリ・モジュール。
2. 前記エッジ・コネクタが、２３２個の前記電気接点パッドを有する請求項１に記載のメモリ・モジュール。
3. 前記エッジ・コネクタが、制御信号を受け取るための接点パッドを含み、前記制御信号が、少なくとも１つの行アドレス・ストローブ（ＲＡＳ）信号と、少なくとも１つの列アドレス・ストローブ（ＣＡＳ）信号と、少なくとも１つの書込みイネーブル（ＷＥ）信号と、少なくとも１つのクロック・イネーブル（ＣＫＥ）信号と、少なくとも１つのチップ選択（ＣＳ）信号とを含む請求項１に記載のメモリ・モジュール。
4. 前記電気信号が、複数のアドレス信号を含み、前記複数のアドレス信号が、アドレス・バスを形成する請求項１に記載のメモリ・モジュール。
5. 前記アドレス・バスが１４ビット幅である請求項４に記載のメモリ・モジュール。
6. 前記電気信号が複数のデータ信号を含み、前記複数のデータ信号がデータ経路を形成する請求項１に記載のメモリ・モジュール。
7. 前記データ経路が１４４ビット幅である請求項５に記載のメモリ・モジュール。
8. 前記記憶装置が、シリアル電気的に消去可能な読取り専用メモリ（ＳＥＥＰＲＯＭ）である請求項１に記載のメモリ・モジュール。
9. 前記第１のメモリ・ダイおよび前記第２のメモリ・ダイが、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）チップである請求項１に記載のメモリ・モジュール。
10. 前記メモリ・モジュールが、デュアル・インライン・メモリ・モジュール（ＤＩＭＭ）である請求項１に記載のメモリ・モジュール。
11. 前記メモリ・モジュールが、１ギガバイトのメモリ容量を有する請求項１に記載のメモリ・モジュール。
12. 前記スタック・メモリ・パッケージのそれぞれが、２つのメモリ・ダイを含む請求項１に記載のメモリ・モジュール。

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