KR19980034161A - 스택 메모리를 이용한 반도체 메모리 모듈 - Google Patents

Abstract

본 발명은 반도체 메모리 모듈에 관한 것으로서, 더 구체적으로는 인쇄회로기판에 실장되는 메모리의 개수를 최소화하여 제조비용의 절감, 공정시간의 단축, 그리고 모듈의 크기를 최적화하기 위한 반도체 메모리 모듈에 관한 것이다. 인쇄회로기판에 다수개의 반도체 메모리들을 고밀도 실장하여 메모리 용량을 확장시키기 위한 반도체 메모리 모듈에 있어서, 단일 패키지 메모리가 적어도 하나 이상 적층된 복수개의 스택 메모리들을 상기 인쇄회로기판에 실장하는 것을 특징으로 한다. 이로서, 종래의 경우 단일 패키지 메모리를 인쇄회로기판에 고밀도 실장하던 것을 상기 단일 패키지 메모리를 본 발명에 따른 스택 메모리들을 인쇄회로기판에 구현함으로서 제조원가를 절감하고 인쇄회로기판의 크기를 줄일 수 있다. 아울러, 단일 패키지 메모리가 적어도 하나 이상 적층된 스택 메모리를 구성하여 인쇄회로기판에 실장함으로서 제조비용의 절감, 공정시간의 단축, 그리고 모듈의 크기를 최적화할 수 있다.

Description

스택 메모리를 이용한 반도체 메모리 모듈.

본 발명은 반도체 메모리 모듈에 관한 것으로서, 더 구체적으로는 인쇄회로기판에 실장되는 메모리의 개수를 최소화하여 제조비용의 절감, 공정시간의 단축, 그리고 모듈의 크기를 최적화하기 위한 반도체 메모리 모듈에 관한 것이다.

일반적으로, 반도체 메모리 모듈(semiconductor memory module)은 인쇄회로기판(PCB, printed circuit board)에 다수개의 반도체 메모리들을 고밀도 실장하여 메모리 용량을 확장시킨 제품이다. 상기 메모리 모듈은 인쇄회로기판의 모양에 따라 4바이트 8바이트 또는 SIMM(single in memory module), DIMM(dual in memory module)등 여러 가지 형태로 구분된다.

도 1에는 종래 기술에 따른 반도체 메모리 모듈의 구성을 보여주는 블록도가 도시되어 있다.

도 1에 도시된 종래 기술에 따른 메모리 모듈은 JEDEC 표준으로 단일 패키지[64M DRAM(16M×4)]의 메모리 36개를 사용하는 2뱅크(Bank),의 8바이트 메모리 모듈이다. 복수개의 단일 패키지 메모리들(2)이 실장된 모듈의 앞면의 단일 패키지들 U0 - U17 디바이스가 인에이블되면 16M*72의 디바이스가 동작되며, 상기 모듈의 뒷면에 실장된 U18 - U35 디바이스가 각 신호에 응답하여 인에이블되면 16M*72의 디바이스가 동작되도록 구성된 2뱅크 방식의 메모리 모듈이다. 도 2에는 종래의 반도체 메모리들이 인쇄회로기판(1)에 실장된 메모리 모듈의 앞면과 뒷면을 보여주는 평면도가 도시되어 있다.

그러나, 상술한 종래의 반도체 메모리 모듈에 의하면, 인쇄회로기판(1)에 다수개의 단일 패키지 메모리들(2)을 실장해야 하기 때문에 제조공정에 따른 시간이 많이 소요되며 이로인한 제조원가가 상승하는 문제점이 생겼다. 그리고, 상기 인쇄회로기판(1)의 길이를 줄이기 위해서는 상기 단일 패키지 메모리들(2)의 크기를 줄이는 방법외에는 별다른 방법이 없기 때문에 디바이스의 크기를 축소하는 것은 많은 비용이 소요되는 문제점도 생겼다 또한, 메모리의 대용량화시에는 상기 인쇄회로기판(1)의 크기가 필연적으로 커져야하기 때문에 작은 크기에 대용량화가 요구되는 화상 및 정보화에는 사용할 수 없는 문제점등이 생겼다.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 인쇄회로기판에 실장되는 메모리의 개수를 최소화하여 제조비용의 절감, 공정시간의 단축, 그리고 모듈의 크기를 최적화하기 위한 반도체 메모리 모듈을 제공하는데 있다.

도 1은 종래 기술에 따른 반도체 메모리 모듈의 구성을 보여주는 블록도;

도 2는 종래 기술에 따른 단일 패키지 메모리들이 인쇄회로기판에 실장된 메모리 모듈의 앞면과 뒷면을 보여주는 평면도;

도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 모듈의 구성을 보여주는 블록도;

도 4는 본 발명의 바람직한 실시예에 따른 스택 메모리들이 인쇄회로기판에 실장된 메모리 모듈의 앞면과 뒷면을 보여주는 평면도;

도 5는 본 발명의 바람직한 실시예에 따른 스택 메모리의 단면도 및 스택 메모리의 핀 구성을 보여주는 블록도;

도 6은 64M DRAM(16M*4)을 사용한 스택 메모리의 핀 구성을 보여주는 블록도,

*도면의 주요 부분에 대한 부호 설명*

1:인쇄회로기판 2:단일 패키지 메모리

3:스택 메모리

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 인쇄회로기판에 다수개의 반도체 메모리들을 고밀도 실장하여 메모리 용량을 확장시키기 위한 반도체 메모리 모듈에 있어서, 단일 패키지 메모리가 적어도 하나 이상 적층된 복수개의 스택 메모리들을 상기 인쇄회로기판에 실장하는 것을 특징으로 한다.

이와같은 장치에 의해서, 단일 패키지 메모리를 적어도 하나 이상 적층시킨 스택 메모리를 구현함으로서 종래와 동일한 메모리 용량을 가지는 메모리 모듈과 비교하여 메모리 모듈의 제조비용을 절감할 수 있을 뿐만아니라 제조 공정시간의 단축 및 메모리 모듈의 크기를 최적화할 수 있다.

이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 6에 의거하여 상세히 설명한다.

본 발명의 바람직한 실시예에 따른 반도체 메모리 모듈은 종래의 경우 단일 패키지 메모리(2)를 인쇄회로기판(1)에 고밀도 실장하던 것을 상기 단일 패키지 메모리(2)를 적어도 하나 이상 적층한 스택 메모리(3)(stacked memory)를 인쇄회로기판(1)에 구현함으로서 제조원가를 절감하고 인쇄회로기판(1)의 크기를 줄이기 위한 것이다. 앞으로 펼쳐질 통신 및 정보화 시대에는 휴대용 장치의 실용화가 필연적일 것이다. 현재 사용되고 있는 메모리 모듈은 인쇄회로기판(1)에 다수의 단일 패키지 메모리들(2)을 실장함으로서 대용량의 메모리 모듈을 구현하고 있다. 이에따라, 자연적으로 메모리 모듈의 크기가 커질 수 밖에 없으며 다른 방법으로는 대용량의 메모리를 개발하여 실장함으로서 크기를 줄일 수 있을 것이다. 그러나, 본 발명에 따른 메모리 모듈의 경우 적어도 하나 이상의 단일 패키지 메모리(2)가 적층된 스택 메모리(3)를 구성하여 상기 스택 메모리(3)를 복수개 인쇄회로기판(1)에 실장함으로서 제조비용의 절감, 공정시간의 단축, 그리고 모듈의 크기를 최적화할 수 있다.

도 3에는 본 발명의 바람직한 실시예에 따른 반도체 메모리 모듈의 구성을 보여주는 블록도가 도시되어 있다.

도 3에 도시된 본 발명에 따른 반도체 메모리 모듈은 종래와 동일한 구조를 갖는 2뱅크,의 8바이트 메모리 모듈이지만 단일 패키지 메모리(2)가 적어도 하나 이상 적층된 스택 메모리(3)가 총 18개로 종래의 메모리 모듈에 비해 인쇄회로기판(1)에 실장되는 메모리의 수량이 절반으로 줄었다. 이는 하나의 스택 메모리(3)가 16M*8로 구성된 즉, 종래의 단일 패키지 U1(16M*4)과 U2(16M*4)를 적층된 구조로 결합하여 16M*8로 구현함으로서 이루어질 수 있다. 종래의 메모리 모듈과 동일하게 인쇄회로기판(1)의 앞면(front side)에 실장된 U0 - U8에 해당하는 스택 메모리들(3)에 각종 신호들이 인에이블되면 16M*72의 메모리가 동작하게 된다. 그리고, 상기 인쇄회로기판(1)의 뒷면(back side)에 실장된 U9 - U17에 해당하는 스택 메모리들(3)에 각종 신호들이 인에이블되면 16M*72의 메모리가 동작되도록 구성된 2뱅크 방식의 메모리 모듈이다. 따라서, 본 발명에 따른 스택 메모리(3)를 사용하여 인쇄회로기판(1)에 실장하여도 종래와 동일하게 동작하고 있음을 도 3의 블록도를 통해 알수 있다.

도 4에는 본 발명의 바람직한 실시예에 따른 스택 메모리들이 인쇄회로기판에 실장된 메모리 모듈의 앞면과 뒷면을 보여주는 평면도가 도시되어 있다.

도 4에 도시된 메모리 모듈은 인쇄회로기판(1)의 앞면에 9개(U0 -U8)의 스택 메모리들(3)이, 그리고 뒷면에 9개(U9 - U17)의 스택 메모리들(3)이 각각 실장된 32M*72 메모리 모듈이다. 종래의 메모리 모듈에 비해 인쇄회로기판(1)에 실장된 메모리 개수가 절반으로 줄어 제조 공정에서 인쇄회로기판(1)에 메모리를 실장하는데 소요되는 시간이 단축될 뿐만아니라 제조원가가 절감된다. 아울러, 종래의 방식에 따른 메모리 모듈에 비해 인쇄회로기판(1)의 크기가 축소되어 인쇄회로기판(1)의 제조원가도 절감된다.

도 5에는 본 발명의 바람직한 실시예에 따른 스택 메모리의 단면도 및 핀 구성을 보여주는 블록도가 도시되어 있다.

도 5에 도시된 본 발명에 따른 스택 메모리(3)는 64M DRAM(16M*4) 2개를 상하위 디바이스(Upper device, Lower device)로 구분하여 결합한 16M*8로 구성되어 있다. 상기 스택 메모리(3)는 전원전압(VCC), 접지전압(VSS), 그리고 각종 클럭신호들(Address, RAS, CAS, OE, WE)을 상호 공유하여 연결되고 DQ 신호가 분리제작된다. 그리고, 상기 상위 디바이스에서 4개의 DQ 신호들과 상기 하위 디바이스에서 4개의 DQ 신호들을 DQ0 - DQ7로하여 하나의 디바이스처럼 구성된 16M*8(128M bit)의 스택 메모리(3)이다. 이러한 형태의 메모리는 단일 패키지에서 충분한 리드(lead)와 기술이 집약되면 64M 디바이스 4개를 이용하여 256M의 스택 메모리(3)를 사용할 경우 더 작은 크기의 메모리 모듈을 개발할 수 있음은 자명한 사실이다.

도 6에는 64M DRAM(16M*4)를 사용한 스택 메모리의 핀 구성을 보여주는 블록도가 도시되어 있다.

도 6을 참조하면, 16M*8로 구성된 상위 패키지와 하위 패키지로 구분되며 결합시 하나의 16M*8 메모리 스택 패키지(memory stacked package)로 구현된다. 32핀 TSOJ 패키지에서 상위 패키지의 2, 3, 30, 32번 핀들을 DQ로 사용하고 4, 5, 28, 29번 핀들을 NC로하여 상기 하위 패키지의 4, 5, 28, 29번 핀들을 DQ로 사용할 수 있도록 구현하였다. 하위 패키지도 동일한 방법으로하여 2개의 패키지를 적층(stacked)하여 16M*8 스택 메모리(3)를 구현하였다.

상기한 바와같이, 종래의 경우 단일 패키지 메모리를 인쇄회로기판에 고밀도 실장하던 것을 상기 단일 패키지 메모리를 적어도 하나 이상 적층한 스택 메모리(stacked memory)를 인쇄회로기판에 구현함으로서 제조원가를 절감하고 인쇄회로기판의 크기를 줄일 수 있다. 아울러, 단일 패키지 메모리가 적어도 하나 이상 적층된 스택 메모리를 구성하여 인쇄회로기판에 실장함으로서 제조비용의 절감, 공정시간의 단축, 그리고 모듈의 크기를 최적화할 수 있다.

Claims (1)

1. 인쇄회로기판(1)에 다수개의 반도체 메모리들을 고밀도 실장하여 메모리 용량을 확장시키기 위한 반도체 메모리 모듈에 있어서,

   단일 패키지 메모리(2)가 적어도 하나 이상 적층된 복수개의 스택 메모리들(3)을 상기 인쇄회로기판(1)에 실장하는 것을 특징으로 하는 반도체 메모리 모듈.