JPH05274858A - メモリ基板 - Google Patents
メモリ基板Info
- Publication number
- JPH05274858A JPH05274858A JP4074207A JP7420792A JPH05274858A JP H05274858 A JPH05274858 A JP H05274858A JP 4074207 A JP4074207 A JP 4074207A JP 7420792 A JP7420792 A JP 7420792A JP H05274858 A JPH05274858 A JP H05274858A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bit
- address
- parity check
- board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【構成】 ソケット１を備えたメモリ基板にパリティチ
ェック用ＤＲＡＭ２が取り付けられており、パリティチ
ェック用ＤＲＡＭ２の電源及びアドレス及び制御信号の
端子がそれぞれソケット１の各接点と並列に基板上の対
応する配線パターンに接続されると共に、パリティチェ
ック用ＤＲＡＭ２のデータ端子が基板上の冗長符号用の
配線パターンに接続されている。 【効果】 通常の８ビットアドレスのメモリモジュール
を使用した場合にもパリティチェックを行うことができ
るので、種類が少ないために設計上の自由度が非常に制
限されてしまう９ビットアドレスのメモリモジュールを
使用する必要はなく、種類が豊富なバイトアドレスのメ
モリモジュールから任意に選択を行い、設計の自由度を
向上させることができる。
ェック用ＤＲＡＭ２が取り付けられており、パリティチ
ェック用ＤＲＡＭ２の電源及びアドレス及び制御信号の
端子がそれぞれソケット１の各接点と並列に基板上の対
応する配線パターンに接続されると共に、パリティチェ
ック用ＤＲＡＭ２のデータ端子が基板上の冗長符号用の
配線パターンに接続されている。 【効果】 通常の８ビットアドレスのメモリモジュール
を使用した場合にもパリティチェックを行うことができ
るので、種類が少ないために設計上の自由度が非常に制
限されてしまう９ビットアドレスのメモリモジュールを
使用する必要はなく、種類が豊富なバイトアドレスのメ
モリモジュールから任意に選択を行い、設計の自由度を
向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ装置の主
記憶等に用いるメモリを実装するためのメモリ基板に関
する。
記憶等に用いるメモリを実装するためのメモリ基板に関
する。
【０００２】
【従来の技術】コンピュータ装置の主記憶等に用いられ
るメモリは、格納されたデータに誤りがないかどうかを
検査するために、１ビットの冗長ビットを付加するパリ
ティチェックが行われることがある。このパリティチェ
ックは、本来のデータに対して１ビット余分に設けられ
たパリティビットの値を、これらのビット中で“１”と
なるビットの個数が常に偶数（又は奇数）となるように
定めることにより、読み出しの際にこの“１”となるビ
ットの個数が偶数（又は奇数）であるかどうかを検査し
てデータの誤りを検出する方式である。
るメモリは、格納されたデータに誤りがないかどうかを
検査するために、１ビットの冗長ビットを付加するパリ
ティチェックが行われることがある。このパリティチェ
ックは、本来のデータに対して１ビット余分に設けられ
たパリティビットの値を、これらのビット中で“１”と
なるビットの個数が常に偶数（又は奇数）となるように
定めることにより、読み出しの際にこの“１”となるビ
ットの個数が偶数（又は奇数）であるかどうかを検査し
てデータの誤りを検出する方式である。
【０００３】従って、本来のデータがバイト単位でアク
セスされるバイトアドレス（８ビットアドレス）のシス
テムでこのパリティチェックを実行するには、８ビット
の本来のデータと１ビットのパリティビットとの合計９
ビットのデータをメモリの各アドレスに格納する必要が
ある。このようなパリティチェックのために９ビットの
データを格納することができる９ビットアドレスのメモ
リモジュールが従来から開発されている（米国特許第
４，６５６，６０５号及び第４，７２７，５１３号）。
セスされるバイトアドレス（８ビットアドレス）のシス
テムでこのパリティチェックを実行するには、８ビット
の本来のデータと１ビットのパリティビットとの合計９
ビットのデータをメモリの各アドレスに格納する必要が
ある。このようなパリティチェックのために９ビットの
データを格納することができる９ビットアドレスのメモ
リモジュールが従来から開発されている（米国特許第
４，６５６，６０５号及び第４，７２７，５１３号）。
【０００４】このメモリモジュールは、図４に示すよう
に、８個のＤＲＡＭ（ダイナミック型ランダムアクセス
メモリ）１１と１個のパリティチェック用ＤＲＡＭ１２
をモジュール基板１３に実装することにより構成されて
いる。実装されるＤＲＡＭ１１及びパリティチェック用
ＤＲＡＭ１２は、全て１ビットアドレスのＤＲＡＭであ
る。モジュール基板１３には、基板のエッジ部に配線パ
ターンによって接続部１３ａが設けられている。
に、８個のＤＲＡＭ（ダイナミック型ランダムアクセス
メモリ）１１と１個のパリティチェック用ＤＲＡＭ１２
をモジュール基板１３に実装することにより構成されて
いる。実装されるＤＲＡＭ１１及びパリティチェック用
ＤＲＡＭ１２は、全て１ビットアドレスのＤＲＡＭであ
る。モジュール基板１３には、基板のエッジ部に配線パ
ターンによって接続部１３ａが設けられている。
【０００５】上記モジュール基板１３の接続部１３ａと
各ＤＲＡＭ１１の端子とは、基板上の配線パターンによ
って図５に示すように接続されている。即ち、接続部１
３ａの電源端子ＶCC及びＶSS並びにアドレス端子Ａ0な
いしＡ10、並びに制御信号端子ＲＡＳバー等は、各ＤＲ
ＡＭ１１の対応する端子にそれぞれ並列に接続されてい
る。接続部１３ａのデータ入出力端子ＤＱ0ないしＤＱ7
は、それぞれ対応するＤＲＡＭ１１の各データ入力端子
Ｄ及びデータ出力端子Ｑに接続されている。さらに、接
続部１３ａのパリティチェック用データ入力端子Ｄ8と
パリティチェック用データ出力端子Ｑ8は、パリティチ
ェック用ＤＲＡＭ１２のデータ入力端子Ｄとデータ出力
端子Ｑにそれぞれ接続されている。上記メモリモジュー
ルは、メモリ基板のソケットに装着されることになる。
各ＤＲＡＭ１１の端子とは、基板上の配線パターンによ
って図５に示すように接続されている。即ち、接続部１
３ａの電源端子ＶCC及びＶSS並びにアドレス端子Ａ0な
いしＡ10、並びに制御信号端子ＲＡＳバー等は、各ＤＲ
ＡＭ１１の対応する端子にそれぞれ並列に接続されてい
る。接続部１３ａのデータ入出力端子ＤＱ0ないしＤＱ7
は、それぞれ対応するＤＲＡＭ１１の各データ入力端子
Ｄ及びデータ出力端子Ｑに接続されている。さらに、接
続部１３ａのパリティチェック用データ入力端子Ｄ8と
パリティチェック用データ出力端子Ｑ8は、パリティチ
ェック用ＤＲＡＭ１２のデータ入力端子Ｄとデータ出力
端子Ｑにそれぞれ接続されている。上記メモリモジュー
ルは、メモリ基板のソケットに装着されることになる。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
な１ビットアドレスのＤＲＡＭを組み合わせたメモリモ
ジュールは、実際には、パリティチェックに対応してい
ない８ビットアドレスのものの方が利用数が圧倒的に多
いため、種類も豊富に揃っている。これに対して、パリ
ティチェック専用の９ビットアドレスのメモリモジュー
ルは、種類が少ないために選択の余地が極めて限定され
ることになる。
な１ビットアドレスのＤＲＡＭを組み合わせたメモリモ
ジュールは、実際には、パリティチェックに対応してい
ない８ビットアドレスのものの方が利用数が圧倒的に多
いため、種類も豊富に揃っている。これに対して、パリ
ティチェック専用の９ビットアドレスのメモリモジュー
ルは、種類が少ないために選択の余地が極めて限定され
ることになる。
【０００７】従来は、メモリモジュールを用いたシステ
ムによりパリティチェックを行おうとすると、このシス
テムは、通常、種類の少ない９ビットアドレスのメモリ
モジュールを使用することになるため、設計上の自由度
が極めて制限されることになるという問題が生じてい
た。
ムによりパリティチェックを行おうとすると、このシス
テムは、通常、種類の少ない９ビットアドレスのメモリ
モジュールを使用することになるため、設計上の自由度
が極めて制限されることになるという問題が生じてい
た。
【０００８】本発明は、上記問題を解決するためになさ
れたものであり、予め基板側に冗長符号用の冗長メモリ
を設けておくことにより、本来のデータのみを格納する
通常のバイトアドレス等のメモリモジュールが使用され
た場合にも、誤り検出や誤り訂正を行うことができるメ
モリ基板を提供することが本発明の目的である。
れたものであり、予め基板側に冗長符号用の冗長メモリ
を設けておくことにより、本来のデータのみを格納する
通常のバイトアドレス等のメモリモジュールが使用され
た場合にも、誤り検出や誤り訂正を行うことができるメ
モリ基板を提供することが本発明の目的である。
【０００９】
【課題を解決するための手段】本発明のメモリ基板は、
メモリモジュールを装着し、このメモリモジュールの電
源端子及びアドレス端子及びデータ端子及び制御信号端
子とをそれぞれ接点を介して基板上の対応する配線パタ
ーンに接続するためのソケットを備えたメモリ基板にお
いて、冗長符号用の冗長メモリが取り付けられ、この冗
長メモリの電源及びアドレス及び制御信号の端子がそれ
ぞれ上記ソケットの各接点と並列に基板上の対応する配
線パターンに接続されると共に、この冗長メモリのデー
タ端子が基板上の冗長符号用の配線パターンに接続され
ており、そのことにより上記目的が達成される。
メモリモジュールを装着し、このメモリモジュールの電
源端子及びアドレス端子及びデータ端子及び制御信号端
子とをそれぞれ接点を介して基板上の対応する配線パタ
ーンに接続するためのソケットを備えたメモリ基板にお
いて、冗長符号用の冗長メモリが取り付けられ、この冗
長メモリの電源及びアドレス及び制御信号の端子がそれ
ぞれ上記ソケットの各接点と並列に基板上の対応する配
線パターンに接続されると共に、この冗長メモリのデー
タ端子が基板上の冗長符号用の配線パターンに接続され
ており、そのことにより上記目的が達成される。
【００１０】
【作用】メモリモジュールは、通常１ビットアドレスの
メモリデバイスを複数組み合わせて複数ビットアドレス
とした半導体記憶装置であるが、複数ビットアドレスの
メモリデバイスをそのまま使用することもできる。
メモリデバイスを複数組み合わせて複数ビットアドレス
とした半導体記憶装置であるが、複数ビットアドレスの
メモリデバイスをそのまま使用することもできる。
【００１１】冗長符号用の冗長メモリは、１ビットアド
レスのメモリデバイスを１個使用して１ビットのパリテ
ィチェック用とすることができるが、１ビットアドレス
のメモリデバイスを複数個、又は複数ビットアドレスの
メモリモジュール若しくはメモリデバイスを用いてさら
に複雑な冗長符号を利用することもできる。
レスのメモリデバイスを１個使用して１ビットのパリテ
ィチェック用とすることができるが、１ビットアドレス
のメモリデバイスを複数個、又は複数ビットアドレスの
メモリモジュール若しくはメモリデバイスを用いてさら
に複雑な冗長符号を利用することもできる。
【００１２】上記構成のメモリ基板のソケットにメモリ
モジュールを装着し、基板上の配線パターンにアドレス
信号電圧と制御信号電圧を印加することにより、データ
用の配線パターンを介してメモリモジュールの当該アド
レスにアクセスすることができる。この際、メモリ基板
に取り付けられた冗長メモリに対応するアドレスにも冗
長符号用の配線パターンを介してアクセスすることが可
能となるので、パリティビット等の冗長符号を同時に記
憶させたり読み出したりすることができる。このため、
本来のデータのみを格納するメモリモジュールがソケッ
トに装着されている場合でも、冗長符号を利用した誤り
検出及び誤り訂正を行うことができるようになる。
モジュールを装着し、基板上の配線パターンにアドレス
信号電圧と制御信号電圧を印加することにより、データ
用の配線パターンを介してメモリモジュールの当該アド
レスにアクセスすることができる。この際、メモリ基板
に取り付けられた冗長メモリに対応するアドレスにも冗
長符号用の配線パターンを介してアクセスすることが可
能となるので、パリティビット等の冗長符号を同時に記
憶させたり読み出したりすることができる。このため、
本来のデータのみを格納するメモリモジュールがソケッ
トに装着されている場合でも、冗長符号を利用した誤り
検出及び誤り訂正を行うことができるようになる。
【００１３】従って、本発明のメモリ基板を用いること
により、冗長符号を利用した誤り検出及び誤り訂正を行
う場合にも、本来のデータのみを格納する通常のバイト
アドレスのメモリモジュールを使用することができるよ
うになる。
により、冗長符号を利用した誤り検出及び誤り訂正を行
う場合にも、本来のデータのみを格納する通常のバイト
アドレスのメモリモジュールを使用することができるよ
うになる。
【００１４】なお、基板上の冗長符号用の配線パターン
を冗長メモリのデータ端子と並列にソケットの接点にも
接続しておくことにより、本来のデータと冗長符号の両
者を格納することができるメモリモジュールを装着する
こともできるようになる。ただし、このような使い方を
する場合には、冗長メモリのデータ端子とソケットの接
点とを切り換えることにより冗長符号用の配線パターン
に接続することができるスイッチ回路を設けておく必要
がある。
を冗長メモリのデータ端子と並列にソケットの接点にも
接続しておくことにより、本来のデータと冗長符号の両
者を格納することができるメモリモジュールを装着する
こともできるようになる。ただし、このような使い方を
する場合には、冗長メモリのデータ端子とソケットの接
点とを切り換えることにより冗長符号用の配線パターン
に接続することができるスイッチ回路を設けておく必要
がある。
【００１５】
【実施例】本発明を実施例について以下に説明する。図
１乃至図３に本発明の一実施例を示す。図１はメモリ基
板の結線を示す回路図であり、図２は８ビットアドレス
のメモリモジュールの平面図であり、図３は８ビットア
ドレスのメモリモジュールの結線を示す回路図である。
なお、前記図４及び図５に示した従来例と同様の機能を
有する構成部材には同じ番号を付記する。
１乃至図３に本発明の一実施例を示す。図１はメモリ基
板の結線を示す回路図であり、図２は８ビットアドレス
のメモリモジュールの平面図であり、図３は８ビットア
ドレスのメモリモジュールの結線を示す回路図である。
なお、前記図４及び図５に示した従来例と同様の機能を
有する構成部材には同じ番号を付記する。
【００１６】図１に示すように、本実施例のメモリ基板
には、ソケット１とパリティチェック用ＤＲＡＭ２が取
り付けられている。ソケット１は、８ビットアドレス及
び９ビットアドレスのメモリモジュールが装着可能な３
０ピンの接点を有している。パリティチェック用ＤＲＡ
Ｍ２は、１ビットアドレスのＤＲＡＭである。
には、ソケット１とパリティチェック用ＤＲＡＭ２が取
り付けられている。ソケット１は、８ビットアドレス及
び９ビットアドレスのメモリモジュールが装着可能な３
０ピンの接点を有している。パリティチェック用ＤＲＡ
Ｍ２は、１ビットアドレスのＤＲＡＭである。
【００１７】上記メモリ基板上には、電源及びシステム
バス、及び制御信号線と接続される多数の配線パターン
が設けられている。１１本のアドレス用の配線パターン
Ａ0ないしＡ10は、ソケット１のアドレス接点Ａ0ないし
Ａ10とパリティチェック用ＤＲＡＭ２のアドレス端子Ａ
0ないしＡ10にそれぞれ並列に接続されている。ローア
ドレスストローブ信号ＲＡＳバー及びカラムアドレスス
トローブ信号ＣＡＳバー及びリード／ライト信号Ｗバー
からなる３本の制御信号用の配線パターンＲＡＳバー等
も、ソケット１の制御信号接点ＲＡＳバー等とパリティ
チェック用ＤＲＡＭ２の制御信号端子ＲＡＳバー等にそ
れぞれ並列に接続されている。
バス、及び制御信号線と接続される多数の配線パターン
が設けられている。１１本のアドレス用の配線パターン
Ａ0ないしＡ10は、ソケット１のアドレス接点Ａ0ないし
Ａ10とパリティチェック用ＤＲＡＭ２のアドレス端子Ａ
0ないしＡ10にそれぞれ並列に接続されている。ローア
ドレスストローブ信号ＲＡＳバー及びカラムアドレスス
トローブ信号ＣＡＳバー及びリード／ライト信号Ｗバー
からなる３本の制御信号用の配線パターンＲＡＳバー等
も、ソケット１の制御信号接点ＲＡＳバー等とパリティ
チェック用ＤＲＡＭ２の制御信号端子ＲＡＳバー等にそ
れぞれ並列に接続されている。
【００１８】データの入出力を行う８本のデータ入出力
用の配線パターンＤＱ0ないしＤＱ7は、ソケット１のデ
ータ入出力接点ＤＱ0ないしＤＱ7にそれぞれ接続されて
いる。パリティビットの入力を行うパリティビット入力
用の配線パターンＤ8は、ソケット１のデータ入力接点
Ｄ8に第１のストラップスイッチ３を介して接続される
と共に、パリティチェック用ＤＲＡＭ２のデータ入力端
子Ｄに直接接続されている。パリティビットの出力を行
うパリティビット出力用の配線パターンＱ8は、ソケッ
ト１のデータ出力接点Ｑ8に直接接続されると共に、パ
リティチェック用ＤＲＡＭ２のデータ出力端子Ｑに第２
のストラップスイッチ４を介して接続されている。ただ
し、ここでは、第１のストラップスイッチ３をＯＦＦに
し第２のストラップスイッチ４をＯＮにすることによ
り、パリティビットがソケット１側には入力されないよ
うにしている。
用の配線パターンＤＱ0ないしＤＱ7は、ソケット１のデ
ータ入出力接点ＤＱ0ないしＤＱ7にそれぞれ接続されて
いる。パリティビットの入力を行うパリティビット入力
用の配線パターンＤ8は、ソケット１のデータ入力接点
Ｄ8に第１のストラップスイッチ３を介して接続される
と共に、パリティチェック用ＤＲＡＭ２のデータ入力端
子Ｄに直接接続されている。パリティビットの出力を行
うパリティビット出力用の配線パターンＱ8は、ソケッ
ト１のデータ出力接点Ｑ8に直接接続されると共に、パ
リティチェック用ＤＲＡＭ２のデータ出力端子Ｑに第２
のストラップスイッチ４を介して接続されている。ただ
し、ここでは、第１のストラップスイッチ３をＯＦＦに
し第２のストラップスイッチ４をＯＮにすることによ
り、パリティビットがソケット１側には入力されないよ
うにしている。
【００１９】電源用の配線パターンＶCC及びＶSSは、ソ
ケット１の電源接点ＶCC及びＶSSとパリティチェック用
ＤＲＡＭ２の電源端子ＶCC及びＶSSにそれぞれ接続され
ている。
ケット１の電源接点ＶCC及びＶSSとパリティチェック用
ＤＲＡＭ２の電源端子ＶCC及びＶSSにそれぞれ接続され
ている。
【００２０】上記ソケット１には、８ビットアドレスの
メモリモジュールが装着される。このメモリモジュール
は、図２に示すように、８個のＤＲＡＭ１１をモジュー
ル基板１３に実装することにより構成されている。実装
されるＤＲＡＭ１１は、全て１ビットアドレスのＤＲＡ
Ｍである。また、モジュール基板１３には、基板のエッ
ジ部に配線パターンによって３０ピンの接続部１３ａが
設けられている。
メモリモジュールが装着される。このメモリモジュール
は、図２に示すように、８個のＤＲＡＭ１１をモジュー
ル基板１３に実装することにより構成されている。実装
されるＤＲＡＭ１１は、全て１ビットアドレスのＤＲＡ
Ｍである。また、モジュール基板１３には、基板のエッ
ジ部に配線パターンによって３０ピンの接続部１３ａが
設けられている。
【００２１】上記モジュール基板１３の接続部１３ａと
各ＤＲＡＭ１１の端子とは図３に示すように接続されて
いる。即ち、接続部１３ａの電源端子ＶCC及びＶSS及び
アドレス端子Ａ0ないしＡ10、及び制御信号端子ＲＡＳ
バー等は、各ＤＲＡＭ１１の対応する端子にそれぞれ並
列に接続されている。また、接続部１３ａのデータ入出
力端子ＤＱ0ないしＤＱ7は、それぞれ対応するＤＲＡＭ
１１の各データ入力端子Ｄ及びデータ出力端子Ｑに接続
されている。
各ＤＲＡＭ１１の端子とは図３に示すように接続されて
いる。即ち、接続部１３ａの電源端子ＶCC及びＶSS及び
アドレス端子Ａ0ないしＡ10、及び制御信号端子ＲＡＳ
バー等は、各ＤＲＡＭ１１の対応する端子にそれぞれ並
列に接続されている。また、接続部１３ａのデータ入出
力端子ＤＱ0ないしＤＱ7は、それぞれ対応するＤＲＡＭ
１１の各データ入力端子Ｄ及びデータ出力端子Ｑに接続
されている。
【００２２】上記構成のメモリ基板に８ビットアドレス
のメモリモジュールを装着したときの動作を説明する。
のメモリモジュールを装着したときの動作を説明する。
【００２３】まず、メモリ基板のアドレス用の配線パタ
ーンＡ0ないしＡ10にアドレス信号電圧を印加すると共
に（アドレスは実際には行アドレスと列アドレスに分け
て信号電圧をそれぞれ印加する）、データ入出力用の配
線パターンＤＱ0ないしＤＱ7に８ビットのデータ信号電
圧を印加し、パリティビット入力用の配線パターンＤ8
に１ビットのパリティビット信号電圧を印加する。この
際、パリティビットの値は、８ビットのデータ中の
“１”となるビットの個数が奇数の場合には“１”と
し、偶数の場合には“０”とすることにより、これら９
ビット中の“１”となるビットの個数が常に偶数になる
ように定める。そして、配線パターンＷバーを書き込み
可能状態にして、配線パターンＲＡＳバー及びＣＡＳバ
ーを適当なタイミングで能動にすると、８ビットのデー
タがソケット１を介してメモリモジュールの各ＤＲＡＭ
１１における当該アドレスにそれぞれ記憶されると共
に、１ビットのパリティビットがパリティチェック用Ｄ
ＲＡＭ２の当該アドレスに記憶される。
ーンＡ0ないしＡ10にアドレス信号電圧を印加すると共
に（アドレスは実際には行アドレスと列アドレスに分け
て信号電圧をそれぞれ印加する）、データ入出力用の配
線パターンＤＱ0ないしＤＱ7に８ビットのデータ信号電
圧を印加し、パリティビット入力用の配線パターンＤ8
に１ビットのパリティビット信号電圧を印加する。この
際、パリティビットの値は、８ビットのデータ中の
“１”となるビットの個数が奇数の場合には“１”と
し、偶数の場合には“０”とすることにより、これら９
ビット中の“１”となるビットの個数が常に偶数になる
ように定める。そして、配線パターンＷバーを書き込み
可能状態にして、配線パターンＲＡＳバー及びＣＡＳバ
ーを適当なタイミングで能動にすると、８ビットのデー
タがソケット１を介してメモリモジュールの各ＤＲＡＭ
１１における当該アドレスにそれぞれ記憶されると共
に、１ビットのパリティビットがパリティチェック用Ｄ
ＲＡＭ２の当該アドレスに記憶される。
【００２４】次に、このメモリ基板のアドレス用の配線
パターンＡ0ないしＡ10に上記と同じアドレスを印加す
ると共に、配線パターンＷバーを読み出し可能状態にし
て、配線パターンＲＡＳバー及びＣＡＳバーを適当なタ
イミングで能動にすると、メモリモジュールの各ＤＲＡ
Ｍ１１における当該アドレスに記憶された８ビットのデ
ータがソケット１を介してデータ入出力用の配線パター
ンＤＱ0ないしＤＱ7に出力されると共に、パリティチェ
ック用ＤＲＡＭ２における当該アドレスに記憶されたパ
リティビットがパリティビット出力用の配線パターンＱ
8に出力される。出力された８ビットのデータと１ビッ
トのパリティビットの中で“１”となるビットの個数を
検査し、これが奇数になっていた場合には読み出しデー
タのエラー処理を行う。
パターンＡ0ないしＡ10に上記と同じアドレスを印加す
ると共に、配線パターンＷバーを読み出し可能状態にし
て、配線パターンＲＡＳバー及びＣＡＳバーを適当なタ
イミングで能動にすると、メモリモジュールの各ＤＲＡ
Ｍ１１における当該アドレスに記憶された８ビットのデ
ータがソケット１を介してデータ入出力用の配線パター
ンＤＱ0ないしＤＱ7に出力されると共に、パリティチェ
ック用ＤＲＡＭ２における当該アドレスに記憶されたパ
リティビットがパリティビット出力用の配線パターンＱ
8に出力される。出力された８ビットのデータと１ビッ
トのパリティビットの中で“１”となるビットの個数を
検査し、これが奇数になっていた場合には読み出しデー
タのエラー処理を行う。
【００２５】この結果、本実施例のメモリ基板を使用す
れば、通常の８ビットアドレスのメモリモジュールを使
用した場合でもパリティチェックを行うことができるよ
うになる。
れば、通常の８ビットアドレスのメモリモジュールを使
用した場合でもパリティチェックを行うことができるよ
うになる。
【００２６】本実施例のメモリ基板のソケット１には、
前記図４及び図５に示した９ビットアドレスのメモリモ
ジュールを装着することもできるようになっている。こ
のメモリモジュールを装着した場合には、上記第１のス
トラップスイッチ３をＯＮにし、第２のストラップスイ
ッチ４をＯＦＦにすることにより、パリティチェック用
ＤＲＡＭ２からの読み出しができないようにしておく必
要がある。
前記図４及び図５に示した９ビットアドレスのメモリモ
ジュールを装着することもできるようになっている。こ
のメモリモジュールを装着した場合には、上記第１のス
トラップスイッチ３をＯＮにし、第２のストラップスイ
ッチ４をＯＦＦにすることにより、パリティチェック用
ＤＲＡＭ２からの読み出しができないようにしておく必
要がある。
【００２７】本実施例は、１ビットのパリティチェック
によりデータの誤り検出を行う場合について説明した
が、さらに多数ビットの冗長符号を用いて、より高度な
誤り検出及び誤り訂正を行うこともできる。
によりデータの誤り検出を行う場合について説明した
が、さらに多数ビットの冗長符号を用いて、より高度な
誤り検出及び誤り訂正を行うこともできる。
【００２８】
【発明の効果】本発明のメモリ基板を使用することによ
り、冗長符号を利用した誤り検出及び誤り訂正を行う場
合でも、種類が少ないために設計上の自由度が非常に制
限されてしまう９ビットアドレスのメモリモジュールを
使用する必要はなく、本来のデータのみを格納する通常
のバイトアドレスのメモリモジュールを使用することが
できる。このため、本発明のメモリ基板を使用すること
により、種類が豊富なメモリモジュールやメモリデバイ
スの中から任意に選択を行なえることになり、設計の自
由度を向上させることができる。
り、冗長符号を利用した誤り検出及び誤り訂正を行う場
合でも、種類が少ないために設計上の自由度が非常に制
限されてしまう９ビットアドレスのメモリモジュールを
使用する必要はなく、本来のデータのみを格納する通常
のバイトアドレスのメモリモジュールを使用することが
できる。このため、本発明のメモリ基板を使用すること
により、種類が豊富なメモリモジュールやメモリデバイ
スの中から任意に選択を行なえることになり、設計の自
由度を向上させることができる。
【図１】本発明のメモリ基板上の結線の一実施例を示す
回路図である。
回路図である。
【図２】本発明の一実施例を示すものであって、８ビッ
トアドレスのメモリモジュールの平面図である。
トアドレスのメモリモジュールの平面図である。
【図３】本発明の一実施例を示すものであって、８ビッ
トアドレスのメモリモジュールの結線を示す回路図であ
る。
トアドレスのメモリモジュールの結線を示す回路図であ
る。
【図４】９ビットアドレスのメモリモジュールの平面図
である。
である。
【図５】９ビットアドレスのメモリモジュールの結線を
示す回路図である。
示す回路図である。
１ ソケット ２ パリティチェック用ＤＲＡＭ ３、４ ストラップスイッチ １１ ＤＲＡＭ １３ モジュール基板 １３ａ 接続部
Claims (1)
- 【請求項１】 メモリモジュールを装着し、このメモリ
モジュールの電源端子及びアドレス端子及びデータ端子
及び制御信号端子とをそれぞれ接点を介して基板上の対
応する配線パターンに接続するためのソケットを備えた
メモリ基板において、 冗長符号用の冗長メモリが取り付けられ、この冗長メモ
リの電源及びアドレス及び制御信号の端子がそれぞれ上
記ソケットの各接点と並列に基板上の対応する配線パタ
ーンに接続されると共に、この冗長メモリのデータ端子
が基板上の冗長符号用の配線パターンに接続されたこと
を特徴とするメモリ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074207A JPH05274858A (ja) | 1992-03-30 | 1992-03-30 | メモリ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074207A JPH05274858A (ja) | 1992-03-30 | 1992-03-30 | メモリ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05274858A true JPH05274858A (ja) | 1993-10-22 |
Family
ID=13540517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4074207A Pending JPH05274858A (ja) | 1992-03-30 | 1992-03-30 | メモリ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05274858A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004063074A (ja) * | 2002-07-26 | 2004-02-26 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| JP2007226876A (ja) * | 2006-02-22 | 2007-09-06 | Elpida Memory Inc | 積層型半導体記憶装置及びその制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137044A (ja) * | 1988-11-18 | 1990-05-25 | Pfu Ltd | メモリ装置 |
-
1992
- 1992-03-30 JP JP4074207A patent/JPH05274858A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137044A (ja) * | 1988-11-18 | 1990-05-25 | Pfu Ltd | メモリ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004063074A (ja) * | 2002-07-26 | 2004-02-26 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| JP2007226876A (ja) * | 2006-02-22 | 2007-09-06 | Elpida Memory Inc | 積層型半導体記憶装置及びその制御方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3999516B2 (ja) | スタック・メモリ・パッケージを備えたメモリ拡張モジュール | |
| US6714433B2 (en) | Memory module with equal driver loading | |
| US5590071A (en) | Method and apparatus for emulating a high capacity DRAM | |
| US8213205B2 (en) | Memory system including multiple memory stacks | |
| JP4431977B2 (ja) | メモリモジュールの自己テストおよび修復するためのシステムおよび方法 | |
| KR100245062B1 (ko) | Ras 어드레스 리맵핑에 의한 고밀도 simm 또는 dimm | |
| KR920000083A (ko) | 온-칩 ecc 및 최적화된 비트 및 워드 여유도를 갖는 dram | |
| CA1291269C (en) | Efficient address test for large memories | |
| KR19980041815A (ko) | 랜덤 액세스 메모리 조립체용의 동적 리던던시 | |
| KR940022583A (ko) | 병렬비트테스트모드내장 반도체 메모리 | |
| US5533194A (en) | Hardware-assisted high speed memory test apparatus and method | |
| JPH06243025A (ja) | コンピュータ・メモリの構成を決定するための装置 | |
| US5367526A (en) | Memory module, parity bit emulator, and associated method for parity bit emulation | |
| US6470417B1 (en) | Emulation of next generation DRAM technology | |
| US5450422A (en) | Method and structure for providing error correction code for each byte on SIMM'S | |
| JP5043360B2 (ja) | 所定のピン配列を有するメモリモジュール | |
| US5386387A (en) | Semiconductor memory device including additional memory cell block having irregular memory cell arrangement | |
| KR20020020734A (ko) | 컴퓨터 메모리 시스템에서의 멀티-비트 에러 보호를 위한시스템 및 방법 | |
| KR100474985B1 (ko) | 메모리로직복합반도체장치 | |
| KR100283974B1 (ko) | 결함 있는 어드레스가 있는 랜덤 액세스 메모리들을 갖는 메모리 모듈 | |
| US5355377A (en) | Auto-selectable self-parity generator | |
| JPH05274858A (ja) | メモリ基板 | |
| US5798962A (en) | Memory schemes | |
| US6535992B1 (en) | DRAM auto-swapping device | |
| KR0140097B1 (ko) | 읽기변환쓰기기능을 가지는 메모리 모듈 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980604 |