KR101020453B1 - 메모리 장치, 메모리 제어기, 시스템 및 방법 - Google Patents

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Abstract

메모리 디바이스(44, 46)는 수신된 트레이닝 패턴의 순서에 응답하여 자신의 디바이스 ID를 결정할 수 있다. 트레이닝 패턴은 논리적 스택에 배열되는 복수의 메모리 디바이스(44, 46)에 스위즐링된 신호 라인을 통해 전송될 수 있다. 각 메모리 디바이스는 스위즐링된 신호 라인을 갖는 기판(48, 50) 상에 패키징될 수 있다. 메모리 디바이스는 물리적으로 적층되거나 평면일 수 있다. 다른 실시예가 설명되고 청구된다.

Description

메모리 장치, 메모리 제어기, 시스템 및 방법{MEMORY DEVICE IDENTIFICATION}
도 1은 종래 메모리 모듈(10)을 도시하고 있다. 이 모듈은 회로 보드(12)에 장착되어 인터페이스(18)를 통해 컴퓨터 메모리 시스템에 접속되는 메모리 디바이스(14)를 포함한다. 이 모듈은 예를 들어 듀얼 인라인 메모리 모듈(DIMM)일 수 있는데, 여기서 메모리 디바이스는 인쇄 회로 기판(PCB)상에 장착되는 동적 랜덤 액세스 메모리(DRAM) 디바이스이고, 인터페이스(18)는 다만 PCB의 양측상에 2개의 도전성 콘택트(20) 행을 포함하여 컴퓨터 마더 보드 상의 모듈과 메모리 제어기 사이에 카드 에지(card edge) 접속을 형성한다.
신호 라우팅 방안(22)은 메모리 디바이스가 메모리 시스템의 다른 부품과 어떻게 통신할지를 결정한다. 예를 들어, 메모리 디바이스(14)는 버스 배열로 접속될 수 있는데, 여기서 개별 신호 라인은 콘택트(20)와 하나 이상의 메모리 디바이스 사이에서 직접적으로 접속된다. 또한, 이는 멀티-드롭(multi-drop) 또는 별(star) 배열로도 지칭될 수 있다. 또한 메모리 디바이스는 점 대 점(P2P) 배열로 접속될 수 있는데, 여기서 개별 신호 라인은 단일 메모리 디바이스를 갖는 콘택트에만 접속한다. 또한, 추가적 점 대 점 신호 라인이 메모리 디바이스를 다른 메 모리 디바이스에 접속하는 데 사용될 수 있다. 또한, 이는 데이지 체인(daisy chain) 배열로도 불리는데, 점 대 점 접속이 폐쇄 루프를 허용하는 경우, 이는 링 배열로 불릴 수 있다.
일부 메모리 모듈에서 인터페이스(18)는 추가 기능을 포함할 수 있다. 예를 들어, RDIMM(a registered DIMM)의 경우, 인터페이스는 명령 및 어드레스 신호를 위한 레지스터를 포함하는데 반해, 일반적으로 데이터 라인은 채널에 직접 접속된다. FB-DIMM(fully buffered DIMM)에서는, 데이터 라인을 포함하는 메모리 디바이스에 대한 모든 신호 라인이 채널로부터 버퍼링된다.
모듈 상의 메모리 디바이스가 논리 스택(16)에 배열될 수 있는데, 여기서 시그날링의 일부 중첩이 존재하여 도 1에 도시된 바와 같이 동일한 스택의 상이한 디바이스에 액세스한다. 예를 들어, 듀얼-랭크(dual-rank) DIMM 상에서, 하나의 메모리 디바이스가 다른 메모리 디바이스의 상부에 물리적으로 적층되며 상부 디바이스(랭크 1)의 모든 단자는 하부 디바이스(랭크 0)상의 대응하는 단자에 직접 접속되되, 칩 선택(CS) 단자(CS0, CS1)만이 별도로 와이어링되어 랭크들이 개별적으로 액세스될 수 있는 구성이 가능하다. 또한, 메모리 디바이스는 디바이스가 물리적으로 적층되지 않더라도 논리 스택으로 배열될 수 있다. 예를 들어, 2개의 메모리 디바이스가, 그들 모두가 보드에 직접 장착되어 있기는 하지만, PCB 트레이스를 통해 그들의 대응하는 단자들(CS 단자를 제외함)이 모두 서로 접속되도록 구성될 수가 있다. 이는 PCB가 연성이고 엄밀한 의미에서 평면이 아니더라도, 또는 보드 반대측에 메모리 디바이스가 장착되더라도 평면 설계로 지칭될 수 있다.
도 1은 종래 메모리 모듈을 도시하고 있다.
도 2는 본 발명의 원리에 따른 메모리 시스템의 실시예를 도시하고 있다.
도 3은 본 발명의 원리에 따른 메모리 부품의 실시예를 도시하고 있다.
도 4는 본 발명의 원리에 따른 메모리 모듈의 실시예를 도시하고 있다.
도 5는 본 발명의 원리에 따른 메모리 모듈의 다른 실시예를 도시하고 있다.
도 6은 본 발명의 원리에 따른 메모리 시스템의 다른 실시예를 도시하고 있다.
도 7은 본 발명의 원리에 따른 메모리 모듈의 다른 실시예를 도시하고 있다.
본 발명은 독립적 용도를 갖는 다수의 발명 원리를 포함한다. 경우에 따라, 일부 원리가 서로 다양한 조합으로 이용되면 추가적 이점이 실현될 수 있으므로, 추가적 발명을 제공한다. 이들 원리는 수 없이 많은 실시예에서 실현될 수 있다. 일부 특정 세부 사항이 본 발명을 설명하기 위해 제공되지만, 많은 다른 배열이 본 발명의 원리에 따라 고안될 수 있다. 따라서, 본 발명의 원리는 본 명세서에 개시된 특정 세부 사항에 한정되지 않는다.
도 2는 본 발명의 원리에 따른 메모리 시스템의 실시예를 도시하고 있다. 도 2의 시스템은 하나의 메모리 제어기(24)와 2개의 논리적으로 적층되는 메모리 디바이스(26 및 28)를 포함한다. 메모리 제어기는 트레이닝 패턴(32)을 메모리 디바이스에 전송하는 논리 회로(30)를 포함한다. 논리 회로(34)는 트레이닝 패턴의 신호가 각 메모리 디바이스에 수신되는 순서를 변경한다. 메모리 디바이스(26 및 28)와 관련되는 논리 회로(40 및 42)는, 각 메모리 디바이스가 트레이닝 패턴이 수신되는 순서를 관측함으로써 자신의 디바이스 ID(identification)를 결정할 수 있게 한다. 트레이닝 패턴은 예를 들어, 초기화 과정 동안에 메모리 제어기에 의해 전송될 수 있다. 일단 각 메모리 디바이스가 자신의 디바이스 ID를 결정하면, 메모리 제어기는 메모리 디바이스로 발신하는 임의의 추가 명령에 디바이스 ID를 포함시킴으로써 각 디바이스에 개별적으로 액세스할 수 있다. 도 2의 실시예는 2개의 메모리 디바이스로 도시되어 있으나 본 발명의 원리는 상이한 논리적 구성으로 배열되는 임의의 수의 디바이스로 확장될 수 있다.
도 3은 본 발명의 원리에 따른 메모리 부품의 실시예를 도시하고 있다. 도 3의 실시예는 기판(48 및 50)에 각각 장착되는 2개의 메모리 디바이스(44 및 46)를 포함한다. 기판(48) 상의 신호 라인(52)은 신호 라인을 횡단하는 중에 신호가 재배열되도록 스위즐링된다(swizzled). 다른 기판(50)상의 신호 라인(54)은 신호 라인(52)과 동일한 방식으로 스위즐링될 수 있다. 또한, 신호 라인은 각 기판 상의 각 메모리 디바이스에 접속된다.
도 3의 부품은 본 발명의 원리에 따라 칩 선택 신호에 대한 필요 없이 디바이스 ID을 구현하도록 배열될 수 있다. 예를 들어, 메모리 디바이스(44 및 46)는, 도 3의 점선에 의해 표시된 점 대 점 배열로 서로 접속되는 신호 라인(52 및 54)을 갖는 논리적 스택으로 배열될 수 있다. 메모리 제어기로부터의 명령/어드레스/기록(CA) 신호가 신호 라인(54)에 적용될 수 있다. CA 신호는 그들의 본래 순서로 첫 번째 메모리 디바이스(46)에 의해 수신되지만, 라인(54)상의 스위즐링은 신호가 두 번째 메모리 디바이스(44)에 의해 수신되는 순서를 재배열한다. CA 신호 상에 적합한 트레이닝 패턴을 송신함으로써, 각 메모리 디바이스의 논리 회로가 자신의 디바이스 ID를 결정할 수 있다. 신호 라인(52)상의 스위즐링이 CA 신호를 세 번째 메모리 디바이스로 다시 재배열하도록 추가적 메모리 디바이스/기판 어셈블리가 논리적으로 적층될 수 있으며, 이런 방식으로 추가적인 적층이 이루어질 수 있다.
또한, 메모리 디바이스는 일단 디바이스 ID가 결정되면 CA 신호를 그들의 본래 패턴으로 재배열하기 위해 스위즐링 해제(deswizzle) 논리를 포함할 수 있다. 판독(RD) 신호는 임의의 적절한 기술에 의해 메모리 디바이스로부터 복귀될 수 있다. 예를 들어, 판독 데이터는, 멀티-드롭 배열, 점 대 점 배열, 링 구성 등으로 구성될 수 있는 개별 신호 라인을 통해 메모리 디바이스로부터 메모리 제어기로 복귀될 수 있다.
도 4는 본 발명의 원리에 따른 메모리 모듈의 실시예를 도시하고 있다. 도 4는 4-랭크 고밀도 메모리 모듈을 생성하기 위해 4개의 메모리 디바이스가 어떻게 논리적으로 및 물리적으로 적층될 수 있는지를 보여주는 측면도이다. 4개의 메모리 디바이스 패키지(60, 62, 64 및 66)는 납땜 볼 접속(58)을 통해 기계적 전기적으로 서로 접속되고 모듈 인쇄 회로 기판(56)에 접속된다. 패키지(60)는 기판(80)상에 장착되는 메모리 디바이스(70)를 포함한다. 패키지(62-66)는 기판(82-86)상에 장착되는 메모리 디바이스(72-76)를 각각 포함한다. 기판은 임의의 적절한 물질, 가령, 섬유 유리 PCB 물질로부터 제조될 수 있으며, 신호를 라우팅하고 납땜 접속을 구성하기 위해 에칭된 도전성 트레이스를 갖는다. 도 4의 실시예에서, CA 신호는 별 구성으로 라우팅되고, RD 신호는 체인 구성으로 복귀되지만, 다른 구성이 사용될 수 있다. 각 기판 상의 CA 라인이 스위즐링되어 각 메모리 디바이스가 상이한 순서로 CA 신호를 보게 되어, CA 라인상에 전송되는 트레이닝 시퀀스에 응답하여 각 메모리 디바이스가 스택의 자신의 랭크를 결정할 수 있게 한다. 단 하나의 스택이 도 4에 도시되어 있지만, 본 발명의 원리에 따라 임의의 수의 스택 및 랭크가 구현될 수 있다.
도 5는 본 발명의 원리에 따라 어떻게 메모리 디바이스가 논리적으로 적층이면서도 물리적으로는 평면인지를 보여주는 메모리 모듈의 실시예의 측면도이다. 도 5의 실시예는 납땜 볼 접속(58)을 통해 PCB(120)의 반대측에 장착되는 메모리 디바이스 패키지(100 및 102)를 갖는 2-랭크 모듈이다. CA 신호는 별 구성으로 라우팅되지만, 이 실시예에서, RD 신호는 또한 별 구성으로 복귀된다. 각 기판상의 CA 라인은 스위즐링되어 각 메모리 디바이스는 상이한 순서로 CA 신호를 보게 되어, CA 라인 상에 전송되는 트레이닝 시퀀스에 응답하여 각 메모리 디바이스가 스택 내에 자신의 랭크를 결정할 수 있게 한다. 도 4의 실시예와 같이, 도 5의 실시예에도 많은 변형이 가능하다. 예를 들어, RD 신호는 체인 또는 링 구성으로 복귀될 수 있고, 메모리 디바이스는 보드의 동일한 측면에 장착될 수 있으며, 임의의 수의 스택 및 랭크가 구현될 수 있는 등이다.
도 6은 본 발명의 원리에 따른 메모리 시스템의 다른 실시예를 개략적으로 도시하고 있다. 도 6의 실시예에서, 메모리 디바이스(126)의 2개의 스택(122, 124)이, 각 스택은 기록 데이터 모두를 수신하지만 이 데이터의 절반만 저장하도록 배열되어 있다. 2개의 좌측 CA 라인은 각 스택으로 스위즐링되어 절반 중 어느 쪽을 기록할지를 각 스택에 알려 줄 수 있다. 판독 동작 동안, 각 스택의 메모리 디바이스는 자신의 데이터 절반을 RD 라인상으로 보낸다. CA 라인상의 스위즐링은, 메모리 제어기(128)에 의해 CA 라인 상에 전송되는 트레이닝 시퀀스에 응답하여, 각 메모리 디바이스가 자신의 스택 내의 자신의 랭크를 결정할 수 있게 한다. 각 스택상의 최하 논리(랭크 0) 메모리 디바이스는 스택의 다른 메모리 디바이스에 대해 신호를 다시 주고받을 수 있도록 리피터(repeater) 디바이스로 구현될 수 있다.
이와 달리, 스택은 가변 경로 크기 동작을 위해 구성 가능할 수 있다. 즉, 한 구성에서, 각 메모리 디바이스는 도 6에 도시된 바와 같은 x4(절반 데이터) 모드로 동작하거나, 각 메모리 디바이스가 전체 8-비트 경로로 동작하는 x8 모드로 동작할 수 있다. 재구성 가능 및/또는 분할된 경로 동작을 가능하게 하기 위해, 공통 메커니즘이 사용되어, 각 메모리 디바이스가 자신의 디바이스 ID를 결정하고, 경로 폭를 선택하며/선택하거나 특정 메모리 디바이스가 관련되는 분할된 경로의 어느 부분을 선택할 수 있게 하는 데 사용될 수 있다. 예를 들어, 초기화 과정 동안, 메모리 제어기에 의해 송신되는 트레이닝 패턴은 디바이스 ID를 결정하는 패턴을 포함할 뿐만 아니라, 각 메모리 디바이스가 전체 또는 분할된 경로 상에서 동작하는지, 분할된 경로인 경우 분할된 경로의 어느 부분이 관련되는지, 즉, 도 6의 실시예의 상위 또는 하위 4 비트 부분인지에 관한 정보를 각 메모리 디바이스에 알려주는 정보도 포함한다. 메모리 디바이스 내의 논리 회로는 추가 정보를 디코딩하고 대응하게 디바이스를 구성한다.
도 7은 본 발명의 원리에 따른 메모리 모듈의 다른 실시예를 도시하고 있다. 메모리 모듈(130)은 기판(132)상에 장착되는 메모리 버퍼(134), 하나 이상의 메모리 디바이스(138)를 포함한다. 이 실시예에서, 메모리 디바이스 ID를 결정하는 논리회로(136)는 버퍼 내에 위치된다. 메모리 버퍼는 종래 메모리 버퍼이거나 메모리 허브로서 구현될 수 있는데, 이는 메모리 버퍼와 대부분 동일한 기능을 포함할 수 있지만, 가령 DRAM 제어기와 같은 메모리 디바이스용 제어기와 같은 추가 기능을 포함할 수도 있다.
본 명세서에 개시된 실시예는 본 발명의 원리를 벗어나지 않고 배열 및 세부 사항을 수정할 수 있다. 예를 들어, 모듈, 패키지 기판 및 마더 보드는 전반적으로 개별 장치로 설명하였지만, 메모리 디바이스, 논리 회로, 메모리 제어기 등의 모두 또는 일부가 단일 보드 상에서 제조되거나 임의의 편리한 보드 조합으로 제조될 수 있다. 특정 개수의 랭크 및/또는 스택으로 일부 실시예를 설명하였지만, 본 발명의 원리는 임의의 특정 개수로 제한되지 않는다. 논리 회로는 특정 회로 또는 도전체로 구현될 수 있지만, 또한 소프트웨어, 상태 머신 등을 사용하려 구현될 수 있다. 일부 접속은 납땜 볼 접속 기술을 사용하여 설명하였지만, 본 발명의 원리는 임의의 특정 접속 방안으로 제한되지 않는다. 이와 유사하게, 본 발명의 원리는 레지스터되지 않는(unregistered), 버퍼링되지 않는(unbuffered), 레지스터되는(registered) 또는 전체적으로 버퍼링되는(fully buffered) 메모리 모듈 또는 디바이스를 갖는 메모리 시스템으로 한정되지 않는다. 따라서, 이러한 변경 및 수정은 다음 청구범위의 범위에 해당하는 것으로 고려된다.

Claims (30)

  1. 메모리 코어를 포함하는 제 1 메모리 디바이스와,
    다수의 비트를 포함하는 트레이닝 패턴을 수신하기 위한 신호 라인과,
    상기 제 1 메모리 디바이스 및 상기 신호 라인에 결합되어 있으며, 상기 수신된 트레이닝 패턴(training pattern)의 순서를 제 1 순서로 변경하는 스위즐링된(swizzled) 신호 라인을 포함하는 기판과,
    상기 수신된 트레이닝 패턴의 모든 비트의 제 1 순서에 응답하여, 상기 메모리 코어의 ID(identification)를 결정하는 제 1 논리회로와,
    제 2 메모리 디바이스와,
    상기 제 2 메모리 디바이스에 결합되어 있으며, 상기 수신된 트레이닝 패턴의 순서를 상기 제 1 순서로부터 제 2 순서로 변경하는 스위즐링된 신호 라인을 포함하는 제 2 기판과,
    상기 수신된 트레이닝 패턴의 모든 비트의 제 2 순서에 응답하여 상기 제 2 메모리 디바이스의 ID를 결정하는 제 2 논리회로를 포함하는
    메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 장치는 상기 제 1 논리회로를 포함하는 메모리 버퍼를 포함하는
    메모리 장치.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    경로 폭 정보를 디코딩하는 논리회로를 더 포함하는
    메모리 장치.
  7. 제 1 항에 있어서,
    경로 부분 정보를 디코딩하는 논리회로를 더 포함하는
    메모리 장치.
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    상기 제 1 및 제 2 메모리 디바이스는 논리적으로 적층되는(logically stacked)
    메모리 장치.
  11. 제 1 항에 있어서,
    상기 스위즐링된 신호 라인 상에 수신된 신호를 스위즐링 해제하는(deswizzle) 논리회로를 더 포함하는
    메모리 장치.
  12. 삭제
  13. 삭제
  14. 메모리 디바이스 식별 시스템으로서,
    제 1 메모리 코어를 포함하는 제 1 메모리 디바이스와,
    다수의 비트를 포함하는 트레이닝 패턴을 수신하기 위한 신호 라인과,
    상기 제 1 메모리 디바이스에 결합되어 있으며, 수신된 트레이닝 패턴의 순서를 제 1 순서로 변경하는 스위즐링된 신호 라인을 포함하는 제 1 기판과,
    상기 제 1 메모리 디바이스와 논리적으로 적층되어 있으며, 제 2 메모리 코어를 포함하는 제 2 메모리 디바이스와,
    상기 제 2 메모리 디바이스에 결합되어 있으며, 상기 수신된 트레이닝 패턴의 순서를 상기 제 1 순서로부터 제 2 순서로 변경하는 스위즐링된 신호 라인을 포함하는 제 2 기판과,
    상기 제 1 및 제 2 메모리 디바이스에 결합되어 상기 트레이닝 패턴의 모든 비트를 상기 제 1 및 제 2 메모리 디바이스로 전송하는 메모리 제어기와,
    상기 트레이닝 패턴의 모든 비트의 상기 제 1 및 제 2 순서에 각각 기초하여 상기 제 1 및 제 2 메모리 디바이스의 ID를 결정하는 논리회로를 포함하는
    메모리 디바이스 식별 시스템.
  15. 삭제
  16. 제 14 항에 있어서,
    상기 제 1 및 제 2 메모리 디바이스는 물리적으로 적층되는
    메모리 디바이스 식별 시스템.
  17. 제 14 항에 있어서,
    상기 제 1 및 제 2 메모리 디바이스는 물리적으로 평면(planar)인
    메모리 디바이스 식별 시스템.
  18. 제 14 항에 있어서,
    멀티-드롭(multi-drop) 구성으로 상기 제 1 및 제 2 메모리 디바이스에 결합되는 명령/어드레스/기록 신호 라인을 더 포함하는
    메모리 디바이스 식별 시스템.
  19. 제 14 항에 있어서,
    멀티-드롭 구성으로 상기 제 1 및 제 2 메모리 디바이스에 결합되는 판독 신호 라인을 더 포함하는
    메모리 디바이스 식별 시스템.
  20. 제 14 항에 있어서,
    체인 구성으로 상기 제 1 및 제 2 메모리 디바이스에 결합되는 판독 신호 라인을 더 포함하는
    메모리 디바이스 식별 시스템.
  21. 제 14 항에 있어서,
    링 구성으로 상기 제 1 및 제 2 메모리 디바이스에 결합되는 판독 신호 라인을 더 포함하는
    메모리 디바이스 식별 시스템.
  22. 제 14 항에 있어서,
    상기 제 1 메모리 디바이스는 상기 제 2 메모리 디바이스로 신호를 재구동하거나(redrive) 또는 상기 제 1 메모리 디바이스는 상기 제 2 메모리 디바이스로부터 신호를 재구동하거나 또는 상기 제 1 메모리 디바이스는 제 2 메모리로 신호를 재구동하고 제 2 메모리로부터 신호를 재구동하는 논리회로를 포함하는
    메모리 디바이스 식별 시스템.
  23. 삭제
  24. 삭제
  25. 제 14 항에 있어서,
    상기 제 1 및 제 2 메모리 디바이스와 상기 제 1 및 제 2 기판은 실질적으로 동일한
    메모리 디바이스 식별 시스템.
  26. 제 14 항에 있어서,
    상기 제 1 및 제 2 메모리 디바이스는 회로 보드 상에 장착되는
    메모리 디바이스 식별 시스템.
  27. 삭제
  28. 메모리 디바이스 식별 방법으로서,
    다수의 비트를 포함하는 트레이닝 패턴을 제 1 순서로 제 1 메모리 코어를 포함하는 제 1 메모리 디바이스로 전송하는 단계와,
    상기 트레이닝 패턴을 복수의 스위즐링된 라인을 통해 제 2 순서로 제 2 메모리 코어를 포함하는 제 2 메모리 디바이스로 전송하는 단계와,
    상기 트레이닝 패턴의 모든 비트가 상기 제 1 및 제 2 메모리 디바이스 각각에 의해 수신되는 순서에 응답하여, 상기 제 1 및 제 2 메모리 디바이스를 식별하는 단계를 포함하는
    메모리 디바이스 식별 방법.
  29. 삭제
  30. 제 28 항에 있어서,
    상기 트레이닝 패턴은 초기화 과정 동안에 전송되는
    메모리 디바이스 식별 방법.
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