TW201826472A - 半導體裝置 - Google Patents

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Abstract

以往的半導體裝置有無法降低消耗電力之問題。依據本發明之一實施形態，則半導體裝置之中，半導體晶片MD係層疊至基底晶片BD，層疊之半導體晶片MD具有由n個貫穿電極構成之第一群、由m個貫穿電極構成之第二群，且第一群內的n個貫穿電極與第二群內的m個貫穿電極分別循環移位連接，並設定成n及m的公因數係單一值，且藉由經由第一群內的貫穿電極傳達之第一選擇信號、經由第二群內的貫穿電極傳達第二選擇信號之組合，而控制層疊之半導體晶片的活性狀態。

Description

半導體裝置
本發明關於半導體裝置，例如關於層疊複數之半導體晶片之半導體裝置之中使用之半導體晶片。
近年，提案有一種層疊型半導體裝置，將層疊之半導體晶片納入至一個封裝內，經由「貫穿半導體基板而形成」之貫穿電極而將層疊之半導體晶片間加以連接。此層疊型半導體裝置的一例揭示於專利文獻1。
專利文獻1所記載之半導體裝置係一種具備層疊之複數之記憶體晶片之半導體裝置，且複數之記憶體晶片各者具備複數之記憶體庫、分別分配至複數之記憶體庫之複數之讀寫匯流排(bus)、分別分配至前述複數之讀寫匯流排且貫穿該記憶體晶片而設置之複數之貫穿電極，且分別設置在複數之記憶體晶片之複數之貫穿電極中之從層疊方向觀察而言設置在相互相同位置之複數之貫穿電極係在複數之晶片間共通連接，複數之記憶體晶片各者回應於要求存取一事，而將從層疊方向觀察而言設置在相互相異位置之記憶體庫同時活性化，藉此經由從層疊方向觀察而言設置在相互相異位置之貫穿電極，而同時進行資料之輸入輸出。 [先前技術文獻]
[專利文獻] 日本專利第5654855號說明書
[發明所欲解決之問題] 層疊型半導體裝置之中，藉由形成於各晶片上之驅動電路而將層疊方向的信號路徑所伴隨之寄生電容加以驅動，藉以進行半導體晶片間之信號的發送接收。因此，層疊型半導體裝置因應於層疊方向的信號路徑所伴隨之寄生電容的大小，而設定驅動電路的驅動能力及半導體裝置的運作速度。亦即，層疊型半導體裝置會有以下問題：為了將消耗電力、或運作速度等各樣性能加以提昇，而須降低層疊方向的信號路徑所伴隨之寄生電容。其他問題與新穎性特徵，當可由本說明書之記載及附加圖式而明瞭。 [解決問題之方式]
依據一實施形態，本發明之半導體裝置之中，半導體晶片層疊至基底晶片，層疊之半導體晶片具備由n個貫穿電極構成之第一群、由m個貫穿電極構成之第二群，且第一群內的n個貫穿電極與第二群內的m個貫穿電極分別循環移位連接，並將n及m設定成公因數係單一值，且藉由經由第一群內的貫穿電極傳達之第一選擇信號、經由第二群內的貫穿電極傳達之第二選擇信號之組合，而控制所層疊之半導體晶片的活性狀態。 [發明之效果]
依據前述一實施形態，本發明之半導體裝置能降低形成於半導體晶片的層疊方向之信號路徑所伴隨之寄生電容。
[實施發明之較佳形態] 為了將說明加以明確化，以下記載及圖式已進行適當省略、及簡略化。又，各圖式之中，針對同一元件標註同一符號，且因應於需要而省略重複說明。
[實施形態1] 實施形態1之半導體裝置，係層疊複數之半導體晶片、且使用形成為貫穿半導體基板之貫穿電極而將已層疊之半導體晶片間加以連接者。層疊之半導體晶片可係進行預定處理之功能電路晶片、執行程式之處理電路晶片(例如CPU核心晶片)、記憶體晶片等。又，將實施形態1之半導體裝置定為配置在最下之基底晶片使用上層所層疊之半導體晶片的功能之關係。以下說明之中，說明一種半導體裝置，就進行層疊之晶片的一態樣而言，將CPU核心晶片定為基底晶片，並將記憶體晶片定為所層疊之半導體晶片。此外，就基底晶片及層疊之半導體晶片而言定為何種功能之半導體晶片，並不限定於以下說明之形態。
又，記憶體晶片就實施預定處理之內部功能電路而言，含有：記憶體電路，包含記憶體元件、及針對記憶體元件而將讀寫處理之具體處理加以進行之控制電路。又，CPU核心晶片就內部功能電路而言，包含進行運算處理之CPU核心電路、與外部之介面電路。又，實施形態1之半導體裝置使用複數之記憶體晶片，藉以進行記憶體之大容量化，其中，將由複數之記憶體晶片形成之記憶體區域分割為複數之記憶體空間，且複數之記憶體晶片分配有已分割之記憶體空間任一者。以下說明之中，說明就已分割之記憶體空間而言以庫(bank)單位管理記憶體之例。然而，記憶體空間的分割方法不限於以庫單位管理記憶體之例。
圖1顯示將實施形態1之半導體裝置的層疊晶片的構成加以說明之圖。圖1所示之例，顯示複數之記憶體晶片層疊至基底晶片之實施形態1之半導體裝置。又，如圖1所示，記憶體晶片以貫穿半導體基板之方式設有貫穿電極TSV。而且，從層疊方向觀察而言貫穿電極係設在相同位置。又，實施形態1之半導體裝置之中，基底晶片與最下層記憶體晶片的貫穿電極TSV之間、及各裸晶的貫穿電極TSV與其他晶片的貫穿電極TSV之間，係由銲球電性連接。
實施形態1之半導體裝置具有的技術特徵之一，係在於將經由配置在下層之記憶體晶片的貫穿電極傳達之信號往配置在上層之記憶體晶片加以傳達之路徑。又，實施形態1之半導體裝置之中，藉由形成於記憶體晶片之下側銲墊、上側銲墊、及內部配線，而決定信號的傳達路徑之構成。下側銲墊係形成於記憶體晶片內之銲墊，且係形成為接觸於半導體基板的貫穿電極者。上側銲墊係形成於記憶體晶片內之銲墊，且係形成於比下側銲墊更加上層、並成為與上層所配置之記憶體晶片的貫穿電極之連接端子者。內部配線連接下側銲墊與上側銲墊，且一併連接下側銲墊與記憶體晶片的內部電路。
於是，在圖2顯示將實施形態1之記憶體晶片的構成加以說明之方塊圖。如圖2所示，實施形態1之記憶體晶片具有記憶體區域、控制電路區域、TSV連接區域。記憶體區域形成複數之將資料加以記憶之記憶體元件。控制電路區域包含：讀寫電路，進行針對形成於記憶體區域之記憶體元件之資料之寫入與讀取。又，控制電路區域包含：晶片選擇電路，於已選擇自身晶片之際將活性化指示給予讀寫電路等，藉以使作為自身晶片的記憶體晶片之功能活性化。
TSV區域形成貫穿電極、下側銲墊、上側銲墊。將貫穿電極形成為從不形成電路之半導體基板的反面貫穿半導體基板至形成電路之半導體基板的表面為止，且在半導體基板的表面接觸於下側銲墊。貫穿電極形成於隱藏於下側銲墊下之位置，因此圖2所示之例未圖示貫穿電極。又，實施形態1之半導體裝置將與一個貫穿電極對應之上側銲墊與下側銲墊之組設為1組。而且，對應之貫穿電極、上側銲墊、下側銲墊在半導體晶片的厚度方向形成於相同位置。此外，圖2圖示成上側銲墊小於下側銲墊，但銲墊的尺寸亦可係上側銲墊與下側銲墊一併相同、或下側銲墊小於上側銲墊。
又，實施形態1之半導體裝置，設定為將複數之貫穿電極區分成複數之群，且以在「與屬於一個群之貫穿電極的數量係同數量之層疊晶片」內將同一群內的貫穿電極循環移位連接之方式，利用內部配線連接晶片內的上側銲墊與下側銲墊。圖2所示之例顯示定義為每一個群四個貫穿電極之情形。具體而言，將1至n之編號分配至屬於一個群之貫穿電極之情形下，內部配線將與第1個至第n-1個的貫穿電極對應之下側銲墊連接至與第2個至第n個的前述貫穿電極對應之上側銲墊，並將與第n號之貫穿電極對應之下側銲墊連接至與第1號的貫穿電極對應之上側銲墊。利用內部配線而如此連接各記憶體晶片內的上側銲墊與下側銲墊，藉以於層疊n枚記憶體晶片之情形下，使輸入至一個貫穿電極之信號在層疊之n枚記憶體晶片間傳達期間，通過第1個至第n個貫穿電極全部。又，每n枚即能形成相同信號傳達路徑。每n枚記憶體晶片即重複形成相同信號傳達路徑，且信號在n枚記憶體晶片間傳達期間通過第1個至第n個貫穿電極全部，上述連接形態於以下即係循環移位連接。以下說明之中，將形成如此信號路徑之貫穿電極的連接形態稱作循環移位連接。
又，實施形態1之半導體裝置之中，屬於一個群之複數之貫穿電極中之貫穿電極僅一個連接至記憶體晶片的內部電路。圖2所示之例之中，內部配線僅將經由第1個貫穿電極傳達之信號加以傳達至記憶體晶片的控制電路區域所形成之電路。
使用TSV區域的剖視圖說明群化之貫穿電極、上側銲墊、及下側銲墊之構造。圖3顯示將實施形態1之記憶體晶片的貫穿電極及銲墊之連接加以說明之記憶體晶片的剖視圖。此外，圖3所示之例將四個貫穿電極設定為一個群，且僅顯示與該四個貫穿電極有關之部分。
如圖3所示，實施形態1之半導體裝置以貫穿半導體基板之方式形成貫穿電極TSV1～TSV4。而且，在貫穿電極TSV1～TSV4的晶片表面側的端部各別形成下側銲墊。而且，在俯視記憶體晶片之情形下與下側銲墊相同位置形成上側銲墊。此上側銲墊，其形成於比下側銲墊更加上層。
又，如圖3所示，與貫穿電極TSV1～TSV3對應之下側銲墊藉由內部配線而連接至與貫穿電極TSV2～TSV4對應之上側銲墊。與貫穿電極TSV4對應之下側銲墊藉由內部配線而連接至與貫穿電極TSV1對應之上側銲墊。又，經由貫穿電極TSV1而被輸入之信號藉由內部配線而輸入至記憶體晶片的內部電路。
然後，說明將複數枚記憶體晶片層疊至基底晶片之情形之實施形態1之半導體裝置的信號路徑。於是，圖4顯示實施形態1之半導體裝置中之信號路徑。
如圖4所示，實施形態1之半導體裝置在基底晶片BD的上層層疊複數之記憶體晶片(例如記憶體晶片MD0～MD15)。而且，經由貫穿電極而將來自基底晶片之信號給予至記憶體晶片MD0～MD15。又，實施形態1之半導體裝置之中，記憶體晶片MD0～MD15分別分配有「將記憶體晶片MD0～MD15所形成之記憶體區域全體依預定容量逐一分割」之記憶體空間(例如庫0～庫3)任一者。而且，實施形態1之半導體裝置將記憶體裸晶群MDG0～MDG3定義為逐一含有庫0～庫3。亦即，一個記憶體裸晶群含有4枚記憶體晶片。
又，實施形態1之半導體裝置之中，將主要傳達與庫有關聯之資料信號及控制信號之庫選擇路徑(path)、共通控制信號路徑、及資料IO路徑(以下稱作庫存取系路徑)定義成貫穿電極的第一群。又，將主要依每一記憶體晶片而給予信號之裸晶選擇路徑及測試路徑(以下稱作晶片存取系路徑)定義為貫穿電極的第二群。而且，將第一群所含之第一貫穿電極的個數定為n個(n係將第一貫穿電極的數量加以顯示之整數)、且將第二群所含之第二貫穿電極的個數定為m個(m係將第二貫穿電極的數量加以顯示之整數)。而且，將n與m設定為公因數係單一值。圖4所示之例中，將n定為4、m定為5。又，n係與庫的數量定為相同値。如上所述，能藉由將第一群所含之數量與一個記憶體裸晶群所含之庫的數量定為同數量，而容易使用第一群進行庫每者之記憶體控制。
圖4所示之例之中，經由第一群所含之第一貫穿電極而將信號加以輸入輸出之基底晶片上的端子係標註為埠BP10～BP13，且經由第二群所含之第二貫穿電極而將信號加以輸入輸出之基底晶片上的端子係標註為埠BP20～BP24。又，經由第一群所含之第一貫穿電極而將信號加以傳達之記憶體晶片上的端子係標註為埠P10～P13，且經由第二群所含之第二貫穿電極而將信號加以傳達之記憶體晶片上的端子係標註為埠P20～P24。而且，將各記憶體晶片定為經由埠P10及埠P20而將信號加以輸入輸出之構成。
又，實施形態1之半導體裝置之中，層疊至基底晶片之記憶體晶片分別具有圖2及圖3說明之上側銲墊、下側銲墊、及內部配線的構成。層疊如此記憶體晶片，藉以使實施形態1之半導體裝置之中，第一群所含之貫穿電極依每一記憶體裸晶群而循環移位連接，且第二群所含之貫穿電極依每5枚記憶體晶片而循環移位連接。
將記憶體晶片間的信號路徑形成為如圖4，藉以能使用第一選擇信號(例如庫選擇信號)與第二選擇信號(例如晶片選擇信號)等二信號而進行特定的一枚晶片之選擇。於是，圖5顯示將實施形態1之半導體裝置之中活性化晶片的選擇方法加以說明之表。
如圖5所示，實施形態1之半導體裝置之中，將使晶片活性化之庫選擇信號加以輸出之基底晶片上的埠、及將晶片選擇信號加以輸出之基底晶片上的埠之組合，成為僅一個。舉例而言，記憶體晶片MD4係利用從埠BP10輸出庫選擇信號、且從埠BP24輸出晶片選擇信號而選擇。
如上所述，實施形態1之半導體裝置，藉由基底晶片輸出之第一選擇信號(例如庫選擇信號)與第二選擇信號(例如晶片選擇信號)之組合，而將配置在特定晶片之特定的庫加以選擇。於是，以下說明基底晶片與記憶體晶片中之與記憶體存取有關之電路構成。
首先，圖6顯示實施形態1之半導體裝置的基底晶片的方塊圖。如圖6所示，實施形態1之半導體裝置具有CPU核心40、輸入輸出緩衝41、記憶體存取控制電路42。又，實施形態1之半導體裝置之中設置：記憶體；以及複數之埠，用以進行信號之發送接收。圖6僅顯示與此複數之埠中之層疊的記憶體晶片的貫穿電極對應之埠。
CPU核心40係一邊將層疊之記憶體晶片作為記憶區域使用、且一邊進行各種資料處理之運算電路。輸入輸出緩衝41係一種電路，其將自CPU核心40經由記憶體存取控制電路42而給予之庫資料輸出至記憶體晶片、且一併將自記憶體晶片讀取之庫資料經由記憶體存取控制電路42而給予至CPU核心40，並含有複數之輸入輸出緩衝電路。記憶體存取控制電路42從CPU核心40所給予之存取命令產生給予至記憶體晶片之具體運作指令及位址(address)資料，且將產生之運作指令及位址資料給予至記憶體晶片。具體而言，記憶體存取控制電路42就運作指令而言，將含有下述命令之信號作為庫控制信號而輸出：活性化命令，顯示活性化之庫的號碼；以及運作命令，指示讀運作與寫運作等運作。又，記憶體存取控制電路42將存取之記憶體元件的位址資料加以輸出。此位址資料之中，高階5位元作為晶片選擇信號使用，中階4位元作為庫選擇信號使用，低階k位元作為將選擇之庫中之記憶體的位址加以顯示之庫內選擇位址使用。
又，如圖6所示，實施形態1之基底晶片因應於輸出之信號的種類而將複數之埠群化。更具體而言，庫選擇信號、庫內選擇位址、庫控制信號、及庫資料分別經由「成為n個(例如n＝4)貫穿電極係循環移位連接之第一群的連接形態」之第一貫穿電極而進行信號之發送接收，因此進行此等信號的輸入輸出之基底晶片的埠係與第一群設置相同個數。晶片選擇信號經由「成為m個(例如m＝4)貫穿電極係循環移位連接之第二群的連接形態」之第二貫穿電極而進行信號之發送接收，因此進行晶片選擇信號之輸入輸出之基底晶片的埠係與第二群設置相同個數。
又，因為晶片選擇信號及庫選擇信號係1埠為1位元之信號進行輸入輸出之信號，所以此等信號的輸入輸出埠分別含有一個端子。另一方面，因為庫內選擇位址、庫控制信號、及庫資料係一個埠為多個位元之信號進行輸入輸出之信號，所以此等信號的輸入輸出埠係一個埠含有複數之端子。圖6不按一個埠所含之端子的數量、而以僅使埠數量明確之方式進行製圖。又，圖6將CPU核心40作為內部電路之一而表示，但CPU核心40亦可設置在其他晶片上。此情形下，實施形態1之基底晶片係將輸入輸出緩衝41、記憶體存取控制電路42、及其所關聯的埠加以形成之形態。
其次，說明記憶體晶片上所形成之晶片選擇電路。於是，圖7顯示將實施形態1之半導體裝置的晶片選擇電路加以說明之方塊圖。圖7顯示有記憶體晶片所含之電路中之記憶體控制電路10、緩衝電路群11、晶片選擇電路12、輸入輸出緩衝13、及此等電路所關聯之貫穿電極。此外，圖7以埠單位表示貫穿電極，因此圖式係一個埠有一個貫穿電極，但將多位元的信號加以傳達之埠係含有複數之貫穿電極。
又，圖7所示之例將庫資料、庫內選擇位址、庫控制信號、及庫選擇信號經由上述說明之第一群之連接構成之貫穿電極而給予至記憶體晶片，且將晶片選擇信號經由上述說明之第二群之連接構成之貫穿電極而給予至記憶體晶片。
圖7所示之例之中，緩衝電路群11將經由貫穿電極而給予之信號加以傳達至晶片選擇電路12。緩衝電路群11具有對應於傳達信號之緩衝電路21～24。晶片選擇電路12具有閘極電路31、32、AND電路33。AND電路33，於庫選擇信號與晶片選擇信號一併係賦能(enable)狀態(例如高位準)之情形下，輸出成為高位準之晶片賦能信號CH_EN。閘極電路31，於晶片賦能信號CH_EN係高位準之期間，將庫內選擇位址輸出至記憶體控制電路10。閘極電路32，於晶片賦能信號CH_EN係高位準之期間，將庫控制信號輸出至記憶體控制電路10。在此，庫內選擇位址係將記憶體晶片內存放操作對象的庫資料之位置加以顯示之位址。庫控制信號係針對記憶體之操作命令，例如包含讀命令、寫命令等命令。
輸入輸出緩衝13於針對記憶體晶片之命令係寫命令之情形下，將輸入至記憶體晶片之寫入資料傳達至記憶體晶片內。又，輸入輸出緩衝13於針對記憶體晶片之命令係讀命令之情形下，經由貫穿電極而將從記憶體晶片的記憶體區域讀取之讀取資料輸出至基底晶片。
在此，就比較例而言，說明一種半導體裝置，針對庫之控制及操作的庫控制系信號係經由第一群之連接形態之第一貫穿電極而進行，針對晶片之控制及操作的晶片控制系係利用共通給予至全部晶片之共通信號路徑而進行。於是，圖8顯示將比較例之半導體裝置中之信號路徑加以說明之圖。此外，圖8之中，就庫控制系路徑而言顯示庫選擇路徑與資料IO路徑，就晶片控制系路徑而言顯示晶片共通信號路徑。
如圖8所示，比較例之半導體裝置之中，藉由與實施形態1之半導體裝置中之第一群之連接形態之第一貫穿電極係相同連接形態之貫穿電極群而形成庫控制系路徑。另一方面，比較例之半導體裝置之中，藉由將從晶片層疊方向觀察而言配置在同一位置之貫穿電極加以串聯連接之串聯連接貫穿電極而構成晶片控制系路徑。而且，將晶片控制系信號經由串聯連接貫穿電極而一次發送至層疊之全部晶片。又，晶片控制系路徑存在二種類連接。第一串聯連接貫穿電極係將使經由貫穿電極而傳達之信號加以分支之信號給予至各記憶體晶片。圖8之中，對於由此第一串聯連接貫穿電極所構成之埠標註P0符號，並對於使信號輸出至埠P0之基底晶片上的埠標註BP0符號。第二串聯連接貫穿電極經由記憶體晶片上所設之測試路徑而將信號加以傳達至層疊在上層之晶片。圖8之中，對於由此第二串聯連接貫穿電極所構成之埠標註P1符號，並對於將信號輸出至埠P1之基底晶片上的埠標註BP1符號。
然後，圖9顯示比較例之半導體裝置的基底晶片的方塊圖。如圖9所示，比較例之半導體裝置的基底晶片具有CPU核心40、輸入輸出緩衝41、記憶體存取控制電路142、記憶體設定電路143。CPU核心40及輸入輸出緩衝41係與實施形態1之基底晶片相同。此外，圖9所示之例之中，CPU核心40與輸入輸出緩衝41之間之資料之輸入輸出，亦經由記憶體存取控制電路142而進行。記憶體存取控制電路142與記憶體存取控制電路42同樣，從CPU核心40所給予之存取命令產生給予至記憶體晶片之具體運作指令及位址資料，且將產生之運作指令及位址資料給予至記憶體晶片。然而，記憶體存取控制電路142產生之位址資料及運作指令係與記憶體存取控制電路42不同。具體而言，記憶體存取控制電路142將成為晶片選擇位址之存取位址的高階i位元、及成為庫內選擇位址之存取位址的低階k位元，分別輸出至一個埠(例如埠BP0)。又，記憶體存取控制電路142產生庫控制信號，此外產生：晶片控制信號，包含將活性化之晶片的號碼加以顯示之指令。將晶片控制信號經由埠BP0而給予至記憶體晶片。記憶體設定電路143輸出：晶片選擇位址設定信號，設定依每一晶片不同之晶片號碼及晶片選擇位址。將此晶片選擇位址設定信號經由埠BP1而給予至記憶體晶片。
然後，圖10顯示將比較例之半導體裝置的記憶體晶片的晶片選擇電路加以說明之方塊圖。如圖10所示，比較例之記憶體晶片具有記憶體控制電路10、緩衝電路群111、記憶體選擇電路112、輸入輸出緩衝13。記憶體控制電路10與輸入輸出緩衝13係與實施形態1之記憶體晶片相同。圖10顯示與記憶體晶片所含之電路中之記憶體控制電路10、緩衝電路群111、晶片選擇電路112、輸入輸出緩衝13、及此等電路所關連之貫穿電極。此外，圖10以埠單位表示貫穿電極，因此係每一個埠具一個貫穿電極之圖式，但將多位元的信號加以傳達之埠係含有複數之貫穿電極。
又，圖10所示之例之中，將庫資料及庫內選擇位址經由上述說明之第一群之連接構成之貫穿電極而給予至記憶體晶片，且將晶片選擇位址、庫內選擇位址、晶片控制信號、庫控制信號、及晶片選擇位址設定信號經由上述說明之串聯連接貫穿電極而給予至記憶體晶片。
圖10所示之例之中，緩衝電路群111將經由貫穿電極而給予之信號加以傳達至晶片選擇電路112。緩衝電路群111具有與傳達之信號對應之緩衝電路121～126。晶片選擇電路112具有閘極電路131、134、位址判斷電路132、AND電路133、136、晶片控制値判斷電路135、暫存器137、138。暫存器137、138係菊鏈連接之複數之暫存器的一部分，且存放晶片選擇位址設定信號。此晶片選擇位址設定信號係經由埠P1的貫穿電極而輸入，並再次返回埠P1。位址判斷電路132基於暫存器138所存放之値而設定晶片選擇位址的設定値，並於該設定値與晶片選擇位址一致之情形下輸出全部的信號成為高位準之多位元的信號。晶片控制値判斷電路135基於暫存器137所存放之値而設定庫控制信號的設定值，並於該設定値與庫控制信號顯示之値一致之情形下輸出全部的信號成為高位準之多位元的信號。
AND電路133因應於從庫選擇信號與位址判斷電路132給予之信號全部成為高位準，而輸出成為高位準之位址賦能信號ADD_EN。閘極電路131於庫選擇信號係高位準之期間，將庫內選擇位址輸出至記憶體控制電路10。閘極電路134於庫選擇信號係高位準之期間，將庫控制信號輸出至記憶體控制電路10。AND電路136因應於位址賦能信號ADD_CH係高位準、且晶片控制値判斷電路135輸出之信號係全部高位準，而將晶片賦能信號CH_EN定為高位準。
比較例之記憶體晶片之中，若不藉由層疊之記憶體晶片之初始化處理來經由晶片選擇位址設定信號而給予層疊之晶片的順序，則各記憶體晶片無法辨識自身記憶體晶片所層疊之位置。而且，比較例之半導體裝置之中，若不將晶片選擇位址及晶片控制信號給予至層疊之記憶體晶片全部，則基底晶片無法將進行存取之記憶體晶片加以正確活性化。如上所述，比較例之半導體裝置之中，會有須將晶片控制系信號經由串聯連接貫穿電極而給予至全部的記憶體晶片之情況。
在此，比較實施形態1之半導體裝置與比較例之半導體裝置。實施形態1之半導體裝置之中，記憶體晶片具有：n個(n係整數)第一貫穿電極，從基底晶片傳達將進行活性化之記憶體庫加以指示之第一選擇信號，且貫穿半導體基板而設置；m個(m係整數)第二貫穿電極，從基底晶片傳達將進行活性化之記憶體晶片加以指示之第二選擇信號，且貫穿半導體基板而設置；第一內部配線，使第一貫穿電極循環移位連接成將配置在下側之晶片的第1個至第n-1個第一貫穿電極連接至配置在上側之晶片的第2個至第n個第一貫穿電極，並將配置在下側之晶片的第n個第一貫穿電極連接至配置在上側之晶片的第1個第一貫穿電極；以及第二內部配線，使第二貫穿電極循環移位連接成將配置在下側之晶片的第1個至第m-1個第二貫穿電極連接至配置在上側之晶片的第2個至第m個第二貫穿電極，並將配置在下側之晶片的第m個第二貫穿電極連接至配置在上側之晶片的第1個第二貫穿電極；且將n與m設定成公因數係單一值。而且，實施形態1之半導體裝置藉由將具有如此配線之記憶體晶片加以複數枚層疊，而將信號循環傳達至配置在上層之記憶體晶片。而且，實施形態1之半導體裝置藉由第一選擇信號與第二選擇信號之組合而控制記憶體晶片的活性狀態。
亦即，實施形態1之半導體裝置將晶片控制系信號與庫控制系信號皆經由循環移位連接之貫穿電極而給予至記憶體晶片。又，實施形態1之半導體裝置藉由內部配線而將記憶體晶片上的特定埠與內部電路加以連接。藉此，實施形態1之半導體裝置之中，從基底晶片上的特定埠輸出之信號僅傳達至與循環移位連接之循環數對應的位置所配置之記憶體晶片。例如，圖4之中，從基底晶片的埠BP10輸出之信號經由循環數係4之信號路徑傳達至記憶體晶片，因此僅傳達至定義為庫0之記憶體晶片MD0、MD4、MD8、MD12。又，從基底晶片的埠BP20輸出之信號經由循環數係5之信號路徑傳達至記憶體晶片，引此僅傳達至記憶體晶片MD0、MD5、MD10、MD15。
基於上述，實施形態1之半導體裝置能藉由基底晶片上的埠的號碼而特定出各記憶體晶片的層疊位置，無須如比較例之半導體裝置藉由初始化運作而指定出各記憶體晶片的層疊位置。又，實施形態1之半導體裝置之中，將下者的公因數設定成單一值：傳達晶片控制系信號之路徑的循環數m；以及傳達庫控制系信號之路徑的循環數n。藉此，若係n與m的公倍數以下之層疊數，則能藉由個別的晶片選擇信號與庫選擇信號之組合而指定出配置在特定晶片之特定庫。基於上述，實施形態1之半導體裝置所配備之記憶體晶片，能使晶片選擇電路的構成相較於比較例之半導體裝置所配備之記憶體晶片更簡略化。
又，實施形態1之半導體裝置將晶片控制系信號傳達路徑與庫控制系信號傳達路徑雙方加以循環移位連接，藉以就晶片控制系信號傳達路徑而言，亦使信號傳達路徑所伴隨之與內部電路有關之寄生電容小於比較例之半導體裝置。
藉由上述說明，實施形態1之半導體裝置能降低用於記憶體晶片之控制之信號傳達路徑所伴隨之寄生電容，而降低信號傳達須要之消耗電力。又，實施形態1之半導體裝置降低信號傳達須要之消耗電力，藉以能降低基底晶片及記憶體晶片中之電源雜訊，而提昇運作的穩定度。具體而言，能利用降低電源雜訊而擴大記憶體的雜訊邊限(noise margin)。又，藉由降低信號傳達須要之消耗電力，而能縮小將信號加以輸出之電晶體的驅動能力，因此能縮小構成驅動電路之電晶體尺寸。
又，實施形態1之半導體裝置之中，信號傳達路徑所伴隨之寄生電容小，因此能提昇半導體裝置的運作速度。
又，實施形態1之半導體裝置之中，能僅利用層疊同一內部配線構造的記憶體晶片，而將在記憶體晶片間循環傳達信號之信號傳達路徑加以形成。亦即，實施形態1之半導體裝置能僅利用層疊以同一製造步驟製造之記憶體晶片而形成循環移位連接之信號傳達路徑，因此容易進行記憶體晶片之管理。
又，實施形態1之半導體裝置在記憶體晶片上所形成之晶片選擇電路利用僅一個AND電路即能形成將晶片賦能信號CH_EN加以輸出之電路，因此能削減晶片選擇電路須要之電路。
又，實施形態1之半導體裝置不須在初始化處理使用用以使各記憶體晶片辨識層疊位置之晶片選擇位址設定信號，因此能將啟動處理高速化。
[實施形態2] 實施形態2說明實施形態1之半導體裝置的其他形態。於是，圖11顯示將實施形態2之半導體裝置中之信號路徑加以說明之圖。如圖11所示，實施形態2之半導體裝置具有於信號傳達路徑無異常之情形下使用之通常路徑，此外具有於作為通常路徑使用之信號傳達路徑發生異常之情形下使用之冗餘路徑。此冗餘路徑具有與成為替換對象之路徑同一連接形態。
說明含有此冗餘路徑之記憶體晶片的構成。於是，圖12顯示將實施形態2之半導體裝置的晶片選擇電路加以說明之方塊圖。此外，圖12省略明確表示傳達至記憶體晶片之信號係多位元或係1位元。
如圖12所示，實施形態2之記憶體晶片具有記憶體控制電路10、晶片選擇電路12、輸入輸出緩衝13，此外具有第一路徑切換電路(例如路徑切換電路14)、第二路徑切換電路(例如路徑切換電路15)。又，實施形態2之記憶體晶片取代緩衝電路群11而具有緩衝電路群11a，且緩衝電路群11a配合輸入信號之增加而使緩衝電路的個數增加，實質上與緩衝電路群11無區別。緩衝電路群11a具有緩衝電路21～28。
圖12所示之例之中，將庫資料、庫內選擇位址、庫控制信號、庫選擇信號加以傳達之貫穿電極屬於第一群之通常路徑，將晶片選擇信號加以傳達之貫穿電極屬於第二群之通常路徑。而且，此等通常路徑之外，實施形態2之記憶體晶片具有第一冗餘路徑、第一冗餘切換路徑、第二冗餘路徑、第二冗餘切換路徑。
第一冗餘路徑構成與由n個(例如n＝4)第一貫穿電極、第一內部配線所形成之信號傳達路徑同一構成的信號傳達路徑。第一冗餘切換路徑構成與由n個第一貫穿電極、第一內部配線所形成之信號傳達路徑同一構成的信號傳達路徑，且傳達第一路徑切換信號。第二冗餘路徑構成與由m個(例如m＝3)第二貫穿電極、第二內部配線所形成之信號傳達路徑同一構成的信號傳達路徑。第二冗餘切換路徑構成與由m個第二貫穿電極、第二內部配線所形成之信號傳達路徑同一構成的信號傳達路徑，且傳達第二路徑切換信號。
而且，路徑切換電路14依第一路徑切換信號而切換成將經由第一貫穿電極傳達之信號加以傳達至形成於記憶體晶片之內部電路(例如記憶體控制電路10)、或將經由第一冗餘路徑傳達之信號加以傳達至形成於前述記憶體晶片之內部電路。路徑切換電路15依第二路徑切換信號而切換成將經由第二貫穿電極傳達之信號加以傳達至形成於記憶體晶片之內部電路、或將經由第二冗餘路徑傳達之信號加以傳達至形成於記憶體晶片之內部電路。
路徑切換電路14具有開關SW1a～SW4a、SW1b～SW4b。路徑切換電路14因應於第一路徑切換信號，而切換成使開關SW1a～SW4a、及開關SW1b～SW4b任一者開啟(ON)。例如，路徑切換電路14於傳達庫控制信號之路徑產生斷路等之情形下，因應於第一路徑切換信號，而使開關SW1a、SW2a、SW3b、SW4b開啟，且使開關SW1b、SW2b、SW3a、SW4a關閉(OFF)。而且，基底晶片從原本輸出庫選擇信號之埠將庫控制信號加以輸出，並從與第一冗餘路徑對應之埠將庫選擇信號加以輸出，藉以能不使用已斷路之路徑而將全部信號加以傳達至記憶體晶片內部電路。
又，路徑切換電路15具有開關SW5a、SW5b。路徑切換電路15因應於第二路徑切換信號，而切換成使開關SW5a、開關SW5b任一者開啟。例如，路徑切換電路15於傳達晶片選擇信號之路徑產生斷路等之情形下，因應於第二路徑切換信號，而使開關SW5b開啟，並使開關SW5b。而且，基底晶片從與第一冗餘路徑對應之埠將晶片選擇信號加以輸出，藉以能不使用已斷路之路徑而將晶片選擇信號加以傳達至記憶體晶片的內部電路。
基於上述說明，實施形態2之半導體裝置具有通常路徑，此外具有冗餘路徑，而能藉以提昇信號傳達路徑的可靠度。又，實施形態2之半導體裝置能不依每一貫穿電極的群進行通常路徑與冗餘路徑之切換，而依每一群化之貫穿電極、或每一埠進行切換。藉此，實施形態2之半導體裝置能利用少的貫穿電極數而實現高的冗餘能力。
[實施形態3] 實施形態3說明實施形態1之半導體裝置之其他形態。於是，圖13顯示將實施形態3之半導體裝置中之信號路徑加以說明之圖。如圖13所示，實施形態3之半導體裝置將為了構成信號傳達路徑而形成之循環移位連接的循環數設置三種類。亦即，實施形態3之半導體裝置包含：第三群，利用複數之貫穿電極係o個(o係整數)之前述貫穿電極而構成。
圖13所示之例之中，就循環數而言使用3、4、5三種類。具體而言，圖13所示之實施形態3之半導體裝置，經由循環數n係4之信號傳達路徑傳達庫控制系信號，且使用循環數m係5之信號傳達路徑、循環數o係3之信號傳達路徑等二個路徑傳達晶片控制系信號。此外，實施形態3之半導體裝置之中，信號傳達路徑間的循環數亦設定成公因數係單一值。
又，實施形態3之記憶體晶片之中，就與屬於第三群之貫穿電極對應設置之複數之下側銲墊及複數之上側銲墊而言，內部配線係將第1個至第o-1個下側銲墊連接至第2個至第o個上側銲墊，且將第o個下側銲墊連接至第1個上側銲墊。
如上所述，增加「公因數係單一值之循環數」之貫穿電極的群，而能藉以增加可層疊之記憶體晶片數。例如，實施形態1之半導體裝置之中，層疊數的最大値係20，相對於此，實施形態3之半導體裝置之中，能將層疊數的最大値增加至60為止。
以上，基於實施形態具體說明本案發明者所成之發明，但本發明不限定於已述實施形態，當可在不脫離其主旨之範圍進行各種變更。
10‧‧‧記憶體控制電路
11‧‧‧緩衝電路群
12‧‧‧晶片選擇電路
13‧‧‧輸入輸出緩衝
14‧‧‧路徑切換電路
15‧‧‧路徑切換電路
21～28‧‧‧緩衝電路
31、32‧‧‧閘極電路
33‧‧‧AND電路
40‧‧‧CPU核心
41‧‧‧輸入輸出緩衝
42‧‧‧記憶體存取控制電路
MD、MD0～MD15‧‧‧記憶體晶片
BD‧‧‧基底晶片
MDG、MDG0～MDG3‧‧‧記憶體裸晶群
P、P10～P13、P20～P24‧‧‧埠
BP、BP10～BP13、BP20～BP24‧‧‧埠
BANK0～BANK3‧‧‧庫
TSV、TSV1～TSV4‧‧‧貫穿電極
SW1a～SW4a、SW1b～SW4b‧‧‧開關
111‧‧‧緩衝電路群
112‧‧‧晶片選擇電路
121～126‧‧‧緩衝電路
131‧‧‧閘極電路
132‧‧‧位址判斷電路
133‧‧‧AND電路
134‧‧‧閘極電路
135‧‧‧晶片控制値判斷電路
136‧‧‧AND電路
137、138‧‧‧暫存器
142‧‧‧記憶體存取控制電路
143‧‧‧記憶體設定電路
圖1用以說明實施形態1之半導體裝置的層疊晶片的構成。 圖2係用以說明實施形態1之記憶體晶片的構成之方塊圖。 圖3係將實施形態1之記憶體晶片的貫穿電極及銲墊之連接加以說明之記憶體晶片的剖視圖。 圖4說明實施形態1之半導體裝置中之信號路徑。 圖5係用以將實施形態1之半導體裝置之中活性化之晶片的選擇方法加以說明之表。 圖6係實施形態1之半導體裝置的基底晶片的方塊圖。 圖7係將實施形態1之半導體裝置的記憶體晶片的晶片選擇電路加以說明之方塊圖。 圖8說明比較例之半導體裝置中之信號路徑。 圖9係比較例之半導體裝置的基底晶片的方塊圖。 圖10係將比較例之半導體裝置的記憶體晶片的晶片選擇電路加以說明之方塊圖。 圖11說明實施形態2之半導體裝置中之信號路徑。 圖12係將實施形態2之半導體裝置的晶片選擇電路加以說明之方塊圖。 圖13說明實施形態3之半導體裝置中之信號路徑。

Claims (11)

  1. 一種半導體裝置，包含： 基底晶片，形成有記憶體控制電路，該記憶體控制電路控制對於存放資料的記憶體區域之資料的輸入輸出；以及 複數之記憶體晶片，形成有構成該記憶體區域的一部分之記憶體電路，並配置成層疊至該基底晶片； 且該複數之記憶體晶片分別分配有將該記憶體區域依預定記憶容量逐一分割成的複數之記憶體空間中的任一者，並各別具備： n個(n係整數)第一貫穿電極，從該基底晶片傳達將進行活性化之該記憶體空間加以指示之第一選擇信號，且貫穿半導體基板而設置； m個(m係整數)第二貫穿電極，從該基底晶片傳達將進行活性化之該記憶體晶片加以指示之第二選擇信號，且貫穿該半導體基板而設置； 第一內部配線，將該第一貫穿電極循環移位連接成將配置在下側之晶片的第1個至第n-1個該第一貫穿電極連接至配置在上側之晶片的第2個至第n個該第一貫穿電極，並將配置在下側之晶片的第n個該第一貫穿電極連接至配置在上側之晶片的第1個該第一貫穿電極；以及 第二內部配線，將該第二貫穿電極循環移位連接成將配置在下側之晶片的第1個至第m-1個該第二貫穿電極連接至配置在上側之晶片的第2個至第m個該第二貫穿電極，並將配置在下側之晶片的第m個該第二貫穿電極連接至配置在上側之晶片的第1個該第二貫穿電極； 且該n與該m設定成公因數係單一值， 該複數之記憶體晶片藉由該第一選擇信號與該第二選擇信號之組合而控制活性狀態。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該n係設定成與該記憶體空間的數量係相同値。
  3. 如申請專利範圍第1項之半導體裝置，其中， 對於該複數之記憶體空間之存取路徑，係由與該n個第一貫穿電極及該第一內部配線所構成之信號路徑同一構成的信號路徑所形成。
  4. 如申請專利範圍第1項之半導體裝置，其中， 該複數之記憶體晶片具有：晶片選擇電路，在該第一選擇信號與該第二選擇信號均指示活性化之情形下，將分配至自身晶片之該記憶體空間加以活性化。
  5. 如申請專利範圍第1項之半導體裝置，其中， 該第一內部配線將經由第1個該第一貫穿電極傳達之信號，加以傳達至形成於該記憶體晶片之內部電路， 該第二內部配線將經由第1個該第二貫穿電極傳達之信號，加以傳達至形成於該記憶體晶片之內部電路。
  6. 如申請專利範圍第1項之半導體裝置，其中，更包含： 第一冗餘路徑，構成與由該n個第一貫穿電極及該第一內部配線所形成之信號傳達路徑同一構成的信號傳達路徑； 第一冗餘切換路徑，構成與由該n個第一貫穿電極及該第一內部配線所形成之信號傳達路徑同一構成的信號傳達路徑，傳達第一路徑切換信號； 第二冗餘路徑，構成與由該m個第二貫穿電極及該第二內部配線所形成之信號傳達路徑同一構成的信號傳達路徑； 第二冗餘切換路徑，構成與由該m個第二貫穿電極、該第二內部配線所形成之信號傳達路徑同一構成的信號傳達路徑，傳達第二路徑切換信號； 第一路徑切換電路，依據該第一路徑切換信號而進行後述切換：將經由該第一貫穿電極傳達之信號加以傳達至形成於該記憶體晶片之內部電路、或將經由該第一冗餘路徑傳達之信號加以傳達至形成於該記憶體晶片之內部電路；以及 第二路徑切換電路，依據該第二路徑切換信號而進行後述切換：將經由該第二貫穿電極傳達之信號加以傳達至形成於該記憶體晶片之內部電路、或將經由該第二冗餘路徑傳達之信號加以傳達至形成於該記憶體晶片之內部電路。
  7. 如申請專利範圍第1項之半導體裝置，其中，更包含： o個(o係整數)第三貫穿電極，從基底晶片傳達將進行活性化之記憶體晶片加以指示之晶片選擇輔助信號，且貫穿該記憶體晶片而設置；以及 第三內部配線，將該第三貫穿電極循環移位連接成：將配置在下側之晶片之第1個至第o-1個該第三貫穿電極連接至配置在上側之晶片之第2個至第o個該第三貫穿電極，且將配置在下側之晶片之第o個該第三貫穿電極連接至配置在上側之晶片之第1個該第三貫穿電極； 且該o、該m、及該n設定成公因數係單一值。
  8. 一種半導體裝置，包含： 內部功能電路，實施預定處理； 晶片選擇電路，將「指示是否使該內部功能電路有效地發揮功能之賦能信號」予以輸出； 複數之貫穿電極，形成為貫穿半導體基板； 複數之下側銲墊，形成於該半導體基板之形成該內部功能電路之面，且形成為接觸於該複數之貫穿電極中的各電極； 複數之上側銲墊，形成於該複數之下側銲墊的上層，而與該複數之下側銲墊相對應；以及 內部配線，連接該複數之下側銲墊、該複數之上側銲墊、該晶片選擇電路、及該內部功能電路； 且該複數之貫穿電極包含以n個(n係整數)該貫穿電極構成之第一群、以m個(m係整數)該貫穿電極構成之第二群， 該內部配線之中，就與屬於該第一群之該貫穿電極對應設置之該複數之下側銲墊、該複數之上側銲墊而言，將第1個至第n-1個下側銲墊連接至第2個至第n個上側銲墊，並將第n個下側銲墊連接至第1個上側銲墊，且就與屬於該第二群之該貫穿電極對應設置之該複數之下側銲墊、該複數之上側銲墊而言，將第1個至第m-1個下側銲墊連接至第2個至第m個上側銲墊，並將第m個下側銲墊連接至第1個上側銲墊， 該n與該m設定成公因數係單一値， 該晶片選擇電路基於下兩者的邏輯AND而決定該賦能信號的邏輯位準：經由屬於該第一群之一個貫穿電極而給予之第一選擇信號；以及經由屬於該第二群之一個貫穿電極而給予之第二選擇信號。
  9. 如申請專利範圍第8項之半導體裝置，其中， 該內部配線將經由屬於該第一群之貫穿電極中之第1個該貫穿電極所傳達之信號加以傳達至該晶片選擇電路，且將經由屬於該第二群之貫穿電極中之第1個該貫穿電極所傳達之信號加以傳達至該晶片選擇電路。
  10. 如申請專利範圍第8項之半導體裝置，其中，更包含： 第一冗餘路徑，構成與由「屬於該第一群之該貫穿電極、與屬於該第一群之該貫穿電極對應設置之該下側銲墊、該上側銲墊、及該內部配線」所形成之信號傳達路徑同一構成的信號傳達路徑； 第一冗餘切換路徑，構成與由「屬於該第一群之該貫穿電極、與屬於該第一群之該貫穿電極對應設置之該下側銲墊、該上側銲墊、及該內部配線」所形成之信號傳達路徑同一構成的信號傳達路徑，傳達第一路徑切換信號； 第二冗餘路徑，構成與由「屬於該第二群之該貫穿電極、與屬於該第二群之該貫穿電極對應設置之該下側銲墊、該上側銲墊、及該內部配線」所形成之信號傳達路徑同一構成之信號傳達路徑； 第二冗餘切換路徑，構成與由「屬於該第二群之該貫穿電極、與屬於該第二群之該貫穿電極對應設置之該下側銲墊、該上側銲墊、及該內部配線」所形成之信號傳達路徑同一構成的信號傳達路徑，傳達第二路徑切換信號； 第一路徑切換電路，依該第一路徑切換信號而進行後述切換：將經由屬於該第一群之該貫穿電極所傳達之信號加以傳達至該內部功能電路、或將經由該第一冗餘路徑所傳達之信號加以傳達至該內部功能電路；以及 第二路徑切換電路，依該第二路徑切換信號而進行後述切換：將經由屬於該第二群之該貫穿電極所傳達之信號加以傳達至該內部功能電路、或將經由該第二冗餘路徑所傳達之信號加以傳達至該內部功能電路。
  11. 如申請專利範圍第8項之半導體裝置，其中， 該複數之貫穿電極包含以o個(o係整數)該貫穿電極構成之第三群， 該內部配線之中，就與屬於該第三群之該貫穿電極對應設置之該複數之下側銲墊、該複數之上側銲墊而言，將第1個至第o-1個下側銲墊連接至第2個至第o個上側銲墊，並將第o個下側銲墊連接至第1個上側銲墊， 該o、該m、及該n設定成公因數係單一值。
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