KR101662576B1 - 오프셋 상호접속들을 제공하는 인터페이스를 갖는 적층형 메모리 및 시스템 - Google Patents

오프셋 상호접속들을 제공하는 인터페이스를 갖는 적층형 메모리 및 시스템 Download PDF

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Abstract

오프셋 상호접속들을 제공하는 인터페이스를 갖는 적층형 메모리에 대한 동작들을 위한 동적 동작들이 개시된다. 메모리 장치의 일 실시예는 시스템 요소 및 시스템 요소와 결합된 메모리 스택을 포함하고, 메모리 스택은 하나 이상의 메모리 다이 층을 포함한다. 각각의 메모리 다이 층은 제1 면 및 제2 면을 포함하고, 각각의 메모리 다이 층의 제2 면은 메모리 다이 층의 데이터 인터페이스 핀들을 결합된 요소의 제1 면의 데이터 인터페이스 핀들과 결합하기 위한 인터페이스를 포함한다. 각각의 메모리 다이 층의 인터페이스는 메모리 다이 층의 데이터 인터페이스 핀들 각각과, 결합된 요소의 데이터 인터페이스 핀들 중 대응하는 데이터 인터페이스 핀 사이에 오프셋을 제공하는 접속들을 포함한다.

Description

오프셋 상호접속들을 제공하는 인터페이스를 갖는 적층형 메모리{STACKED MEMORY WITH INTERFACE PROVIDING OFFSET INTERCONNECTS}
본 발명의 실시예들은 일반적으로 전자 장치 분야에 관한 것으로서, 구체적으로는 오프셋 상호접속들을 제공하는 인터페이스를 갖는 적층형 메모리에 관한 것이다.
다양한 종류의 컴퓨팅 동작들을 위한 추가적인 밀도를 갖는 메모리를 제공하기 위해, 복수의 밀접하게 결합된 메모리 요소를 갖는 메모리 장치들(3D 적층형 메모리 또는 적층형 메모리로서 지칭될 수 있음)이 개발되고 있다.
3D 적층형 메모리는 DRAM(dynamic random-access memory) 메모리 요소들의 결합된 층들 또는 패키지들을 포함할 수 있으며, 이들은 메모리 스택(memory stack)으로서 지칭될 수 있다. 적층형 메모리는 단일 장치 또는 패키지 내에 많은 양의 컴퓨터 메모리를 제공하는 데 사용될 수 있으며, 장치 또는 패키지는 메모리 제어기 및 CPU(central processing unit) 또는 다른 시스템 요소들과 같은 시스템 컴포넌트들을 더 포함할 수 있다.
그러나, 메모리 요소들의 추가적인 층들이 적층형 메모리 장치에 추가될 수 있지만, 그러한 메모리의 동작은 메모리 구조에 의해 제한된다. 특히, 메모리 다이 층들의 추가는 메모리의 양을 증가시키지만, 메모리 장치의 대역폭을 변경하지 않는다. 이러한 이유로 인해, 적층형 메모리 장치는 대역폭이 제한될 수 있거나, 많은 구현이 이러한 메모리의 양을 필요로 하지 않는 경우에도 최대 수의 메모리 층들에 대해 충분한 대역폭을 제공하는 설계를 필요로 할 수 있다.
본 발명의 실시예들은 동일한 참조 번호들이 유사한 요소들을 지시하는 첨부 도면들에 한정이 아니라 예시적으로 도시된다.
도 1은 3D 적층형 메모리의 일 실시예를 도시한다.
도 2는 적층형 메모리 장치의 일 실시예에 대한 데이터 경로의 라우팅을 도시한다.
도 3은 적층형 메모리 장치 내의 메모리 다이의 일 실시예의 인터페이스의 도면이다.
도 4는 메모리 다이 층들의 추가와 함께 대역폭을 확장하기 위한 라우팅을 포함하는 적층형 메모리 장치의 일 실시예를 도시한다.
도 5는 추가적인 메모리 다이 층들을 갖는 메모리 장치의 일 실시예에 대한 데이터 경로의 라우팅을 도시한다.
도 6은 적층형 메모리 장치를 포함하는 장치 또는 시스템의 일 실시예를 도시하는 블록도이다.
본 발명의 실시예들은 일반적으로 오프셋 상호접속들을 제공하는 인터페이스를 갖는 적층형 메모리와 관련된다.
본 명세서에서 사용될 때:
"3D 적층형 메모리"(3D는 삼차원을 나타냄) 또는 "적층형 메모리"는 하나 이상의 결합된 메모리 다이 층, 메모리 패키지 또는 다른 메모리 요소를 포함하는 컴퓨터 메모리를 의미한다. 메모리는 수직으로 적층되거나 수평으로 (예를 들어, 나란히) 적층되거나, 다른 방식으로 함께 결합되는 메모리 요소들을 포함할 수 있다. 특히, 적층형 메모리 DRAM 장치 또는 시스템은 복수의 DRAM 다이 층을 갖는 메모리 장치를 포함할 수 있다. 적층형 메모리 장치는 또한 장치 내에 시스템 요소들을 포함할 수 있으며, 이들은 본 명세서에서 시스템 층 또는 요소로서 지칭될 수 있고, 시스템 층은 CPU(central processing unit), 메모리 제어기 및 다른 관련 시스템 요소들과 같은 요소들을 포함할 수 있다. 시스템 층은 시스템 온 칩(SoC; system on chip)을 포함할 수 있다.
일부 실시예들에서, 장치, 시스템 및 방법은 오프셋 상호접속들을 제공하는 인터페이스를 갖는 적층형 메모리를 제공한다. 일부 실시예들에서, 장치, 시스템 및 방법은 적층형 메모리에서의 대역폭의 스케일링(scaling)을 제공한다. 일부 실시예들에서, 시스템 층 및 하나 이상의 메모리 다이 층(이들 각각은 인터페이스를 포함함)을 갖는 적층형 메모리 장치는 각각의 층에 대한 신호 경로들을 적층형 메모리의 다음 층의 신호 경로들에 대해 오프셋시키기 위해 층들 간의 인터페이스 접속들의 오프셋팅(offsetting) 또는 스태거링(staggering)을 제공할 수 있다. 일부 실시예들에서, 적층형 메모리는 복수의 채널을 포함하며, 각각의 다이 층은 적층형 메모리의 채널들 중 하나 이상을 구동할 수 있다. 일 구현에서, 4개의 다이 층을 갖는 적층형 메모리 장치는 16개의 채널을 포함하며, 각각의 다이 층은 16개의 채널 중 4개를 구동한다.
일부 실시예들에서, 대역폭의 스케일링은 메모리 및 처리 요구들이 크게 다른 장치들 및 시스템들에 대한 공통 인-패키지(in-package) 메모리 장치를 제공하는 데 사용될 수 있다. 예를 들어, 셀폰들과 같은 저대역폭의 비용에 민감한 응용들에서 사용될 수 있는 메모리 장치도 스케일 업(scale up)되어, 네트워크 서버 응용에서와 같이 고급 컴퓨팅에 충분한 레벨의 대역폭 및 메모리 양을 제공할 수 있다. 전체 범위의 제품들에 걸치는 공통 메모리 장치를 이용하여 규모의 경제(economies of scale)를 이용함으로써 모든 그러한 장치들에 대한 저가의 메모리 솔루션을 제공할 수 있다.
전통적인 메모리 장치들은 모든 메모리 장치 층들에 대한 데이터 인터페이스 핀들을 함께 연결할 수 있으며, 이는 각각의 메모리 장치 층에 대한 추가적인 구동기들을 필요로 하고, 각각의 데이터 인터페이스 핀에 대한 상당한 전기적 부하를 필요로 하므로, 과다한 전력을 소비하고, 메모리 장치의 최대 데이터 레이트를 제한한다.
일부 실시예들에서, 장치, 시스템 또는 방법은 적층형 메모리에 더 많은 메모리 장치들이 추가됨에 따라 메모리 스택에서 이용 가능한 대역폭의 양을 증가시킬 수 있는 구조 및 방식으로 스택 내의 메모리 장치 층들의 상호접속을 제공한다. 일부 실시예들에서, 적층형 메모리 장치 아키텍처는 구조는 동일하지만 데이터 인터페이스 핀들이 개별 메모리 장치 층들로부터 구동되는 상이한 크기의 장치들의 생성을 가능하게 한다. 일 구현에서, 특정 메모리 장치는 추가적인 용량을 제공하기 위해 더 큰 스택 크기로 적층될 수 있고, 대역폭은 스택 층들의 추가와 함께 증가한다. 일부 실시예들에서, 메모리 장치의 구조는 각각의 데이터 인터페이스 핀에 대한 전기적 부하를 줄여, 전력을 낮추고, 메모리 장치의 데이터 레이트를 증가시킨다.
일부 실시예들에서, 적층형 메모리 장치에서 대역폭을 스케일링하기 위한 장치, 시스템 또는 방법은 메모리 스택 내의 각각의 메모리 다이 층에서 트레이스들 또는 다른 상호접속들을 사용하여, 데이터 인터페이스 신호들을 스택 내의 더 높은 메모리 다이 층들로부터 대안 데이터 인터페이스 핀들로 재라우팅한다. 일부 실시예들에서, 메모리 장치 층들 중 하나 이상 및 잠재적으로는 메모리 스택의 모든 층들은 제1 메모리 다이 층의 각각의 데이터 인터페이스 핀으로부터 제2 메모리 다이의 대응하는 데이터 인터페이스 핀으로 신호 경로들을 재라우팅하는 스태거링된 상호접속들을 포함하며, 제2 메모리 다이 층의 각각의 데이터 인터페이스 핀은 제1 메모리 다이 층의 대응하는 데이터 인터페이스 핀으로부터 오프셋된다. 적층형 메모리 장치의 구조는 메모리 장치 데이터 인터페이스 핀들로부터 메모리 제어기로의 점대점 접속을 제공하는 데 사용될 수 있다. 적층형 메모리 장치의 일 실시예에서의 상호접속들의 스태거링은 적층형 메모리 장치의 각각의 추가적인 메모리 다이 층들에 대한 대역폭의 확장을 제공한다.
일부 상황들에서, 적층형 메모리 장치의 메모리 다이 층들의 수는 장치의 대안 데이터 인터페이스 핀들의 수보다 클 수 있다. 일부 실시예들에서, 랩 어라운드(wrap-around) 라우팅 상호접속은 적층형 메모리의 높이가 대안 데이터 인터페이스 핀 세트들의 수보다 큰 것을 가능하게 하여 점 대 2점(또는 더 많은 점) 토폴로지를 제공한다. 일부 실시예들에서, 제1 메모리 다이 층에 대한 라우팅 접속은 제1 층으로부터 떨어진 소정 수의 층들인 제2 메모리 다이 층과 접속하도록 감긴다(wrap).
일례에서, 적층형 메모리 장치는 X개의 데이터 루트를 포함할 수 있고(X는 2 이상이지만, 이 예에서는 4일 수 있음), 메모리 장치는 X개보다 많은 메모리 다이 층을 포함한다(X+1개 이상이지만, 이 예에서는 8개의 메모리 다이 층일 수 있다). 예를 들어, 시스템 층에 결합된 제1 메모리 다이 층은 랩 어라운드 상호접속 라우팅을 통해 제5 메모리 다이 층에 대한 루트를 가질 수 있다. 또한, 제2 메모리 다이 층은 제6 메모리 다이 층에 대한 루트를 가질 수 있으며, 이는 장치의 다른 메모리 다이 층들까지 계속될 수 있다.
도 1은 3D 적층형 메모리의 일 실시예를 나타낸다. 이 도면에서, 3D 적층형 메모리 장치(100)는 본 명세서에서 메모리 스택으로도 지칭되는 하나 이상의 DRAM 메모리 다이 층(120)에 결합되는 시스템 요소(110)를 포함한다. 일부 실시예들에서, 시스템 요소는 시스템 온 칩(SoC) 또는 다른 유사한 요소일 수 있다. 도 1은 시스템 요소(110)가 하나 이상의 메모리 다이 층(120)의 메모리 스택 아래에 결합되는 구현을 도시하지만, 실시예들은 이러한 배열로 한정되지 않는다. 예를 들어, 일부 실시예들에서, 시스템 요소(110)는 메모리 스택(120)에 인접하게 배치될 수 있으며, 따라서 메모리 스택(120)과 나란한 배열로 결합될 수 있다.
이 도면에서, DRAM 메모리 다이 층들은 4개의 메모리 다이 층을 포함하며, 이들 층은 제1 메모리 다이 층(130), 제2 메모리 다이 층(140), 제3 메모리 다이 층(150) 및 제4 메모리 다이 층(160)이다. 그러나, 실시예들은 메모리 스택(120) 내의 임의의 특정 수의 메모리 다이 층으로 한정되지 않으며, 더 많거나 적은 수의 메모리 다이 층을 포함할 수 있다. 다른 요소 가운데 특히, 시스템 요소(110)는 메모리 스택(120)에 대한 메모리 제어기(112)를 포함할 수 있다. 일부 실시예들에서, 각각의 메모리 다이 층(이 도면에서 제4 메모리 다이 층(160)과 같은, 상부 또는 가장 바깥쪽의 메모리 다이 층을 가능한 예외로 하여)은 메모리 다이 층들의 실리콘 기판을 통하는 경로들을 제공하기 위해 복수의 관통 실리콘 비아(TSV; through silicon via)를 포함한다.
일부 실시예들에서, 각각의 메모리 다이 층은 다른 다이 층 또는 시스템 요소(110)와의 접속을 위한 인터페이스를 포함한다. 이 도면에서, 제1 메모리 다이 층(130)은 제1 메모리 다이 층(130)과 시스템 요소(110) 간의 결합을 위한 제1 인터페이스(125)를 포함하고, 제2 메모리 다이 층(140)은 제2 메모리 다이 층(140)과 제1 메모리 다이 층(130) 간의 결합을 위한 제2 인터페이스(135)를 포함하고, 제3 메모리 다이 층(150)은 제3 메모리 다이 층(150)과 제2 메모리 다이 층(140) 간의 결합을 위한 제3 인터페이스(145)를 포함하고, 제4 메모리 다이 층(160)은 제4 메모리 다이 층(160)과 제3 메모리 다이 층(150) 간의 결합을 위한 제4 인터페이스(155)를 포함한다. 일부 실시예들에서, 각각의 인터페이스는 인터페이스 핀들의 스태거링을 제공하며, 따라서 메모리 다이 층의 각각의 인터페이스 핀은 결합된 메모리 다이 층 또는 시스템 요소의 접속된 인터페이스 핀으로부터 오프셋된다.
일부 실시예들에서, 적층형 메모리 장치(100)는 메모리 스택(120)에 추가 메모리 다이 층들이 추가될 때 대역폭의 확장을 제공한다. 일부 실시예들에서, 각각의 인터페이스 내에 제공되는 인터페이스 핀들의 스태거링은 시스템 층으로부터 중간 메모리 다이 층들을 통한 각각의 인터페이스에 대한 접속들로의 접속들의 라우팅을 제공하도록 배열된다.
도 2는 적층형 메모리 장치의 일 실시예에 대한 데이터 경로의 라우팅을 도시한다. 일부 실시예들에서, 적층형 메모리 장치(200)는 이 도면에서 4개의 메모리 다이 층(230, 240, 250, 260)을 포함하고 SoC일 수 있는 시스템 요소(210)에 결합되는 복수의 메모리 다이 층(220)을 포함할 수 있다. 그러나, 실시예들은 임의의 특정 수의 메모리 다이 층으로 한정되지 않는다. 도시된 바와 같이, 경로(280)와 같은 신호 경로는 메모리 다이 층으로부터 시스템 요소(210)의 채널 접속으로의 경로를 제공한다. 도시된 바와 같이, 제1 메모리 다이 층(230), 제2 메모리 다이 층(240) 및 제3 메모리 다이 층(250) 각각은 그러한 메모리 다이 층들 각각을 통한 접속을 제공하기 위해 TSV들(205)을 포함한다.
일부 실시예들에서, 각각의 메모리 다이 층은 결합된 메모리 다이 층 또는 시스템 요소와의 접속을 제공하는 인터페이스를 포함한다. 이 도면에서, 제1 메모리 다이 층(230)은 제1 메모리 다이 층(230)과 시스템 요소(210) 간의 결합을 위한 제1 인터페이스(225)를 포함하고, 제2 메모리 다이 층(240)은 제2 메모리 다이 층(240)과 제1 메모리 다이 층(230) 간의 결합을 위한 제2 인터페이스(235)를 포함하고, 제3 메모리 다이 층(250)은 제3 메모리 다이 층(250)과 제2 메모리 다이 층(240) 간의 결합을 위한 제3 인터페이스(245)를 포함하고, 제4 메모리 다이 층(260)은 제4 메모리 다이 층(260)과 제3 메모리 다이 층(250) 간의 결합을 위한 제4 인터페이스(255)를 포함한다. 일부 실시예들에서, 인터페이스들은 데이터 경로를 재라우팅하기 위한 접속들(270)의 스태거링을 제공하며, 따라서 메모리 다이 층의 각각의 인터페이스 접속은 인접하는 메모리 다이 층 또는 시스템 요소의 대응하는 접속된 인터페이스 핀으로부터 오프셋된다.
도 2에 도시된 바와 같이, 신호 루트(280)는 접속이 인터페이스(255)에 의해 오프셋되는 제4 메모리 다이 층(260)으로부터, 접속이 인터페이스(245)에 의해 오프셋되는 제3 메모리 다이 층(250)의 TSV를 통해, 접속이 인터페이스(235)에 의해 오프셋되는 제2 메모리 다이 층(240)의 TSV를 통해, 접속이 인터페이스(225)에 의해 오프셋되는 제1 메모리 다이 층(230)의 TSV를 통해 시스템 요소(210)의 D 채널 인터페이스 접속에 이르는 경로를 제공한다. 일부 실시예들에서, 각각의 메모리 다이 층의 인터페이스는 메모리의 채널에 대한 구동기(274)를 포함한다.
도 3은 적층형 메모리 장치 내의 메모리 다이의 일 실시예의 인터페이스의 도면이다. 이 도면에서, 제1 메모리 다이 요소(310)는 실리콘 기판(315)을 포함하고, 제1 메모리 다이 요소는 제1 면(또는 표면) 및 제2 면을 갖는다. 이 설명에서, 제1 면은 일반적으로 메모리 다이 요소의 상부로서 도시되고, 제2 면은 일반적으로 메모리 다이 요소의 하부로서 도시되지만, 실시예들은 장치의 요소들의 이러한 특정 배열로 한정되지 않는다. 제1 메모리 다이 요소(310)는 메모리 다이 요소의 제2 면 상에 인터페이스(350)를 포함하고, 제1 메모리 다이 요소(310)는 제1 복수의 인터페이스 핀(325)을 포함한다(여기서, "핀"은 임의의 종류의 전기 접속 포인트를 지칭한다). 제1 메모리 다이 요소(310)는 실리콘 기판(315)을 통하는 TSV들(320)을 더 포함할 수 있다.
제1 메모리 다이 요소(310)의 인터페이스(350)는 제1 메모리 다이 요소(310)의 제2 면을 제2 요소(360)의 제1 면과 결합하는 데 사용될 수 있으며, 제2 요소는 적층형 메모리 장치의 제2 메모리 다이 요소 또는 시스템 요소를 포함할 수 있다. 이 도면에서, 제2 요소(360)는 실리콘 또는 다른 재료의 기판(365)을 포함할 수 있고, 제2 요소의 제1 면은 제2 복수의 인터페이스 핀(375)을 포함한다. 제2 요소(360)는 제2 요소(360)를 통하는 신호 경로들을 제공하기 위해 복수의 TSV(370)를 더 포함할 수 있다.
일부 실시예들에서, 제1 메모리 다이 요소(310)의 인터페이스(350)는 제2 요소(360)의 제2 복수의 인터페이스 핀(375)에 대해 제1 메모리 다이 요소의 제1 복수의 인터페이스 핀(325) 각각을 오프셋시키는 상호접속들(352)을 포함하며, 이 상호접속들은 제1 복수의 인터페이스 핀 중 최종 핀을 제2 복수의 인터페이스 핀 중 최초 핀에 접속하기 위한 랩 어라운드 상호접속(354)을 포함한다. 예를 들어, 제1 메모리 다이 요소(310)가 (도 3에서 좌에서 우로 제1 핀, 제2 핀, 제3 핀 및 제4 핀으로 지칭될 수 있는) 4개의 인터페이스 핀(325)을 포함하고, 제2 요소(360)가 4개의 인터페이스 핀(375)을 포함하며, 제1 메모리 다이(310)의 인터페이스 핀들(325)이 제2 요소(360)의 인터페이스 핀들(375)과 정렬되는 경우, 상호접속들(352)은 제1 복수의 인터페이스 핀(325) 각각이 제2 복수의 인터페이스 핀(375) 중 오프셋 핀과 접속되게 한다. 따라서, 제1 복수의 인터페이스 핀(325) 중 제1 인터페이스 핀은 제2 복수의 인터페이스 핀(375) 중 제2 인터페이스 핀과 접속되고, 제1 복수의 인터페이스 핀 중 제2 인터페이스 핀은 제2 복수의 인터페이스 핀 중 제3 인터페이스 핀과 접속되고, 제1 복수의 인터페이스 핀 중 제3 인터페이스 핀은 제2 복수의 인터페이스 핀 중 제4 인터페이스 핀과 접속되고, 제1 복수의 인터페이스 핀 중 제4 인터페이스 핀은 제2 복수의 인터페이스 핀 중 제1 인터페이스 핀과 접속된다.
제1 메모리 다이 요소(310)의 인터페이스(350)는 적층형 메모리 장치의 하나 이상의 채널을 구동하기 위한 구동기(356)를 더 포함한다. 일부 실시예들에서, 인터페이스(350)는 적층형 메모리 장치에 대한 제1 메모리 다이 요소(310)의 추가와 더불어 적층형 메모리 장치의 대역폭의 스케일링을 가능하게 한다.
도 4는 메모리 다이 층들의 추가와 더불어 대역폭을 확장하기 위한 라우팅을 포함하는 적층형 메모리 장치의 일 실시예를 도시한다. 일부 실시예들에서, 적층형 메모리 장치(400)는 복수의 메모리 다이 층을 포함하는 메모리 스택과 결합된 SoC(410)를 포함하며, 메모리 다이 층들은 메모리 다이 층들(430, 440, 450, 460)로서 도시된다.
일부 실시예들에서, 적층형 메모리 장치(400)는 도 2에 도시된 방식의 라우팅(470)을 제공하며, 각각의 메모리 다이 층은 각각의 인터페이스 핀 접속의 스태거링을 제공한다. 이 도면에서, 제1 메모리 다이(430)는 채널 A를 구동하고, 제2 메모리 다이(440)는 채널 B를 구동하고, 제3 메모리 다이(450)는 채널 C를 구동하고, 제4 메모리 다이(460)는 채널 D를 구동한다.
라우팅(470)은 각각의 메모리 다이 층의 인터페이스 접속 핀들이 접속들의 스태거링 또는 재라우팅 없이 인접 메모리 다이 층의 인터페이스 접속 핀들과 접속되는 전통적인 라우팅(480)과 대조된다. 결과적으로, 전통적인 라우팅을 이용하는 장치의 각각의 층의 인터페이스는 적층형 메모리 장치의 각각의 채널에 대한 구동기를 필요로 한다.
도 5는 추가적인 메모리 다이 층들을 갖는 적층형 메모리 장치의 일 실시예에 대한 데이터 경로의 라우팅을 도시한다. 일부 실시예들에서, 적층형 메모리 장치는 수신 장치에 대한 상호접속 핀들보다 많은 수의 메모리 다이 층을 처리하도록 구성된다. 이러한 특정 예에서, 적층형 메모리 장치(500)는 시스템 요소(502)에 결합되는 (도 5에 메모리 다이 층들(505, 510, 515, 520, 525, 530, 535, 540)로서 지시되는) 8개의 메모리 다이 층을 포함하며, 적층형 메모리 장치는 4개의 채널을 제공한다.
일부 실시예들에서, 적층형 메모리 장치(500)는 적층형 메모리 장치의 채널들의 수 위의 추가적인 메모리 요소들의 상호접속을 위해 각각의 인터페이스의 랩 어라운드 접속들을 이용한다. 실시예들은 채널들의 수보다 큰 임의 수를 포함할 수 있지만, 이 예에서 적층형 메모리 장치는 8개의 메모리 다이 층을 포함한다. 일부 실시예들에서, 각각의 메모리 다이 층의 인터페이스는 랩 어라운드 접속을 포함하며, 따라서 메모리 다이 층은 예를 들어 TSV들(570)을 통해 신호 경로(580)를 따라 다른 메모리 다이 층에 접속될 수 있다. 이 예에서, 각각의 메모리 다이 층의 인터페이스의 랩 어라운드 접속들은 메모리 다이 층(505)과 메모리 다이 층(525), 메모리 다이 층(510)과 메모리 다이 층(530)의 상호접속을 제공하며, 이는 메모리 다이 층(520)과 메모리 다이 층(540)까지 계속된다.
일부 실시예들에서, 도 5에 도시된 적층형 메모리 아키텍처는 메모리 다이 층들 각각의 인터페이스들에 의한 인터페이스 핀들의 스태거링에 따라 메모리 다이 층들을 접속하는 점 대 2점(또는 더 많은 점) 토폴로지를 이용함으로써 추가적인 메모리 확장을 가능하게 한다.
적층형 메모리는 메모리 장치 내의 메모리 다이 층들의 수에 따라 많은 상이한 컴퓨팅 환경들에서 사용될 수 있다. 도 6은 적층형 메모리 장치를 포함하는 장치 또는 시스템의 일 실시예를 나타내는 블록도이다. 컴퓨팅 장치(600)는 랩탑, 컴퓨팅 태블릿, 이동 전화 또는 스마트폰, 무선 가능 전자 판독기 또는 다른 무선 이동 장치와 같은 이동 컴퓨팅 장치를 포함하는 컴퓨팅 장치를 나타낸다. 특정 컴포넌트들이 일반적으로 도시되며, 그러한 장치의 모든 컴포넌트들이 장치(600) 내에 도시되지는 않는다는 것을 이해할 것이다. 컴포넌트들은 하나 이상의 버스 또는 다른 접속들(605)에 의해 접속될 수 있다.
장치(600)는 장치(600)의 주요 처리 동작들을 수행하는 프로세서(610)를 포함한다. 프로세서(610)는 마이크로프로세서, 애플리케이션 프로세서, 마이크로컨트롤러, 프로그래밍 가능 논리 장치 또는 다른 처리 수단과 같은 하나 이상의 물리 장치를 포함할 수 있다. 프로세서(610)에 의해 수행되는 처리 동작들은 애플리케이션들, 장치 기능들 또는 이들 양자가 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작들은 사람 사용자 또는 다른 장치들과의 I/O(입출력)와 관련된 동작들, 전력 관리와 관련된 동작들, 장치(600)를 다른 장치에 접속하는 것과 관련된 동작들, 또는 이들 모두를 포함한다. 처리 동작들은 오디오 I/O, 디스플레이 I/O 또는 이들 양자와 관련된 동작들도 포함할 수 있다.
일 실시예에서, 장치(600)는 컴퓨팅 장치에 오디오 기능들을 제공하는 것과 관련된 하드웨어(예로서, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예로서, 드라이버, 코덱) 컴포넌트들을 나타내는 오디오 서브시스템(620)을 포함한다. 오디오 기능들은 스피커, 헤드폰, 또는 그러한 오디오 출력 양자는 물론, 마이크 입력을 포함할 수 있다. 그러한 기능들을 위한 장치들은 장치(600) 내에 통합되거나 장치(600)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(610)에 의해 수신 및 처리되는 오디오 명령들을 제공함으로써 장치(600)와 상호작용한다.
디스플레이 서브시스템(630)은 사용자가 컴퓨팅 장치와 상호작용하기 위한 시각, 촉각, 또는 양 요소를 갖는 디스플레이를 제공하는 하드웨어(예로서, 디스플레이 장치) 및 소프트웨어(예로서, 드라이버) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(630)은 사용자에게 디스플레이를 제공하는 데 사용되는 특정 스크린 또는 하드웨어 장치를 포함하는 디스플레이 인터페이스(632)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(632)는 디스플레이와 관련된 적어도 일부 처리를 수행하기 위해 프로세서(610)로부터 분리된 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(630)은 사용자에게 출력 및 입력 양자를 제공하는 터치스크린 장치를 포함한다.
I/O 제어기(640)는 사용자와의 상호작용과 관련된 하드웨어 장치들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(640)는 오디오 서브시스템(620), 디스플레이 서브시스템(630) 또는 그러한 서브시스템들 양자의 일부인 하드웨어를 관리하도록 동작할 수 있다. 게다가, I/O 제어기(640)는 사용자가 시스템과 상호작용할 수 있게 하는 장치(600)에 접속되는 추가적인 장치들에 대한 접속 포인트를 나타낸다. 예를 들어, 장치(600)에 부착될 수 있는 장치들은 마이크 장치, 스피커 또는 스테레오 시스템, 비디오 시스템 또는 다른 디스플레이 장치, 키보드 또는 키패드 장치, 또는 카드 판독기 또는 다른 장치와 같은 특정 애플리케이션들과 함께 사용하기 위한 다른 I/O 장치를 포함할 수 있다.
전술한 바와 같이, I/O 제어기(640)는 오디오 서브시스템(620), 디스플레이 서브시스템(630) 또는 그러한 서브시스템들 양자와 상호작용할 수 있다. 예를 들어, 마이크 또는 다른 오디오 장치를 통한 입력은 장치(600)의 하나 이상의 애플리케이션 또는 기능에 대한 입력 또는 명령들을 제공할 수 있다. 게다가, 디스플레이 출력 대신에 또는 그에 더하여 오디오 출력이 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템이 터치스크린을 포함하는 경우, 디스플레이 장치는 I/O 제어기(640)에 의해 적어도 부분적으로 관리될 수 있는 입력 장치로도 작용한다. 장치(600) 상에는 I/O 제어기(640)에 의해 관리되는 I/0 기능들을 제공하기 위한 추가적인 버튼들 또는 스위치들도 존재할 수 있다.
일 실시예에서, I/O 제어기(640)는 가속도계, 카메라, 광센서 또는 다른 환경 센서, 또는 장치(600) 내에 포함될 수 있는 다른 하드웨어와 같은 장치들을 관리한다. 입력은 직접 사용자 상호작용의 일부일 수 있는 것은 물론, 시스템에 환경 입력을 제공하여 (잡음에 대한 필터링, 휘도 검출을 위한 디스플레이들의 조정, 카메라를 위한 플래시의 적용 또는 다른 특징들과 같은) 그의 동작들에 영향을 줄 수 있다.
일 실시예에서, 장치(600)는 배터리 전력 사용, 배터리의 충전 및 절전 동작과 관련된 특징들을 관리하는 전력 관리(650)를 포함한다.
일부 실시예들에서, 메모리 서브시스템(660)은 장치(600) 내에 정보를 저장하기 위한 메모리 장치들을 포함한다. 프로세서(610)는 메모리 서브시스템(660)의 요소들에 대해 데이터를 판독하고 기록할 수 있다. 메모리는 비휘발성(메모리 장치에 대한 전력이 중단되는 경우에 상태가 변하지 않음), 휘발성(메모리 장치에 대한 전력이 중단되는 경우에 상태가 불확실함) 메모리 장치들, 또는 그러한 메모리들 양자를 포함할 수 있다. 메모리(660)는 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서 또는 다른 데이터는 물론, 시스템(600)의 애플리케이션들 및 기능들의 실행과 관련된 시스템 데이터(장기적인지 일시적인지에 무관함)도 저장할 수 있다.
일부 실시예들에서, 메모리 서브시스템(660)은 도 1 내지 5에서 도시된 바와 같은 적층형 메모리 장치(662)를 포함할 수 있으며, 적층형 메모리 장치는 하나 이상의 메모리 다이 층 및 시스템 요소를 포함한다. 일부 실시예들에서, 적층형 메모리 장치(662)는 도 3에 도시된 바와 같이 메모리 다이 인터페이스들 내의 오프셋 상호접속들의 이용을 통해 메모리 다이 층들의 추가와 함께 대역폭의 스케일 업을 제공한다. 일부 실시예들에서, 장치(600)의 메모리 요구는 올바른 수의 메모리 다이 층을 갖는 적층형 메모리 장치(662)와 매칭될 수 있다.
접속(connectivity)(670)은 장치(600)가 외부 장치들과 통신하는 것을 가능하게 하기 위한 하드웨어 장치들(예로서, 무선 통신, 유선 통신 또는 이들 양자를 위한 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예로서, 드라이버, 프로토콜 스택)을 포함한다. 장치는 다른 컴퓨팅 장치들, 무선 액세스 포인트들 또는 기지국들은 물론, 헤드셋, 프린터 또는 다른 장치들과 같은 주변 장치들과 같은 분리된 장치들일 수 있다.
접속(670)은 다수의 상이한 타입의 접속을 포함할 수 있다. 일반적으로, 장치(600)는 셀룰러 접속(672) 및 무선 접속(674)을 갖는 것으로 도시된다. 셀룰러 접속(672)은 일반적으로 무선 캐리어들에 의해 제공되는, 예를 들어 GSM(global system for mobile communications) 또는 변형물들 또는 파생물들, CDMA(code division multiple access) 또는 변형물들 또는 파생물들, TDM(time division multiplexing) 또는 변형물들 또는 파생물들, 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 셀룰러 네트워크 접속을 지칭한다. 무선 접속(674)은 셀룰러가 아닌 무선 접속을 지칭하며, (블루투스와 같은) 개인 영역 네트워크, (Wi-Fi와 같은) 근거리 네트워크, (WiMax와 같은) 광역 네트워크, 및 다른 무선 통신들을 포함할 수 있다.
주변 접속들(peripheral connections)(680)은 하드웨어 인터페이스들 및 커넥터들은 물론, 주변 접속들을 행하기 위한 소프트웨어 컴포넌트들(예로서, 드라이버, 프로토콜 스택)도 포함한다. 장치(600)는 다른 컴퓨팅 장치들에 대한 주변 장치("to" 682)일 수 있을 뿐만 아니라, 그에 접속된 주변 장치들("from" 684)도 가질 수 있다는 것을 이해할 것이다. 장치(600)는 일반적으로 장치(600) 상의 콘텐츠의 관리(예로서, 다운로딩, 업로딩, 변경 또는 동기화)와 같은 목적들을 위해 다른 컴퓨팅 장치들에 접속하기 위한 "도킹" 커넥터를 갖는다. 게다가, 도킹 커넥터는 장치(600)로 하여금 예를 들어 시청각 또는 다른 시스템들에 대한 콘텐츠 출력을 제어하는 것을 가능하게 하는 특정 주변 장치들에 장치(600)가 접속하는 것을 가능하게 할 수 있다.
독점 도킹 커넥터 또는 다른 독점 접속 하드웨어에 더하여, 장치(600)는 일반 또는 표준 기반 커넥터들을 통해 주변 접속들(680)을 행할 수 있다. 일반 타입들은 (임의의 다수의 상이한 하드웨어 인터페이스를 포함할 수 있는) 유니버설 직렬 버스(USB) 커넥터, 미니 디스플레이 포트(MDP; MiniDisplayPort)를 포함하는 디스플레이 포트, 고화질 멀티미디어 인터페이스(HDMI; High Definition Multimedia Interface), 파이어와이어(Firewire) 또는 다른 타입을 포함할 수 있다.
위의 설명에서는, 설명의 목적으로, 본 발명의 충분한 이해를 제공하기 위해 다수의 특정 상세가 설명되었다. 그러나, 본 발명은 이러한 특정 상세들 중 일부 없이도 실시될 수 있다는 것이 이 분야의 기술자에게 명백할 것이다. 다른 예들에서는 공지 구조들 및 장치들이 블록도 형태로 도시된다. 도시된 컴포넌트들 사이에는 중간 구조가 존재할 수 있다. 본 명세서에서 설명되고 도시된 컴포넌트들은 도시되거나 설명되지 않은 추가적인 입력들 또는 출력들을 가질 수 있다.
다양한 실시예들은 다양한 프로세스들을 포함할 수 있다. 이러한 프로세스들은 하드웨어 컴포넌트들에 의해 수행될 수 있거나, 컴퓨터 프로그램 또는 기계 실행 가능 명령어들 내에 구현될 수 있으며, 이들은 명령어들로 프로그래밍된 범용 또는 특수 목적 프로세서 또는 논리 회로들이 프로세스들을 수행하게 하는 데 사용될 수 있다. 대안으로서, 프로세스들은 하드웨어와 소프트웨어의 결합에 의해 수행될 수 있다.
다양한 실시예들의 부분들은 특정 실시예들에 따른 프로세스를 수행하도록 하나 이상의 프로세서에 의해 실행하기 위해 컴퓨터(또는 다른 전자 장치들)를 프로그래밍하는 데 사용될 수 있는 컴퓨터 프로그램 명령어들을 저장한 비일시적 컴퓨터 판독 가능 저장 매체를 포함할 수 있는 컴퓨터 프로그램 제품으로서 제공될 수 있다. 컴퓨터 판독 가능 매체는 플로피 디스켓, 광 디스크, 컴팩트 디스크 판독 전용 메모리(CD-ROM) 및 광자기 디스크, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 소거 및 프로그래밍 가능한 판독 전용 메모리(EPROM), 전기적으로 소거 및 프로그래밍 가능한 판독 전용 메모리(EEPROM), 자기 또는 광학 카드, 플래시 메모리, 또는 전자 명령어들을 저장하기 위한 다른 타입의 컴퓨터 판독 가능 매체를 포함할 수 있지만 이에 한정되지 않는다. 더욱이, 실시예들은 컴퓨터 프로그램 제품으로서 다운로드될 수도 있으며, 프로그램은 원격 컴퓨터로부터 요청 컴퓨터로 전송될 수 있다.
방법들 중 다수가 그들의 가장 기본적인 형태로 설명되지만, 본 발명의 기본 범위로부터 벗어나지 않고서, 프로세스들이 임의의 방법에 추가되거나 그로부터 삭제될 수 있으며, 정보가 임의의 설명되는 메시지에 추가되거나 그로부터 삭제될 수 있다. 많은 추가적인 변경들 및 적응들이 이루어질 수 있다는 것이 이 분야의 기술자들에게 명백할 것이다. 특정 실시예들은 본 발명을 한정하는 것이 아니라 예시하기 위해 제공된다. 본 발명의 실시예들의 범위는 위에서 제공된 특정 예들에 의해 결정되는 것이 아니라 아래의 청구항들에 의해서만 결정되어야 한다.
요소 "A"가 요소 "B"에 또는 그와 결합된다고 하는 경우, 요소 A는 요소 B에 직접 결합되거나, 예를 들어 요소 C를 통해 간접 결합될 수 있다. 명세서 또는 청구항들에서 컴포넌트, 특징, 구조, 프로세스 또는 특성 A가 컴포넌트, 특징, 구조, 프로세스 또는 특성 B를 "유발"하는 것으로 설명할 때, 이것은 "A"가 "B"의 적어도 부분적인 원인이지만, "B"의 유발을 지원하는 적어도 하나의 다른 컴포넌트, 특징, 구조, 프로세스 또는 특성이 존재할 수도 있다는 것을 의미한다. 명세서에서 컴포넌트, 특징, 구조, 프로세스 또는 특성이 포함"될 수 있다"고 지시하는 경우, 그러한 특정 컴포넌트, 특징, 구조, 프로세스 또는 특성은 포함될 필요가 없다. 명세서 또는 청구항이 "하나의" 요소를 지칭하는 경우, 이것은 설명되는 요소들 중 하나만이 존재한다는 것을 의미하지 않는다.
실시예는 본 발명의 구현 또는 예이다. 본 명세서에서 "일 실시예", "하나의 실시예", "일부 실시예들" 또는 "다른 실시예들"에 대한 참조는 실시예와 관련하여 설명되는 특정 특징, 구조 또는 특성이 반드시 모든 실시예들은 아니지만 적어도 일부 실시예들에 포함된다는 것을 의미한다. "일 실시예", "하나의 실시예" 또는 "일부 실시예들"의 다양한 출현들은 반드시 모두가 동일 실시예들을 지칭하지는 않는다. 본 발명의 예시적 실시예들에 대한 위의 설명에서, 개시를 간소화하고 다양한 발명 양태들 중 하나 이상의 이해를 돕기 위한 목적을 위해, 때때로 다양한 특징들이 단일 실시예, 도면 또는 그의 설명 내에 함께 그룹화된다는 것을 알아야 한다. 그러나, 이러한 개시 방법은 청구된 발명이 각각의 청구항에 명확히 기재된 것보다 많은 특징을 필요로 한다는 의도를 반영하는 것으로 해석되지 않아야 한다. 오히려, 아래의 청구항들에 나타나는 바와 같이, 본 발명의 양태들은 단일의 전술한 개시된 실시예의 모든 특징들보다 적은 특징들 내에 존재한다. 따라서, 청구항들은 본 설명 내에 명확히 포함되며, 각각의 청구항은 본 발명의 개별 실시예로서 그 자신에 의거한다.

Claims (42)

  1. 메모리 장치로서,
    상기 메모리 장치에 대한 시스템 요소; 및
    상기 시스템 요소와 결합된 메모리 스택(memory stack)
    을 포함하고,
    상기 메모리 스택은 서로 결합된 복수의 메모리 다이 층을 포함하고, 각각의 메모리 다이 층은 제1 면 및 제2 면을 포함하고, 각각의 메모리 다이 층의 상기 제2 면은 상기 메모리 다이 층의 제1 복수의 데이터 인터페이스 핀을 결합된 요소의 제1 면 내의 제2 복수의 데이터 인터페이스 핀과 결합하기 위한 인터페이스를 포함하고, 상기 제1 복수의 데이터 인터페이스 핀은 상기 메모리 다이 층의 상기 제2면 상의 모든 데이터 인터페이스 핀들을 포함하고,
    각각의 메모리 다이 층의 상기 인터페이스는 상기 메모리 다이 층의 상기 제1 복수의 데이터 인터페이스 핀 각각과 상기 결합된 요소의 상기 제2 복수의 데이터 인터페이스 핀 중 대응하는 데이터 인터페이스 핀 사이에 오프셋(offset)을 제공하는 상호접속들(interconnects)을 포함하며,
    상기 복수의 메모리 다이 층의 상기 인터페이스들은 상기 시스템 요소의 해당 채널 접속으로의, 상기 메모리 장치의 복수의 채널 각각에 대한 신호 경로를 제공하는 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 메모리 다이 층 각각의 상기 인터페이스는 상기 메모리 장치의 상기 복수의 채널 중 하나 이상의 채널을 구동하기 위한 것인 메모리 장치.
  3. 제1항에 있어서,
    상기 메모리 스택은 다른 메모리 다이 층과 결합되지 않는 제1 면을 갖는 상부 메모리 다이 층을 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 메모리 다이 층들 중 하나 이상은 복수의 관통 실리콘 비아(TSV; through silicon via)를 포함하고, 상기 하나 이상의 메모리 다이 층의 상기 복수의 데이터 인터페이스 핀 각각은 TSV에 접속되는 메모리 장치.
  5. 제4항에 있어서,
    상부 메모리 다이 층이 아닌 상기 메모리 스택의 각각의 메모리 다이 층은 복수의 TSV를 포함하는 메모리 장치.
  6. 제1항에 있어서,
    상기 복수의 메모리 다이 층 각각의 상기 인터페이스들을 통하는 각 채널에 대한 상기 신호 경로가 각각의 인터페이스에서 오프셋되는 메모리 장치.
  7. 제1항에 있어서,
    상기 복수의 메모리 다이 층 각각의 상기 인터페이스는 상기 다이 층의 최종 데이터 인터페이스 핀을 상기 결합된 요소의 최초 데이터 인터페이스 핀과 접속하는 랩 어라운드 상호접속(wrap around interconnect)을 포함하는 메모리 장치.
  8. 제2항에 있어서,
    상기 메모리 다이 층들 각각에 대하여 상기 인터페이스는 동일한 구조를 갖는 메모리 장치.
  9. 제1항에 있어서,
    상기 시스템 요소는 시스템 온 칩(SoC; system on chip)인 메모리 장치.
  10. 제1항에 있어서,
    상기 메모리 스택은 제1 메모리 다이 층을 포함하고, 상기 제1 메모리 다이 층의 제2 면은 상기 시스템 요소의 제1 면과 결합되는 메모리 장치.
  11. 제1항에 있어서,
    상기 메모리 스택은 제1 측면을 포함하고, 상기 시스템 요소는 상기 메모리 스택의 상기 제1 측면과 결합되는 메모리 장치.
  12. 제1항에 있어서,
    상기 메모리 장치의 대역폭은 상기 메모리 스택에 대한 메모리 다이 층의 추가 및 상기 시스템 요소의 채널 접속으로의, 상기 메모리 다이 층에 대한 각 채널에 대한 신호 경로의 상기 제공에 따라 증가하는 메모리 장치.
  13. 시스템으로서,
    버스;
    상기 버스에 결합된 적층형 메모리 장치 - 상기 적층형 메모리 장치는
    서로 결합된 복수의 메모리 다이 층을 포함하는 메모리 스택, 및
    상기 메모리 스택과 결합된 시스템 요소
    를 포함함 -; 및
    상기 버스에 결합된 프로세서
    를 포함하고,
    상기 프로세서는 상기 적층형 메모리 장치로부터 데이터를 판독하고, 상기 적층형 메모리 장치에 데이터를 기록하고,
    상기 복수의 메모리 다이 층 각각은,
    제1 면 및 제2 면; 및
    상기 메모리 다이 층의 상기 제2 면 상의 인터페이스
    를 포함하고,
    상기 인터페이스는 상기 메모리 다이 층의 제1 복수의 데이터 인터페이스 핀을 접속된 요소의 제2 복수의 데이터 인터페이스 핀과 접속하기 위한 상호접속들을 포함하고, 상기 제1 복수의 데이터 인터페이스 핀은 상기 메모리 다이 층의 상기 제2 면 상의 모든 데이터 인터페이스 핀들을 포함하고, 상기 상호접속들은 상기 제1 복수의 데이터 인터페이스 핀 각각을 상기 제2 복수의 데이터 인터페이스 핀의 오프셋 핀과 접속하기 위한 오프셋들을 제공하며,
    상기 복수의 메모리 다이 층의 상기 인터페이스들은 상기 시스템 요소의 해당 채널 접속으로의, 상기 적층형 메모리 장치의 복수의 채널 각각에 대한 신호 경로를 제공하는 시스템.
  14. 제13항에 있어서,
    상기 적층형 메모리 장치의 상기 복수의 메모리 다이 층 각각의 상기 인터페이스는 상기 적층형 메모리 장치의 복수의 채널 중 하나 이상의 채널을 구동하기 위한 구동기를 더 포함하는 시스템.
  15. 제13항에 있어서,
    상기 복수의 메모리 다이 층 중 제1 메모리 다이 층은 복수의 관통 실리콘 비아(TSV)를 포함하고, 상기 제1 메모리 다이 층의 상기 제1 복수의 데이터 인터페이스 핀 각각은 TSV에 접속되는 시스템.
  16. 제13항에 있어서,
    상기 시스템은 컴퓨팅 시스템인 시스템.
  17. 메모리 다이 요소로서,
    제1 면 및 제2 면;
    실리콘 기판;
    상기 메모리 다이 요소의 상기 제2 면 상의 제1 복수의 데이터 인터페이스 핀; 및
    제2 요소에 대한 접속을 위한 메모리 다이의 상기 제1 면 상의 인터페이스
    를 포함하고,
    상기 인터페이스는 상기 제1 복수의 데이터 인터페이스 핀에 대한 상호접속들을 포함하고, 상기 제1 복수의 데이터 인터페이스 핀은 상기 메모리 다이 층의 상기 제2 면 상의 모든 데이터 인터페이스 핀을 포함하고, 상기 상호접속들은 상기 제1 복수의 데이터 인터페이스 핀 각각의 상기 제2 요소의 복수의 데이터 인터페이스 핀 중 대응하는 핀에 대한 오프셋을 제공하며,
    상기 인터페이스는 복수의 메모리 다이 요소들을 가지는 적층형 메모리 장치의 시스템 요소의 해당 채널 접속으로의, 복수의 메모리 장치 채널 각각에 대한 신호 경로를 제공하는 메모리 다이 요소.
  18. 제17항에 있어서,
    상기 인터페이스는 상기 복수의 메모리 장치 채널 중 하나 이상의 메모리 장치 채널을 구동하기 위한 구동기를 더 포함하는 메모리 다이 요소.
  19. 제17항에 있어서,
    상기 메모리 다이 요소의 상기 제1 면 상의 제2 복수의 데이터 인터페이스 핀을 더 포함하고, 상기 제2 복수의 데이터 인터페이스 핀 각각은 상기 제1 복수의 데이터 인터페이스 핀의 데이터 인터페이스 핀과 결합된 대응하는 TSV와 결합되는 메모리 다이 요소.
  20. 제17항에 있어서,
    상기 메모리 다이 요소에 접속된 상기 제2 요소는 제2 메모리 다이 요소이고, 상기 제2 메모리 다이 요소는 상기 메모리 다이 요소의 상기 인터페이스와 동일한 구조를 갖는 인터페이스를 가지는 메모리 다이 요소.
  21. 제17항에 있어서,
    상기 메모리 다이 요소에 접속된 상기 제2 요소는 상기 적층형 메모리 장치의 상기 시스템 요소인 메모리 다이 요소.
  22. 메모리 장치로서,
    제1 관통 실리콘 비아(TSV)를 포함하는 메모리 다이 - 상기 메모리 다이는 측면을 갖고, 상기 메모리 다이의 상기 측면은 제1 전기 접속 영역을 포함하고, 상기 제1 전기 접속 영역은 상기 제1 관통 실리콘 비아(TSV)에 결합됨 -, 및
    상기 메모리 다이의 상기 측면 상의 인터페이스 영역 - 상기 인터페이스 영역은 상기 제1 전기 접속 영역에 전기적으로 결합되는 제1 상호접속을 포함하고, 상기 제1 상호접속은 제2 전기 접속 영역에서 종료됨 -
    을 포함하고,
    상기 제1 관통 실리콘 비아(TSV)는 제1 방향으로 상기 메모리 다이를 관통하고, 상기 제1 상호접속은 제2 방향으로 상기 제1 전기 접속 영역과 상기 제2 전기 접속 영역 사이에 제1 오프셋을 제공하고, 상기 제1 방향은 상기 제2 방향과 상이하며,
    상기 인터페이스 영역은 상기 메모리 다이의 상기 측면 상의 각각의 전기 접속 영역에 대한 해당 상호접속을 제공하고,
    상기 인터페이스 영역은 상기 메모리 장치의 시스템 요소의 해당 채널 접속으로의, 상기 메모리 장치의 복수의 채널 각각에 대한 신호 경로를 제공하기 위한 것인 메모리 장치.
  23. 제22항에 있어서,
    상기 시스템 요소는 상기 인터페이스 영역을 통해 상기 메모리 다이에 결합되는 메모리 장치.
  24. 제23항에 있어서,
    상기 시스템 요소는 시스템 온 칩(SoC)인 메모리 장치.
  25. 제22항에 있어서,
    상기 메모리 다이는 제2 관통 실리콘 비아(TSV)를 또한 포함하고, 상기 메모리 다이의 상기 측면은 제3 전기 접속 영역을 또한 포함하고, 상기 제3 전기 접속 영역은 상기 제2 관통 실리콘 비아(TSV)에 결합되고, 상기 인터페이스 영역은 제2 상호접속을 또한 포함하고, 상기 제2 상호접속은 상기 제3 전기 접속 영역에 전기적으로 결합되고, 상기 제2 상호접속은 제4 전기 접속 영역에서 종료되고, 상기 제2 상호접속은 제3 방향으로 상기 제3 전기 접속 영역과 상기 제4 전기 접속 영역 사이에 제2 오프셋을 제공하고, 상기 제3 방향은 상기 제1 방향과 상이한 메모리 장치.
  26. 제25항에 있어서,
    상기 제1 오프셋과 상기 제2 오프셋은 동일한 양인 메모리 장치.
  27. 제25항에 있어서,
    상기 제1 오프셋과 상기 제2 오프셋은 상이한 양인 메모리 장치.
  28. 제25항에 있어서,
    상기 제3 방향은 상기 제2 방향과 상이한 메모리 장치.
  29. 메모리 장치로서,
    적어도 2개의 관통 실리콘 비아(TSV)를 포함하는 제1 메모리 다이 - 상기 제1 메모리 다이는 측면을 갖고, 상기 제1 메모리 다이의 상기 측면은 그 위에 인터페이스 영역을 갖고, 상기 인터페이스 영역은 적어도 2개의 상호접속을 포함하고, 상기 적어도 2개의 상호접속 중 제1 상호접속은 상기 적어도 2개의 관통 실리콘 비아(TSV) 중 제1 관통 실리콘 비아에 전기적으로 결합되고 상기 적어도 2개의 상호접속 중 제2 상호접속은 상기 적어도 2개의 관통 실리콘 비아(TSV) 중 제2 관통 실리콘 비아에 전기적으로 결합됨 -, 및
    측면을 갖는 제2 메모리 다이 - 상기 제2 메모리 다이의 상기 측면은 적어도 2개의 전기 접속 영역을 포함함 -
    를 포함하고,
    상기 제1 메모리 다이는 상기 제2 메모리 다이 상에 적층되고, 상기 적어도 2개의 상호접속 중 상기 제1 상호접속은 상기 제2 메모리 다이의 상기 적어도 2개의 전기 접속 영역 중 제1 전기 접속 영역에 결합되고, 상기 제1 관통 실리콘 비아(TSV)는 제1 방향으로 상기 제1 메모리 다이를 관통하고, 상기 제1 상호접속은 제2 방향으로 상기 제2 메모리 다이의 상기 제1 전기 접속 영역과 상기 제1 관통 실리콘 비아(TSV) 사이에 오프셋을 제공하고, 상기 제1 방향은 상기 제2 방향과 상이하고, 상기 적어도 2개의 상호접속 중 상기 제2 상호접속은 상기 제2 메모리 다이의 상기 적어도 2개의 전기 접속 영역 중 제2 전기 접속 영역에 결합되며,
    상기 인터페이스 영역은 상기 메모리 다이의 상기 측면 상의 모든 전기 접속 영역 각각에 대한 해당 상호접속을 제공하고,
    상기 메모리 다이들의 상기 인터페이스 영역들은 상기 메모리 장치의 시스템 요소의 해당 채널 접속으로의, 상기 메모리 장치의 복수의 채널 각각에 대한 신호 경로를 제공하는 메모리 장치.
  30. 제29항에 있어서,
    상기 제2 메모리 다이는 적어도 2개의 관통 실리콘 비아(TSV)를 또한 포함하고, 상기 제2 메모리 다이의 상기 적어도 2개의 전기 접속 영역은 상기 제2 메모리 다이의 상기 적어도 2개의 관통 실리콘 비아(TSV)의 상이한 관통 실리콘 비아(TSV)에 각각 전기적으로 결합되는 메모리 장치.
  31. 제29항에 있어서,
    상기 제1 메모리 다이 상에 적층되는 제3 메모리 다이를 또한 포함하는 메모리 장치.
  32. 제30항에 있어서,
    상기 시스템 요소는 상기 제2 메모리 다이에 결합되고 상기 제2 메모리 다이의 관통 실리콘 비아(TSV)를 통해 상기 제1 메모리 다이와 통신할 수 있는 메모리 장치.
  33. 제32항에 있어서,
    상기 시스템 요소는 시스템 온 칩(SoC)인 메모리 장치.
  34. 제29항에 있어서,
    상기 적어도 2개의 관통 실리콘 비아(TSV) 중 상기 제2 관통 실리콘 비아(TSV)는 제3 라인을 따라 배치되고, 상기 제2 상호접속은 제4 라인을 따라 배치되고, 상기 제3 라인은 상기 제4 라인과 상이한 메모리 장치.
  35. 제31항에 있어서,
    3개의 다이를 갖는 상기 메모리 장치의 대역폭은 2개의 다이를 갖는 메모리 장치의 대역폭보다 큰 메모리 장치.
  36. 시스템으로서,
    프로세서,
    무선 접속 컴포넌트 - 상기 무선 접속 컴포넌트는 상기 시스템이 외부 장치와 무선으로 통신 가능하게 하고, 상기 프로세서와 상기 무선 접속 컴포넌트는 결합되어 있음 -, 및
    메모리 장치를 포함하며,
    상기 프로세서와 상기 메모리 장치는 결합되어 있으며,
    상기 메모리 장치는
    적어도 2개의 관통 실리콘 비아(TSV)를 포함하는 제1 메모리 다이 - 상기 제1 메모리 다이는 측면을 갖고, 상기 제1 메모리 다이의 상기 측면은 그 위에 인터페이스 영역을 갖고, 상기 인터페이스 영역은 적어도 2개의 상호접속을 포함하고, 상기 적어도 2개의 상호접속 중 제1 상호접속은 상기 적어도 2개의 관통 실리콘 비아(TSV) 중 제1 관통 실리콘 비아에 전기적으로 결합되고, 상기 적어도 2개의 상호접속 중 제2 상호접속은 상기 적어도 2개의 관통 실리콘 비아(TSV) 중 제2 관통 실리콘 비아에 전기적으로 결합됨 -, 및
    측면을 갖는 제2 메모리 다이 - 상기 제2 메모리 다이의 상기 측면은 적어도 2개의 전기 접속 영역을 포함함 -
    를 포함하고,
    상기 제1 메모리 다이는 상기 제2 메모리 다이 상에 적층되고, 상기 적어도 2개의 상호접속 중 상기 제1 상호접속은 상기 제2 메모리 다이의 상기 적어도 2개의 전기 접속 영역 중 제1 전기 접속 영역에 결합되고, 상기 제1 관통 실리콘 비아(TSV)는 제1 방향으로 상기 제1 메모리 다이를 관통하고, 상기 제1 상호접속은 제2 방향으로 상기 제2 메모리 다이의 상기 제1 전기 접속 영역과 상기 제1 관통 실리콘 비아(TSV) 사이에 오프셋을 제공하고, 상기 제1 방향은 상기 제2 방향과 상이하고, 상기 적어도 2개의 상호접속 중 상기 제2 상호접속은 상기 제2 메모리 다이의 상기 적어도 2개의 전기 접속 영역 중 제2 전기 접속 영역에 결합되며,
    상기 인터페이스 영역은 상기 메모리 다이의 상기 측면 상의 모든 전기 접속 영역 각각에 대한 해당 상호접속을 제공하고,
    상기 메모리 다이들의 상기 인터페이스 영역들은 상기 메모리 장치의 시스템 요소의 해당 채널 접속으로의, 상기 메모리 장치의 복수의 채널 각각에 대한 신호 경로를 제공하는 시스템.
  37. 제36항에 있어서,
    상기 제2 메모리 다이는 적어도 2개의 관통 실리콘 비아(TSV)를 또한 포함하고, 상기 제2 메모리 다이의 상기 적어도 2개의 전기 접속 영역은 상기 제2 메모리 다이의 상기 적어도 2개의 관통 실리콘 비아(TSV)의 상이한 관통 실리콘 비아(TSV)에 각각 전기적으로 결합되는 시스템.
  38. 제37항에 있어서,
    상기 제1 메모리 다이 상에 적층되는 제3 메모리 다이를 또한 포함하는 시스템.
  39. 제37항에 있어서,
    상기 시스템 요소는 상기 제2 메모리 다이에 결합되고 상기 제2 메모리 다이의 관통 실리콘 비아(TSV)를 통해 상기 제1 메모리 다이와 통신할 수 있는 시스템.
  40. 제39항에 있어서,
    상기 시스템 요소는 시스템 온 칩(SoC)인 시스템.
  41. 제37항에 있어서,
    상기 적어도 2개의 관통 실리콘 비아(TSV) 중 상기 제2 관통 실리콘 비아(TSV)는 제3 라인을 따라 배치되고, 상기 제2 상호접속은 제4 라인을 따라 배치되고, 상기 제3 라인은 상기 제4 라인과 상이한 시스템.
  42. 제38항에 있어서,
    3개의 다이를 갖는 상기 메모리 장치의 대역폭은 2개의 다이를 갖는 메모리 장치의 대역폭보다 큰 시스템.
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