KR101728973B1 - 성능 및 전력을 위해 구성가능한 3ｄ 메모리 - Google Patents

성능 및 전력을 위해 구성가능한 3ｄ 메모리 Download PDF

Info

Publication number
KR101728973B1
KR101728973B1 KR1020157001488A KR20157001488A KR101728973B1 KR 101728973 B1 KR101728973 B1 KR 101728973B1 KR 1020157001488 A KR1020157001488 A KR 1020157001488A KR 20157001488 A KR20157001488 A KR 20157001488A KR 101728973 B1 KR101728973 B1 KR 101728973B1
Authority
KR
South Korea
Prior art keywords
memory
disabling
memory arrays
enabling
arrays
Prior art date
Application number
KR1020157001488A
Other languages
English (en)
Other versions
KR20150023820A (ko
Inventor
루치르 사라스와트
마티아스 그리에스
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20150023820A publication Critical patent/KR20150023820A/ko
Application granted granted Critical
Publication of KR101728973B1 publication Critical patent/KR101728973B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)

Abstract

3D 메모리는 성능 및 전력을 위해 구성가능하다. 메모리 디바이스의 실시예는 다수의 메모리 다이들을 포함하는 동적 랜덤-액세스 메모리(DRAM)를 포함하고, 각각의 메모리 다이는 다수의 메모리 어레이들을 포함하고, 각각의 메모리 어레이는 주변 로직 회로들 및 구성가능한 로직을 포함한다. 메모리 디바이스는 DRAM과 결합된 시스템 구성요소를 더 포함하고, 시스템 구성요소는 메모리 제어기를 포함한다. 메모리 제어기는 하나 이상의 메모리 어레이들에 대한 개별 또는 공유 주변 로직 회로들을 제공하기 위해 구성가능한 로직의 제어를 제공하고, 구성가능한 로직은 주변 로직 회로들 중 하나 이상을 인에이블하거나 디스에이블하고 메모리 어레이들 사이의 하나 이상의 I/O 접속들을 인에이블하거나 디스에이블하도록 구성가능하다.

Description

성능 및 전력을 위해 구성가능한 3Ｄ 메모리{3D MEMORY CONFIGURABLE FOR PERFORMANCE AND POWER}
본 발명의 실시예들은 일반적으로 전자 디바이스들의 분야에 관한 것으로, 더욱 구체적으로는, 성능 및 전력을 위해 구성가능한 3D 메모리에 관한 것이다.
연산들을 계산하는 더욱 조밀한 메모리를 제공하기 위해, 복수의 근접하게 결합된 메모리 구성요소들을 갖는 (3D 적층 메모리 또는 적층 메모리로 칭할 수 있는) 메모리 디바이스들을 수반하는 개념들이 개발되고 있다. 3D 적층 메모리는 메모리 스택이라 칭할 수 있는 동적 랜덤 액세스 메모리(DRAM) 메모리 구성요소들의 결합된 층들 또는 패키지들을 포함할 수 있다. 적층 메모리는 단일의 디바이스 또는 패키지에서 대량의 컴퓨터 메모리를 제공하기 위해 이용될 수 있고, 여기서, 디바이스 또는 패키지는 메모리 제어기 및 중앙 처리 장치(CPU)와 같은 특정한 시스템 컴포넌트들을 또한 포함할 수 있다.
적층 메모리의 이점들 중에는, 컴팩트한 메모리 디바이스에서 대량의 메모리를 제공하는 능력이 있고, 여기서, 이러한 메모리는 대형 서버 동작들로부터 소형 모바일 디바이스들까지의, 다수의 상이한 타입의 컴퓨터 환경들에서 사용될 수 있다.
그러나, 특정한 구현들에서 문제점들을 발생시킬 수 있는 적층 메모리 설계에서의 제한들이 있다. 개별 행(row)과 열(column) 디코더들 및 각각의 메모리 어레이에 대한 감지 증폭기들을 포함하는 디바이스와 같은 최대 성능을 위해 설계되는 적층 메모리 디바이스는, 이러한 메모리 디바이스가 제한된 전력 저장 용량을 갖는 모바일 디바이스에서 사용될 때 상당한 전력량을 인출할 수 있어서, 이러한 적층 메모리 디바이스에 대한 애플리케이션들을 제한한다.
본 발명의 실시예들은 동일한 참조 부호들이 유사한 구성요소들을 지칭하는 첨부한 도면들의 도형들에서 제한이 아닌 예로서 예시된다.
도 1은 3D 적층 메모리의 예시이다.
도 2의 A는 DRAM 디바이스의 예시이다.
도 2의 B는 3D 적층 메모리에서 메모리의 구성의 예시이다.
도 3은 각각의 다이가 독립적인 DRAM 모듈들을 갖는 DRAM 스택의 예시이다.
도 4는 공유 메모리 로직을 갖는 DRAM 스택의 예시이다.
도 5는 구성가능한 메모리 스택의 일 실시예의 예시이다.
도 6은 구성가능한 메모리 스택의 동작을 예시하는 플로우차트이다.
도 7은 구성가능한 적층 메모리를 포함하는 장치 또는 시스템의 일 실시예의 예시이다.
도 8은 구성가능한 적층 메모리를 포함하는 컴퓨팅 시스템의 일 실시예이다.
본 발명의 실시예들은 일반적으로 성능 및 전력을 위해 구성가능한 3D 메모리에 관한 것이다.
본 명세서에서 사용되는 바와 같이, "3D 적층 메모리"(여기서, 3D는 3차원을 나타냄) 또는 "적층 메모리"는 하나 이상의 결합된 메모리 다이 층들, 메모리 패키지들, 또는 다른 메모리 구성요소들을 포함하는 컴퓨터 메모리를 의미한다. 메모리는 수직으로 적층될 수 있거나 (나란히) 수평으로 적층될 수 있거나, 그렇지 않으면, 함께 결합되는 메모리 구성요소들을 포함한다. 특히, 적층 메모리 DRAM 디바이스 또는 시스템은 복수의 DRAM 다이 층들을 갖는 메모리 디바이스를 포함할 수 있다. 적층 메모리 디바이스는 본 명세서에서 시스템 층 또는 구성요소로서 지칭할 수 있는 디바이스에서의 시스템 구성요소들을 또한 포함할 수 있고, 여기서, 시스템 층은 중앙 처리 장치(CPU), 메모리 제어기, 및 다른 관련 시스템 구성요소들과 같은 구성요소들을 포함할 수 있다. 시스템 층은 시스템 온 칩(SoC)을 포함할 수 있다. 일부 실시예들에서, 로직 칩은 애플리케이션 프로세서 또는 그래픽 프로세싱 유닛(GPU)일 수 있다.
(WideIO 표준과 같은) 적층 DRAM 표준의 등장으로, DRAM 웨이퍼가 메모리 스택과 동일한 패키지에서 시스템 온 칩(SoC) 웨이퍼와 같은 시스템 구성요소와 적층될 수 있다. 적층 메모리는 관통 실리콘 비아(TSV) 제조 기법들을 이용할 수 있고, 여기서, 비아들은 실리콘 다이들을 통해 제조되어 메모리 스택을 통해 신호 및 전력 경로들을 제공한다.
적층 메모리 디바이스는 시스템 칩 및 하나 이상의 DRAM 칩들을 포함할 수 있고, DRAM 칩들은 시스템 칩과 결합된 메모리 계층들 또는 층들을 형성한다. 각각의 메모리 계층은 메모리의 복수의 타일들(또는 부분들)을 포함할 수 있다. 적층 메모리 디바이스는 다수의 채널들을 포함할 수 있고, 여기서, 채널은 메모리 디바이스의 계층들 각각에서의 타일과 같은 타일들의 열을 포함할 수 있다. 일부 실시예들에서, 메모리 디바이스는 WideIO 호환가능 메모리 디바이스일 수 있다.
그러나, 종래의 적층 메모리 디바이스는 특정한 구현들에서는 바람직하지 않을 수 있다. 예를 들어, 적층 메모리 디바이스가 최대 또는 증가된 성능을 위해 설계되는 경우에, 적층 메모리 디바이스의 전력 인출은 메모리 디바이스를 최대 성능을 요구하지 않고 제한된 전력 스토리지를 갖는 모바일 디바이스에서 사용에 덜 바람직하게 만들 수 있다. 반면에, 특정한 컴포넌트들의 동작을 공유함으로써 소모를 감소시키도록 설계되는 적층 메모리 디바이스는 메모리 디바이스의 성능을 감소시켜서, 메모리 디바이스를 서버 또는 다른 유사한 구현과 같은 고성능을 요구하는 환경에서 덜 바람직하게 만든다. 또한, 임의의 특정한 장치 또는 시스템에서 전력 또는 성능 필요성은 동작 중에 동적으로 변할 수 있다.
일부 실시예들에서, 메모리 디바이스는 다이상의 메모리 다이들 또는 어레이들이 메모리 어레이들에 대한 주변 로직 회로들을 이용하는지 정의하도록 구성가능하여서, 증가된 메모리 단위크기(granularity) 및 성능을 제공하거나, 이러한 메모리 다이들 또는 어레이들은 특정한 주변 로직 회로들을 공유하여서 메모리 디바이스에 의한 전력 소비를 감소시킨다. 본 명세서에서 사용되는 바와 같이, 로직 회로들은 디코더들 또는 다른 로직, 감지 증폭기들, 및 입력/출력 버퍼들을 일반적으로 포함한다. 일부 실시예들에서, 메모리 디바이스는 다이상의 메모리 다이들 또는 어레이들이 메모리 어레이들에 대해 감지 증폭기들 및 열 디코더들을 이용하거나 하나 이상의 다른 메모리 다이들 또는 어레이들과 감지 증폭기들 및 열 디코더들을 공유하는지 정의하도록 구성가능하다. 일부 실시예들에서, 메모리 디바이스는 시스템 구성요소상에 존재하는 공유 로직을 더 포함할 수 있고, 이는 본 명세서에서 시스템 공유 로직이라 지칭할 수 있고, 여기서, 메모리 어레이들의 세트가 이러한 시스템 공유 로직을 이용하도록 구성될 수 있다.
일부 실시예들에서, 장치 또는 시스템의 로직은 메모리 동작을 위해 개별 또는 공유 로직 회로들과 결합되는 다이들 또는 메모리 어레이들의 수를 적응적으로 제어하기 위해 재구성가능하다. 일부 실시예들에서, 메모리 디바이스는 장치 또는 시스템의 현재 상태에 적합하도록 런-타임 동안 커스터마이징될 수 있는 스택에 대한 개선된 제어 및 마이크로-아키텍처를 제공할 수 있다.
일부 실시예들에서, 장치 또는 시스템의 전력 또는 성능 상태에 따라, 메모리 스택은 다이-레벨 DRAM 어레이 단위크기를 갖도록 구성될 수 있어서, 각각의 어레이에 대한 디코더들 및 감지 증폭기들을 인에이블하는 것을 제공하거나, 특정한 다른 디코더들 및 감지 증폭기들은 디스에이블되면서 공유 디코더들 및 감지 증폭기들은 인에이블되는 3D DRAM 제어 구조를 위해 구성될 수 있다. 일부 실시예들에서, 메모리 디바이스는 혼합된 단위크기를 제공할 수 있고, 여기서, 적층 메모리 디바이스의 특정한 어레이들은 3D 로직 구조를 공유하지만 다른 것들은 이러한 로직 회로들을 공유하지 않고 2D 구성에서 작동한다. 일부 실시예들에서, 적층 메모리 디바이스는 현재 환경들에 적응적으로 따라 구성을 변경하는 알고리즘을 포함하고, 이 알고리즘은 모니터, 센서, 정책 입력, 또는 다른 데이터에 기초하거나, 이러한 데이터의 조합에 기초하여 3D DRAM에 대한 성능/전력 상태를 적응적으로 선택하는 것을 제공한다.
일부 실시예들에서, 런타임 동안 동적 재구성 프로세스로, 메모리 제어기는 메모리 서브시스템 전력 및 성능의 동작 포인트를 조정하도록 동작하고, 예를 들어, 동작의 고성능 모드; 동작의 저전력 저성능 모드; 또는 동작의 임의의 수의 다른 혼합 모드들을 인에이블할 수 있다. 일부 실시예들에서, 메모리 제어기는 메모리 서브시스템의 더욱 효율적인 사용을 제공하기 위해, 이웃하는 메모리 다이의 비트라인들에 대한 메모리 다이의 비트라인들의 접속과 같은 주변 로직 회로들 및 입력/출력(I/O) 접속들의 인에이블 및 디스에이블에 의해 제공된 3D 메모리 스택들에서의 구조들의 미세-입자(fine-grain) 제어를 이용한다.
도 1은 3D 적층 메모리의 일 실시예의 예시이다. 이러한 예시에서, WideIO 메모리 디바이스와 같은 3D 적층 메모리 디바이스(100)는 시스템 층 또는 다른 구성요소(115)를 포함한다. 시스템 구성요소(115)는 본 명세서에서 메모리 스택이라 또한 칭하는 하나 이상의 DRAM 메모리 다이 층들(105)과 결합된다. 일부 실시예들에서, 시스템 구성요소(115)는 SoC 또는 다른 유사한 구성요소일 수 있다. 이러한 예시에서, DRAM 메모리 다이 층들은 4개의 메모리 다이 층들을 포함한다. 그러나, 실시예들은 메모리 스택(105)에서 임의의 특정한 수의 메모리 다이 층들에 제한되지 않고, 더 크거나 더 작은 수의 메모리 다이 층들을 포함할 수 있다. 각각의 다이 층은 하나 이상의 슬라이스들 또는 부분들을 포함할 수 있고, 예를 들어, 채널 0(140)을 포함하는 하나 이상의 상이한 채널들을 가질 수 있다. 각각의 다이 층은 예를 들어, 열 문제들을 다루기 위해 온도 보상 셀프-리프레시(TCSR) 회로를 포함하는 적층 메모리 구조와 관련된 구성요소들을 포함할 수 있고, 여기서, TCSR 및 모드 레지스터는 디바이스의 관리 로직의 일부일 수 있다.
다른 구성요소들 중에서, 시스템 구성요소(115)는 메모리 스택(105)에 대한 WideIO 메모리 제어기와 같은 메모리 제어기(150)를 포함할 수 있다. 일부 실시예들에서, 메모리 스택의 상부(또는 최외곽) 메모리 다이 층을 가능한 예외로 하고, 각각의 메모리 다이 층은 메모리 다이 층들을 통해 신호 및 전력 경로들을 제공하기 위해 복수의 TSV들(120)을 포함한다. 작은 수의 TSV들이 예시의 용이함을 위해 도 1에 제공되지만, TSV들의 실제 수는 훨씬 더 크다.
일부 실시예들에서, 메모리 디바이스(100)는 DRAM 층들(105)에 대한 로직 구조를 변경하도록 재구성가능하다. 일부 실시예들에서, 메모리 제어기(150)는 다이들 또는 메모리 어레이들이 메모리 동작을 위해 개별 또는 공유 로직 회로들과 결합되는지를 제어하기 위해 메모리 디바이스의 로직을 동적으로 구성할 수 있고, 여기서, 다이 층에서의 메모리 어레이의 주변 로직은 하나 이상의 이웃하는 다이 층들과 공유될 수 있다. 일부 실시예들에서, 동적 구성은 본 명세서에서 메모리 디바이스(100)에 대한 하나 이상의 내부 센서들(155) 및 하나 이상의 외부 센서들(160)로서 예시된 하나 이상의 모니터들 또는 센서들로부터의 정책 입력 또는 신호들에 기초할 수 있고, 중앙 처리 장치(CPU), 전력 관리, 또는 다른 디바이스 또는 서브시스템(170)과 같은 외부 제어기들로부터 수신된 입력에 기초할 수 있다. 일부 실시예들에서, 메모리 디바이스는 다수의 메모리 다이들의 메모리 어레이들에 대한 공유된 로직 동작을 제공하기 위해 시스템 층상에서 시스템 공유 로직(165)을 추가로 포함할 수 있다.
도 2의 A는 DRAM 디바이스의 예시이다. 이러한 DRAM 디바이스(220)에서, 다수의 DRAM 어레이들(228)이 일반적으로 수평 배열로 존재한다. 각각의 DRAM 어레이(228)에 대해, 행 디코더들(224)의 세트 및 감지 증폭기들 및 열 디코더들(226)의 세트들이 존재한다. 일반적인 동작중에, 행 디코더는 특정한 메모리 셀을 포함하는 메모리 셀들의 행에 대응하는 특정한 워드라인을 선택하고, 열 디코더는 메모리 셀을 포함하는 메모리 셀들의 열에 대응하는 특정한 비트라인을 선택한다. 또한, 데이터의 입력 및 출력에서 사용하기 위한 입력/출력(I/O) 버퍼들(222)이 예시되어 있다.
도 2의 A에서, 각각의 DRAM 어레이의 어드레싱은 행 디코딩, 열 디코딩, 및 메모리 구성요소의 감지를 위한 구성요소들을 이용한다. 이러한 구조가 2D 메모리에 대해 적절하지만, 메모리들이 TSV들에 의해 함께 바인딩된 집적 회로들 및 메모리에 대해 3D 스택들로서 구성되기 때문에, 도 2의 A의 아키텍처는 메모리 다이들의 적층에 의해 제공하는 3차원의 장점을 취하지 않는다. 일부 실시예들에서, 도 2의 A의 구조는 3D 메모리에 대한 구성가능한 배열로 구현된다.
도 2의 B는 3D 적층 메모리에서 메모리의 구성의 예시이다. 이러한 예시에서, 메모리 디바이스(210)는 여러 메모리 다이들의 3D 스택을 포함하고, 여기서, 이러한 다이들은 종래의 메모리 다이들일 수 있다. 스택은 TSV들(214)을 사용하여 함께 적층된 개별 다이들(212)로 이루어지고, 다이들은 마이크로범프들(216)과 결합된다. 메모리 디바이스가 종래의 동작을 제공하거나 포함하면, 메모리 다이들(212) 각각은 각각의 메모리 어레이에 대한 감지 증폭기들을 포함하는 메모리 동작을 위한 종래의 로직을 포함한다. 각각의 메모리 어레이에 대한 개별 감지 증폭기들을 갖는 것은 예로서, 고성능 시스템들에 대해 요구되는 필요한 단위크기를 제공할 수 있지만, 이러한 구조는 메모리 디바이스의 구현 또는 동작의 조건들에 따라 메모리 디바이스의 동작을 변경하는 유연성을 제공하지 않는다.
일부 실시예들에서, 시스템은 적층 메모리 디바이스의 다이들에 대한 구성가능한 로직을 제공한다. 예를 들어, 태블릿들 및 모바일 폰들과 같은 저전력 디바이스들에 대해, 성능은 전력 효율에서 이득들을 위해 트레이드 오프될 수 있지만, 고성능은 서버 또는 다른 유사한 장치 또는 시스템과 같은 시스템에 요구될 때 제공될 수 있다. 그러나, 실시예들은 이들 특정한 예들에 제한되지 않고, 구성가능한 적층 메모리 디바이스를 포함하는 임의의 장치 또는 시스템이 구성가능한 스택의 동작 포인트의 전체 동적 범위를 사용할 수 있다.
도 3은 각각의 다이가 독립적인 DRAM 모듈들을 갖는 DRAM 스택의 예시이다. 이러한 예시에서, DRAM 스택(300)은 TSV들에 의해 제공된 접속들을 사용하여 적층된 다양한 DRAM 다이들(305)을 포함하고, 각각의 다이는 다수의 DRAM 어레이들(310)을 포함한다. 메모리 제어기(320)와 적층 다이들(305)의 DRAM 어레이들(310) 사이의 상호접속 신호들은 TSV들(330)을 통해 공급된다.
도 3에 예시된 구현에서, DRAM 다이들(310)은 독립적으로 남아 있다. 이러한 구현의 이점은, TSV들이 DIMM들과 같은 온 보드 설계들을 사용하는 구리 라우팅과 비교하여 매우 작아서, 층들이 종래의 라우팅에 의해 접속되는 디바이스에서의 시그널링과 비교하여 더 빠른 시그널링을 가능하게 한다는 것이다. 그러나, 적층 메모리의 구현은 동작의 상이한 구현들 또는 조건들에 응답하여 상이한 전력-성능 트레이드 오프들을 다루는 변경들을 제공하지 않는다.
도 4는 공유 메모리 로직을 갖는 DRAM 스택의 예시이다. 도 4에서, 적층 메모리 디바이스(400)는 N-다이 스택(410)을 포함한다. 다이들 및 시스템 구성요소들은 TSV들(415)에 의해 접속된다. 이러한 구현에서, 시스템 구성요소들은 메모리 제어기(420) 및 시스템 공유 로직 회로들(430)을 포함하고, 공유 로직은 공유 디코더들 및 감지 증폭기들을 제공한다. 이러한 예시에서, 디바이스(400)는 스택에 걸쳐서 공유하는 비트라인/워드라인을 포함하고, 공유 로직(430)은 전체 스택(410)에 의해 공유된다. 도 4는 일반적인 예시를 위해 제공되고, 메모리 디바이스(400)의 각각의 구성요소의 정밀한 위치를 나타내도록 의도되지 않는다. 예를 들어, 메모리 제어기(420) 및 공유 로직(430)의 실제 위치, 및 이들 구성요소들 각각에 대한 TSV들(415)의 실제 위치는 반드시 도 4에 도시된 바와 같지는 않다.
그러나, 도 4에 도시된 아키텍처의 한계는 메모리 어레이 동작을 위해 개별 로직을 제공하는 메모리 디바이스와 비교하여 공유 로직(430)의 사용으로 인해 메모리 디바이스에 의해 제공된 고용량성 부하 및 낮은 동적 성능이다.
도 5는 구성가능한 메모리 스택의 일 실시예의 예시이다. 도 5에서, 메모리 스택은 메모리 구성요소들(502)을 갖는 다이 1(500) 및 메모리 구성요소들(552)을 갖는 다이 2(550)를 포함하는 다수의 메모리 다이들을 포함하고, 여기서, 다이 1 및 다이 2는 이웃하는 다이들이고, 예를 들어, 다이 1이 메모리 스택에서 다이 2 위 또는 아래에 있다. 다이 1은 행 디코더 신호들(532)을 수신하는 행 디코더(530), 열 디코더 신호들(524)을 수신하는 열 디코더(522), 및 감지 증폭기(520)를 포함하고, 다이 2는 행 디코더 신호들(582)을 수신하는 행 디코더(580), 열 디코더 신호들(574)을 수신하는 열 디코더(572), 및 감지 증폭기(570)를 포함한다. 예시를 위해 단일 메모리 어레이만이 다이 1 및 다이 2 각각에 대해 도시되었지만, 적층 메모리 디바이스는 각각의 메모리 다이 층에서 다수의 메모리 어레이들을 일반적으로 포함한다.
일부 실시예들에서, 메모리 다이들은 메모리에 대한 로직 회로들의 동작을 제어하기 위한 구성가능한 패브릭(fabric)을 포함하고, 여기서, 구성가능한 로직은 개별 다이들 각각상의 어레이와 동일한 다이상에서 주변 로직 회로를 사용하는 것을 제공하거나, 메모리 어레이의 비트라인들을 스택의 하위 또는 상위 다이에서 다음의 이웃하는 메모리 어레이에 공급하고 이러한 이웃하는 메모리 다이들 중에서 주변 로직 회로들의 동작을 공유하는 것을 제공한다. 후자의 구성에서, 리던던트(미사용) 주변 로직이 디스에이블되고, 일부 실시예들에서는, 디스에이블될 때 스위치 오프될 수 있다. 일부 실시예들에서, 다이들은 로직의 구성을 변경하는 것을 제공하기 위해 다이 1에서 구성가능한 로직(510) 및 다이 2에서 구성가능한 로직(560)을 포함하고, 이것은 메모리 다이들 중 하나 이상에 대해 감지 증폭기들 및 열 디코더를 바이패싱하는 것을 허용한다. 일부 실시예들에서, 구성가능한 로직(510 및 560)은 도 5에는 예시되지 않은 메모리 제어기에 의해 제어된다. 일부 실시예들에서, 다이 1에서 감지 증폭기들(520) 및 열 디코더(522)에 대한 온/오프 스위치 신호(512) 및 다이 2에서 감지 증폭기들(570) 및 열 디코더(572)에 대한 온/오프 스위치 신호(562)와 같이, 메모리 다이들은 이러한 구성요소들이 동작중이 아닐 때 하나 이상의 감지 증폭기들 또는 열 디코더들을 턴 오프하는 것을 더 제공할 수 있다. 도 5는 메모리 다이들에 대한 열 디코더들 및 감지 증폭기들이 바이패스될 수 있지만 각각의 다이에 대한 행 디코더는 메모리 디바이스의 각각의 구성에서 동작중으로 남아 있는 실시예를 예시한다. 그러나, 실시예들은 이러한 특정한 로직 회로 구조에 제한되지 않고, 주변 메모리 로직을 인에이블하는 것 및 디스에이블하는 것은 메모리 디바이스의 구조에 따라 변할 수 있다.
도 5는 다이 2의 메모리(552)의 비트라인들과 다이 1의 메모리(502)의 비트라인들 사이의 접속(540)과 같은 일부 실시예들에서의 다이들 사이에서 인에이블될 수 있는 I/O 접속을 더 예시하고, 여기서, 이러한 접속(540)은 구성가능한 로직(510)에 의해 인에이블될 수 있다. 도 5는 다이 2의 비트라인들과 하위 다이의 비트라인들 사이에 존재할 수 있는 접속(590)을 더 예시한다.
일부 실시예들에서, 도 5에 예시된 바와 같은 구성가능한 메모리 스택은 증가된 성능을 제공하기 위해 (고전력 또는 고성능 모드로 칭할 수 있는) 스택상의 개별 다이 아이덴티티 또는 주변 로직의 최소 공유, 또는 일부 실시예들에서 스위치 오프될 수 있는 미사용 감지 증폭기들 및 행/열 디코더들을 바이패싱함으로써 동작 전력을 감소시키기 위해 (저전력 또는 저성능 모드로 칭할 수 있는) 주변 로직의 더 큰 공유를 제공하는 수직 3D 어레이 구성을 제공한다. 일부 실시예들에서, 구성 로직이 메모리 로직의 공유를 제공하도록 설정될 때 메모리 I/O에 대한 더 높은 부하를 인에이블함으로써, 더 적은 감지 증폭기들 및 열 디코더들이 메모리 디바이스에서 사용되어, 더 낮은 활성 및 백그라운드 전력을 발생시킨다. 그러나, 더 적은 감지 증폭기들 및 열 디코더들을 인에이블하는 것은 각각의 다이에서의 독립적인 감지 증폭기 행들이 인에이블되는 경우보다 비트를 페치(fetch)하는데 요구되는 시간의 증가로 인해 메모리 디바이스의 성능의 감소를 초래할 수 있다. 메모리 제어기에 대해 더 적은 감지 증폭기들이 가시적인 경우, 메모리 콘텐츠의 더 작은 부분이 메모리 제어기에 대해 직접적으로 가시적이어서, 감지 증폭기들에 의해 보유된 데이터에 빠르게 액세스하는 기회를 감소시킨다. 따라서, 예를 들어, 저전력 상태와 증가된 단위크기를 제공하는 고성능 상태 사이에는 경합이 존재한다. 서로에 대해 고성능 모드 및 저전력 모드로 지칭되는 2개의 모드들이 일반적으로 여기에 설명되었지만, 실시예들은 이들 모드들에 제한되지 않고, 적층 메모리 디바이스에서 공유 주변 메모리 로직의 조합들의 변경으로부터 발생하는 임의의 수의 모드들을 포함할 수 있다.
도 5에 예시된 바와 같이, (더 높은 성능을 위한 모드와 같은) 제1 모드의 예에서, 다이 1 및 다이 2는 독립적으로 동작할 수 있고, 각각의 다이의 주변 로직은 이러한 다이상의 메모리 어레이들을 지원하기 위해 구성가능한 로직에 의해 인에이블된다. 일 구현에서, 다이 1의 구성가능한 로직(510)은 메모리 구성요소들(502)에 대한 감지 증폭기들(520) 및 열 디코더(522)를 인에이블하도록 설정될 수 있어서, 다이 1의 메모리 구성요소들(502)은 행 디코더(530), 감지 증폭기들(520), 및 열 디코더(522)를 이용하고; 다이 2의 구성가능한 로직(560)은 메모리 구성요소들(552)에 대한 감지 증폭기들(570) 및 열 디코더(572)를 인에이블하도록 설정될 수 있어서, 다이 2의 메모리 구성요소들(552)은 행 디코더(580), 감지 증폭기들(570), 및 열 디코더(572)를 이용한다. 구성가능한 로직(510)은 메모리(510)의 비트라인들과 메모리(552)의 비트라인들 사이의 접속(540)을 더 디스에이블한다.
(감소된 전력 소비를 위한 모드와 같은) 제2 모드의 예에서, 다이 1 및 다이 2의 구성가능한 로직은 공유 주변 로직을 사용하여 동작하도록 다이 1 및 다이 2에 대한 메모리를 제공하기 위해 설정될 수 있다. 일 구현에서, 구성가능한 로직(510)은 감지 증폭기들(520) 및 열 디코더(522)를 디스에이블하고(이러한 구성요소들을 스위칭 오프(512)하는 것을 포함할 수 있음) 메모리(552)의 비트 라인들과 메모리(502)의 비트 라인들의 접속(540)을 인에이블하도록 설정될 수 있다. 또한, 구성가능한 로직(560)은 공유 동작을 위해 감지 증폭기들(570) 및 열 디코더(572)를 인에이블하도록 설정될 수 있다. 이러한 동작에서, 다이 1의 메모리 구성요소들(502)은 행 디코더(530)를 이용하여 동작하고 다이 2의 메모리 구성요소들(552)은 행 디코더(580)를 이용하여 동작하며, 메모리 구성요소들(502) 및 메모리 구성요소들(552) 양자는 감지 증폭기들(570) 및 열 디코더(572)의 공유 주변 로직을 이용한다.
그러나, 도 5의 다이 1 및 다이 2의 동작은 이들 예들에 제한되지 않는다. 제3 모드의 예에서, 다이 1 및 다이 2의 구성가능한 로직은 다른 다이에 대한 공유 주변 로직을 사용하여 동작하도록 다이 1 및 다이 2에 대한 메모리를 제공하기 위해 설정될 수 있고, 여기서, 하위 다이로부터의 접속(590)이 메모리(552)의 비트라인들과의 접속을 제공하도록 인에이블되고, 공유 주변 로직이 하위 다이상에 위치될 수 있다. 이러한 제3 모드에서, 적어도 3개의 메모리 다이들의 메모리 어레이들은 공유 주변 로직을 이용할 수 있고, 여기서, 예를 들어, 감지 증폭기들(520), 열 디코더(522), 감지 증폭기들(570), 및 열 디코더(572)는 모두 디스에이블될 수 있고, 하위 다이의 주변 로직은 인에이블된다. 다른 예들이 주변 로직을 공유하는 상이한 구성들에 관하여 또한 제공될 수 있다. 본 명세서에 제공된 예들이 공유 로직으로서 작용하는 다수의 다이들 중 하위 다이의 주변 로직을 설명하지만, 실시예들은 이러한 특정한 구성에 제한되지 않는다.
또한, 실시예들은 열 디코더들 및 감지 증폭기들의 주변 로직의 공유를 인에이블하는 것 및 디스에이블하는 것, 그리고 도 5에 예시된 바와 같은 메모리 어레이들 사이의 비트라인들의 접속의 인에이블 및 디스에이블에 제한되지 않는다. (도 5에는 예시되지 않은) 변경된 구현에서, 구성가능한 로직은 다른 미사용 행 디코더들은 디스에이블하면서 메모리 어레이들 사이의 행 디코더들의 공유의 인에이블 또는 디스에이블, 및 메모리 어레이들 사이의 워드라인들의 접속의 인에이블 또는 디스에이블을 제공할 수 있다. 이러한 구현에서, 각각의 메모리 어레이에 대한 열 디코더는 동작의 공유 모드에 있을 때 사용중으로 남아 있고, 메모리 어레이들은 메모리 어레이들 중 하나의 행 디코더를 공유한다. 일부 실시예들에서, 행 디코더들은 사용중이 아닐 때 파워 다운될 수 있다. 일부 실시예들에서, 각각의 메모리 어레이에 대한 감지 증폭기들은 메모리 어레이들이 동작의 공유 모드에 있을 때 사용중으로 남아 있을 수 있다.
일부 실시예들에서, 예를 들어, 도 5에 예시된 구성가능한 로직(510 및 560)의 제어를 위한 구성가능한 신호들은 메모리 제어기에 의해 제어될 수 있고, 여기서, 이러한 제어는 메모리 제어기의 독립형 기능일 수 있거나, 운영 시스템, 장치 또는 시스템 하드웨어 구성요소들, 성능 제어 펌웨어, 또는 다른 소스로부터와 같이, 하나 이상의 다른 구성요소들로부터의 안내가 제공될 수 있다. 일부 실시예들에서, 구성가능한 로직의 제어는 메모리 디바이스의 작업량, 메모리를 포함하는 시스템 또는 장치의 상태, 또는 메모리 동작에 영향을 미치는 다른 팩터에 기초할 수 있다. 일부 실시예들에서, DRAM 스택의 구성가능한 아키텍처는 메모리 제어기가 런-타임 동안 메인 메모리 서브시스템의 구성을 구성할 수 있게 한다. 주변 로직이 더욱 활성화될수록, 제어기는 액세스들을 동시에 더 양호하게 스케줄링할 수 있고 증폭기들에 대한 더 높은 전력 소비를 희생하면서 병렬 메모리 어레이들에 대한 동시 감지 증폭기 액세스들에서 지역성(locality)을 더 양호하게 활용할 수 있는 반면에, 주변 로직이 덜 활성화될수록, 메모리 동작에 의해 초래되는 전력 인출은 더 작다. 따라서, 메모리 제어기는 전체 메모리 용량이 유지되면서 시스템의 현재 요건들에 따라 메모리 서브시스템의 성능 및 전력 소비를 더욱 효율적으로 관리하고 트레이드 오프하기 위해 구성가능한 로직을 이용할 수 있다.
도 6은 구성가능한 메모리 스택의 동작을 예시하는 플로우차트이다. 도 6은 메모리에서 구성가능한 성능/전력 상태를 구현하는 알고리즘(600)을 도시한다. 일부 실시예들에서, 전력 또는 성능 상태에 따라, 메모리 스택은 다이-레벨 DRAM 어레이 단위크기, 또는 공유 주변 로직을 사용하는 3D DRAM 어레이 구조, 또는 개별 및 공유 주변 로직의 임의의 조합을 이용하도록 구성될 수 있다. 일부 실시예들에서, 어레이 중 일부가 3D 구조를 공유하지만, 다른 것들은 2D 구성에서 작동하는 혼합된 단위크기를 갖는 것이 가능하다.
일부 실시예들에서, 메모리 스택 또는 메모리 스택의 개별 스택 층들의 성능, 전력 상태, 또는 양자가 모니터링된다(610). 일부 실시예들에서, 모니터링은 고정된 간격들일 수 있거나, 연속적일 수 있거나, 다른 모니터링 타이밍에 따를 수 있다. 일부 실시예들에서, 메모리 스택에 걸쳐서 성능, 전력 상태, 또는 양자에 대한 결정된 파라미터들이 특정한 원하는 성능/전력 상태 파라미터들 또는 정책들과 비교된다(615). 일부 실시예들에서, 이러한 파라미터들 또는 정책들은 성능 상태 테이블 또는 정책(620), 전력 상태 테이블 또는 정책(625), 또는 양자로부터 유도될 수 있지만, 실시예들은 이들 특정한 제어 구조들에 제한되지 않고, 전력 또는 성능 비교를 위한 임의의 표준 또는 임계치를 포함할 수 있다.
일부 실시예들에서, 원하는 성능/전력 상태 파라미터들 또는 정책들은 메모리 디바이스 또는 메모리 디바이스를 포함하는 장치 또는 시스템의 상태에 따라 변할 수 있다. 제1 예에서, 파라미터 또는 정책은 장치 또는 시스템이 높은 데이터 트래픽을 경험하는 경우에, 더 높은 성능, 따라서, 주변 로직의 동작에서 증가된 단위를 요구하도록 설정될 수 있다. 제2 예에서, 파라미터 또는 정책은 장치 또는 시스템이 제한된 배터리 소스상에서 구동하는 모바일 디바이스인 경우에 공유 로직의 더 많은 사용을 요구하도록 설정될 수 있다. 제3 예에서, 파라미터 또는 정책은 하나 이상의 센서들이 메모리 디바이스가 과도한 열을 발생시킨다는 것을 나타내는 경우에 로직 구성을 (더 적은 전력을 이용하고, 따라서 열을 덜 발생시키는) 공유 주변 로직으로 시프트하는 것과 같은, 메모리 디바이스에 대한 열 조건들에 기초하여 구성 변경들을 요구할 수 있다. 그러나, 이들은 예들이고, 실시예들은 이들 예들에 제한되지 않는다.
일부 실시예들에서, 성능/전력 상태가 원하는 상태 파라미터들 또는 정책들과 결정된 상태 파라미터들의 비교(615)에 기초하여 변경될 필요가 있는지(630)의 결정이 이루어진다. 변경될 필요가 있다면, 개별 I/O 및 주변 로직 및 감지 증폭기들은 그에 따라 인에이블되거나 디스에이블된다. 또한, 3D 어레이로부터 다이 어레이 아키텍처로 천이하기 위한 대응하는 하위 다이 로직이 인에이블되거나 디스에이블된다(635).
도 7은 구성가능한 적층 메모리를 포함하는 장치 또는 시스템의 일 실시예의 예시이다. 컴퓨팅 디바이스(700)는 랩탑 컴퓨터, (개별 키보드가 없는 터치스크린을 갖는 디바이스; 터치스크린 및 키보드 양자를 갖는 디바이스; "인스턴트 온(instant on)" 동작으로서 지칭되는 빠른 개시를 갖는 디바이스; 및 "항상 접속됨(always connected)"으로 지칭되는 동작중에 네트워크에 일반적으로 접속되는 디바이스를 포함하는) 태블릿 컴퓨터, 모바일 폰 또는 스마트 폰, 무선-인에이블된 e-리더, 또는 다른 무선 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 포함하는 컴퓨팅 디바이스를 나타낸다. 컴포넌트들 중 특정한 것이 일반적으로 도시되어 있고, 이러한 디바이스의 모든 컴포넌트들이 디바이스(700)에 도시되지는 않는다는 것이 이해될 것이다. 컴포넌트들은 하나 이상의 버스들 또는 다른 접속들(705)에 의해 접속될 수 있다.
디바이스(700)는 디바이스(700)의 프라이머리 프로세싱 동작들을 수행하는 프로세서(710)를 포함한다. 프로세서(710)는 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로제어기들, 프로그램가능한 로직 디바이스들, 또는 다른 프로세싱 수단과 같은 하나 이상의 물리적 디바이스들을 포함할 수 있다. 프로세서(710)에 의해 수행된 프로세싱 동작들은 운영 플랫폼 또는 운영 시스템의 실행을 포함하고, 이 운영 플랫폼 또는 운영 시스템상에서, 애플리케이션들, 디바이스 기능들, 또는 양자가 실행된다. 프로세싱 동작들은 인간 사용자 또는 다른 디바이스들과의 입력/출력(I/O)에 관한 동작들, 저력 관리에 관한 동작들, 디바이스(700)를 다른 디바이스에 접속하는 것에 관한 동작들, 또는 양자를 포함한다. 프로세싱 동작들은 오디오 I/O, 디스플레이 I/O, 또는 모두에 관한 동작들을 또한 포함할 수 있다.
일 실시예에서, 디바이스(700)는 오디오 기능들을 컴퓨팅 디바이스에 제공하는 것과 연관된 (오디오 하드웨어 및 오디오 회로들과 같은) 하드웨어 및 (드라이버들 및 코덱들과 같은) 소프트웨어 컴포넌트들을 나타내는 오디오 서브시스템(720)을 포함한다. 오디오 기능들은 스피커, 헤드폰, 또는 이러한 오디오 출력 뿐만 아니라 마이크로폰 입력 모두를 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 디바이스(700)에 집적될 수 있거나, 디바이스(700)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(710)에 의해 수신되고 프로세싱되는 오디오 커맨드들을 제공함으로써 디바이스(700)와 상호작용한다.
디스플레이 서브시스템(730)은 컴퓨팅 디바이스와 상호작용하도록 시각적, 촉각적, 또는 양자의 구성요소들을 갖는 디스플레이를 사용자에게 제공하는 (디스플레이 디바이스들과 같은) 하드웨어 및 (드라이버들과 같은) 소프트웨어 컴포넌트들을 나타낸다. 디스플레이 서브시스템(730)은 디스플레이를 사용자에게 제공하기 위해 사용되는 특정한 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(732)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(732)는 디스플레이와 관련된 적어도 일부 프로세싱을 수행하기 위해 프로세서(710)와는 별개인 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(730)은 출력 및 입력 양자를 사용자에게 제공하는 터치 스크린 디바이스를 포함한다.
I/O 제어기(740)는 사용자와의 상호작용과 관련된 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(740)는 오디오 서브시스템(720), 디스플레이 서브시스템(730), 또는 이러한 서브시스템들 양자의 일부인 하드웨어를 관리하도록 동작할 수 있다. 추가로, I/O 제어기(740)는 디바이스(700)에 접속되는 추가의 디바이스들에 대한 접속 포인트를 예시하고, 이 접속 포인트를 통해, 사용자가 시스템과 상호작용할 수 있다. 예를 들어, 디바이스(700)에 부착될 수 있는 디바이스들은 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스, 키보드 또는 키보드 디바이스들, 또는 카드 판독기들 또는 다른 디바이스들과 같은 특정한 애플리케이션들과 사용하기 위한 다른 I/O 디바이스들을 포함할 수 있다.
위에서 언급한 바와 같이, I/O 제어기(740)는 오디오 서브시스템(720), 디스플레이 서브시스템(730), 또는 이러한 서브시스템들 양자와 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 디바이스(700)의 하나 이상의 애플리케이션들 또는 기능들에 대한 입력 또는 커맨드들을 제공할 수 있다. 추가로, 오디오 출력은 디스플레이 출력 대신에 또는 디스플레이 출력에 부가하여 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템이 터치 스크린을 포함하면, 디스플레이 디바이스는 I/O 제어기(740)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스로서 또한 작동할 수 있다. I/O 제어기(740)에 의해 관리되는 I/O 기능들을 제공하기 위한 디바이스(700)상의 추가의 버튼들 또는 스위치들이 또한 존재할 수 있다.
일 실시예에서, I/O 제어기(740)는 가속도계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 또는 디바이스(700)에 포함될 수 있는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 직접 사용자 상호작용의 일부일 수 있을 뿐만 아니라 (잡음의 필터링, 휘도 검출을 위한 디스플레이들의 조정, 카메라에 대한 플래시의 적용, 또는 다른 특징들과 같은) 그 동작들에 영향을 미치는 환경적 입력을 시스템에 제공할 수 있다.
일 실시예에서, 디바이스(700)는 배터리 전력 사용, 배터리의 충전, 및 전력 절약 동작과 관련된 특징들을 관리하는 전력 관리부(750)를 포함한다.
일부 실시예들에서, 메모리 서브시스템(760)은 디바이스(700)에 정보를 저장하는 메모리 디바이스들을 포함한다. 프로세서(710)는 메모리 서브시스템(760)의 구성요소들로부터 데이터를 판독하고 그 구성요소들에 데이터를 기록할 수 있다. 메모리는 (메모리 디바이스에 대한 전력이 중단되는 경우에 변경되지 않는 상태를 갖는) 비휘발성, (메모리 디바이스에 대한 전력이 중단되는 경우에 불확정한 상태를 갖는) 휘발성 메모리 디바이스들, 또는 이들 메모리들 양자를 포함할 수 있다. 메모리(760)는 애플리케이션 데이터, 사용자 데이터, 음악, 사진들, 문서들, 또는 다른 데이터 뿐만 아니라 시스템(700)의 애플리케이션들 및 기능들의 실행에 관한 시스템 데이터(장기간 또는 일시적)를 저장할 수 있다.
일부 실시예들에서, 메모리 서브시스템(760)은 적층 메모리 디바이스(762)를 포함할 수 있고, 여기서, 적층 메모리 디바이스는 메모리 디바이스가 적층 메모리의 개별 다이들 각각상의 어레이와 동일한 다이상에서 주변 로직을 인에이블하거나, 적층 메모리 디바이스의 다수의 다이들에 대한 공유 주변 로직을 인에이블하는지 정의하도록 구성가능하다. 적층 메모리 디바이스는 예를 들어, 도 5에 예시된 구성요소들을 포함할 수 있다.
접속성(770)은 디바이스(700)가 외부 디바이스들과 통신하도록 인에이블하기 위해 하드웨어 디바이스들(예를 들어, 무선 통신, 유선 통신, 또는 양자를 위한 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 디바이스는 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 개별 디바이스들 뿐만 아니라 헤드셋들, 프린터들, 또는 다른 디바이스들과 같은 주변기기들일 수 있다.
접속성(770)은 다수의 상이한 타입의 접속성을 포함할 수 있다. 일반화하기 위해, 셀룰러 접속성(772) 및 무선 접속성(774)을 갖는 디바이스(700)가 예시되어 있다. 셀룰러 접속성(772)은 일반적으로, 4G/LTE(Long Term Evolution), GSM(global system for mobile communication) 또는 변형물들 또는 파생물들, CDMA(code division multiple access) 또는 변형물들 또는 파생물들, TDM(time division multiplexing) 또는 변형물들 또는 파생물들, 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 것과 같은, 무선 캐리어들에 의해 제공된 셀룰러 네트워크 접속성을 칭한다. 무선 접속성(774)은 셀룰러가 아닌 무선 접속성을 칭하고, (블루투스와 같은) 개인 영역 네트워크들, (Wi-Fi와 같은) 로컬 영역 네트워크들, (WiMax와 같은) 광역 네트워크들, 및 다른 무선 통신을 포함할 수 있다. 접속성은 하나 이상의 전방향성 또는 지향성 안테나들(776)을 포함할 수 있다.
주변 접속들(780)은 주변 접속을 이루기 위한 하드웨어 인터페이스들 및 커넥터들 뿐만 아니라 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 디바이스(700)는 다른 컴퓨팅 디바이스들로의 주변 디바이스들("으로(to)"(782)) 뿐만 아니라 그에 접속된 주변 디바이스들("로부터(from)"(784)) 양자일 수 있다는 것이 이해될 것이다. 디바이스(700)는 디바이스(700)상에서 컨텐츠의 (다운로딩, 업로딩, 변경, 또는 동기화와 같은) 관리와 같은 목적을 위해 다른 컴퓨팅 디바이스들에 접속하기 위한 "도킹" 커넥터를 일반적으로 갖는다. 추가로, 도킹 커넥터는 예를 들어, 시청각 또는 다른 시스템들로의 콘텐츠 출력을 디바이스(700)가 제어하게 하는 특정한 주변기기들에 디바이스(700)가 접속되게 할 수 있다.
사설 도킹 커넥터 또는 다른 사설 접속 하드웨어에 부가하여, 디바이스(700)는 공통 또는 표준-기반 커넥터들을 통해 주변 접속들(780)을 이룰 수 있다. 공통 타입들은 (다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있는) USB(Universal Serial Bus), MDP(MiniDisplayPort)를 포함하는 디스플레이포트(DisplayPort), HDMI(High Definition Multimedia Interface), 파이어와이어(Firewire), 또는 다른 타입을 포함할 수 있다.
도 8은 재구성가능한 적층 메모리를 포함하는 컴퓨팅 시스템의 일 실시예이다. 컴퓨팅 시스템은 컴퓨터, 서버, 게임 콘솔, 또는 다른 컴퓨팅 장치를 포함할 수 있다. 이러한 예시에서, 본 설명과 밀접한 관계가 없는 특정한 표준 및 널리 공지된 컴포넌트들은 나타내지 않는다. 일부 실시예들하에서, 컴퓨팅 시스템(800)은 데이터의 송신을 위한 인터커넥트 또는 크로스바(805) 또는 다른 통신 수단을 포함한다. 컴퓨팅 시스템(800)은 정보를 프로세싱하기 위해 인터커넥트(805)와 결합된 하나 이상의 프로세서들(810)과 같은 프로세싱 수단을 포함할 수 있다. 프로세서들(810)은 하나 이상의 물리적 프로세서들 및 하나 이상의 논리적 프로세서들을 포함할 수 있다. 인터커넥트(805)는 간략화를 위해 단일 인터커넥트로서 예시되지만, 다수의 상이한 인터커넥트들 또는 버스들을 나타낼 수 있고 이러한 인터커넥트들에 대한 컴포넌트 접속들은 변할 수 있다. 도 8에 도시된 인터커넥트(805)는 임의의 하나 이상의 개별 물리적 버스들, 점 대 점 접속들, 또는 적절한 브리지들, 어댑터들, 또는 제어기들에 의해 접속된 양자를 나타내는 추상적 개념(abstraction)이다.
일부 실시예들에서, 컴퓨터 시스템(800)은 프로세서들(810)에 의해 실행될 정보 및 명령어들을 저장하는 메인 메모리(815)로서 랜덤 액세스 메모리(RAM) 또는 다른 동적 저장 디바이스 또는 구성요소를 더 포함한다. RAM 메모리는 메모리 콘텐츠의 리프레싱을 요구하는 동적 랜덤 액세스 메모리(DRAM), 및 콘텐츠의 리프레싱을 요구하지는 않지만 비용을 증가시키는 정적 랜덤 액세스 메모리(SRAM)를 포함한다. 일부 실시예들에서, 메인 메모리는 컴퓨팅 시스템의 사용자에 의해 네트워크 브라우징 활성화에서 사용하기 위한 브라우저 애플리케이션을 포함하는 애플리케이션들의 활성 스토리지를 포함할 수 있다. DRAM 메모리는 신호들을 제어하기 위한 클록 신호를 포함하는 동기 동적 랜덤 액세스 메모리(SDRAM), 및 확장 데이터 출력 동적 랜덤 액세스 메모리(EDO DRAM)를 포함할 수 있다. 일부 실시예들에서, 시스템의 메모리는 특정한 레지스터들 또는 다른 특수용 메모리를 포함할 수 있다.
일부 실시예들에서, 메인 메모리(815)는 적층 메모리(817)를 포함하고, 여기서, 적층 메모리 디바이스는 메모리 디바이스가 적층 메모리의 개별 다이들 각각상의 어레이와 동일한 다이상에서 주변 로직을 인에이블하거나, 적층 메모리 디바이스의 다수의 다이들에 대한 공유 주변 로직을 인에이블하는지 정의하도록 구성가능하다. 적층 메모리 디바이스는 예를 들어, 도 5에 예시된 구성요소들을 포함할 수 있다.
컴퓨팅 시스템(800)은 프로세서들(810)에 대한 정적 정보 및 명령어들을 저장하는 판독 전용 메모리(ROM)(820) 또는 정적 저장 디바이스를 또한 포함할 수 있다. 컴퓨팅 시스템(800)은 특정한 구성요소들의 저장을 위한 하나 이상의 비휘발성 메모리 구성요소들(825)을 포함할 수 있다.
하나 이상의 송신기들 또는 수신기들(840)이 인터커넥트(805)에 또한 결합될 수 있다. 일부 실시예들에서, 컴퓨팅 시스템(800)은 데이터의 수신 또는 송신을 위한 하나 이상의 포트들(845)을 포함할 수 있다. 컴퓨팅 시스템(800)은 무선 신호들을 통한 데이터의 수신을 위해 하나 이상의 전방향성 또는 지향성 안테나들(847)을 더 포함할 수 있다.
일부 실시예들에서, 컴퓨팅 시스템(800)은 하나 이상의 입력 디바이스들(850)을 포함하고, 여기서, 입력 디바이스들은 키보드, 마우스, 터치 패드, 음성 커맨드 인식, 제스처 인식, 센서들 또는 모니터들(전력 및 성능 데이터를 제공하는 센서들 또는 모니터들을 포함함), 또는 입력을 컴퓨팅 시스템에 제공하는 다른 디바이스 중 하나 이상을 포함한다.
컴퓨팅 시스템(800)은 인터커넥트(805)를 통해 출력 디스플레이(855)에 또한 결합될 수 있다. 일부 실시예들에서, 디스플레이(855)는 정보 또는 콘텐츠를 사용자에게 디스플레이하는 액정 디스플레이(LCD) 또는 임의의 다른 디스플레이 기술을 포함할 수 있다. 일부 환경들에서, 디스플레이(855)는 입력 디바이스의 적어도 일부로서 또한 이용될 수 있는 터치-스크린을 포함할 수 있다. 일부 환경들에서, 디스플레이(855)는 오디오 정보를 제공하는 스피커와 같은 오디오 디바이스일 수 있거나 오디오 디바이스를 포함할 수 있다.
컴퓨팅 시스템(800)은 전력을 제공하거나 생성하는 전원, 배터리, 태양 전지, 연료 전지, 또는 다른 시스템 또는 디바이스를 포함할 수 있는 전력 디바이스 또는 시스템(860)을 또한 포함할 수 있다. 전력 디바이스 또는 시스템(860)에 의해 제공된 전력은 요구되는 경우에 컴퓨팅 시스템(800)의 구성요소들에 분배될 수 있다.
상기 설명에서, 설명을 목적으로, 다수의 특정한 상세 사항들이 본 발명의 완전한 이해를 제공하기 위해 설명된다. 그러나, 본 발명이 이들 특정한 상세사항들 중 일부 없이 실시될 수 있다는 것이 당업자에게 명백할 것이다. 다른 경우들에서, 널리 공지된 구조들 및 디바이스들은 블록도 형태로 도시된다. 예시된 컴포넌트들 사이에는 중간 구조물이 존재할 수 있다. 본 명세서에 설명되거나 예시된 컴포넌트들은 예시되거나 설명되지 않은 추가의 입력들 또는 출력들을 가질 수 있다.
다양한 실시예들이 다양한 프로세스들을 포함할 수 있다. 이들 프로세스들은 하드웨어 컴포넌트들에 의해 수행될 수 있거나, 명령어들이 프로그램된 범용 또는 특수용 프로세서 또는 로직 회로들로 하여금 프로세스들을 수행하게 하기 위해 사용될 수 있는 컴퓨터 프로그램 또는 머신-실행가능 명령어들로 실시될 수 있다. 대안으로는, 프로세스들은 하드웨어와 소프트웨어의 조합에 의해 수행될 수 있다.
다양한 실시예들의 부분들이 특정한 실시예들에 따라 프로세스를 수행하도록 하나 이상의 프로세서들에 의한 실행을 위해 컴퓨터(또는 다른 전자 디바이스들)를 프로그램하도록 사용될 수 있는 컴퓨터 프로그램 명령어들이 저장된 컴퓨터 판독가능 저장 매체를 포함할 수 있는 컴퓨터 프로그램 제품으로서 제공될 수 있다. 컴퓨터-판독가능 매체는 플로피 디스켓들, 광 디스크들, 컴팩트 디스크 판독 전용 메모리(CD-ROM), 및 광자기 디스크들, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 소거가능한 프로그램가능 판독 전용 메모리(EPROM), 전기적으로 소거가능한 프로그램가능 판독 전용 메모리(EEPROM), 자기 또는 광 카드들, 플래시 메모리, 또는 전자 명령들을 저장하는데 적합한 다른 타입의 컴퓨터 판독가능 매체를 포함할 수 있지만, 이에 제한되지 않는다. 더욱이, 실시예들은 컴퓨터 프로그램 제품으로서 또한 다운로딩될 수 있고, 여기서, 프로그램은 원격 컴퓨터로부터 요청하는 컴퓨터로 전송될 수 있다.
다수의 방법들이 그들의 가장 기본적인 형태로 설명되지만, 프로세스들이 방법들 중 임의의 것에 추가되거나 그로부터 삭제될 수 있고 정보가 본 발명의 기본 범위를 벗어나지 않고 설명한 메시지들 중 임의의 것에 추가되거나 그로부터 제거될 수 있다. 다수의 다른 변형들 및 구성들이 이루어질 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 특정한 실시예들이 본 발명을 제한하는 것이 아니라 본 발명을 예시하기 위해 제공된다. 본 발명의 실시예들의 범위는 위에서 제공된 특정한 예들에 의해 결정되는 것이 아니라 아래의 특허청구범위에 의해서만 결정된다.
구성요소 "A"가 구성요소 "B"에 또는 구성요소 "B"와 결합된다고 하는 경우에, 구성요소 A는 구성요소 B에 직접 결합될 수 있거나 예를 들어, 구성요소 C를 통해 간접적으로 결합될 수 있다. 컴포넌트, 특징, 구조, 프로세스, 또는 특성 A가 컴포넌트, 특징, 구조, 프로세스, 또는 특성 B를 "초래한다"는 것을 명세서 또는 청구항들이 언급할 때, 이것은 "A"가 "B"의 적어도 부분적 원인이지만, "B"를 초래하는 것을 보조하는 적어도 하나의 다른 컴포넌트, 특징, 구조, 프로세스, 또는 특성이 또한 존재한다는 것을 의미한다. 컴포넌트, 특징, 구조, 프로세스, 또는 특성이 포함될 "수도"있거나, 포함"될 수" 있다는 것을 명세서가 나타내는 경우에, 그 특정한 컴포넌트, 특징, 구조, 프로세스, 또는 특성은 포함되도록 요구되는 것은 아니다. 명세서 또는 청구항이 "하나의" 구성요소를 지칭하는 경우에, 이것은 설명한 구성요소들 중 단지 하나만이 존재한다는 것을 의미하지 않는다.
실시예는 본 발명의 구현 또는 예이다. "실시예", "일 실시예", "일부 실시예들", 또는 "다른 실시예들"에 대한 본 명세서에서의 참조는, 실시예와 관련하여 설명한 특정한 특징, 구조, 또는 특성이 반드시 모든 실시예들이 아니라 적어도 일부 실시예들에 포함된다는 것을 의미한다. "실시예", "일 실시예", 또는 "일부 실시예들"의 다양한 출현이 반드시 동일한 실시예를 모두 지칭하지는 않는다. 본 발명의 예시적인 실시예들의 상술한 설명에서, 다양한 특징들이 본 개시물을 간소화하고 다양한 발명의 양태들 중 하나 이상의 이해를 보조하기 위해 단일의 실시예, 도형, 또는 그것의 설명으로 때때로 함께 그룹화된다는 것을 이해해야 한다. 그러나, 본 개시물의 이러한 방법은 청구된 발명이 각각의 청구항에서 명백하게 인용된 것보다 많은 특징들을 요구한다는 의도를 반영하는 것으로서 해석되어서는 안 된다. 오히려, 아래의 청구항들을 반영할 때, 발명의 양태들은 단일의 상술한 개시된 실시예의 모든 특징들보다 적은 특징들에 있다. 따라서, 청구항들은 이에 의해 이러한 설명에 통합되고, 각각의 청구항은 본 발명의 개별 실시예로서 자체적으로 독립해 있다.
일부 실시예들에서, 메모리 디바이스는 복수의 메모리 다이들을 포함하는 DRAM - 각각의 메모리 다이는 복수의 메모리 어레이들을 포함하고, 각각의 메모리 어레이는 주변 로직 회로들 및 구성가능한 로직을 포함함 -; 및 DRAM과 결합된 시스템 구성요소 - 시스템 구성요소는 메모리 제어기를 포함함 -;를 포함한다. 메모리 제어기는 하나 이상의 메모리 어레이들에 대한 개별 또는 공유 주변 로직 회로들을 제공하기 위해 메모리 어레이들의 구성가능한 로직을 제어하기 위한 것이고, 구성가능한 로직은 주변 로직 회로들 중 하나 이상을 인에이블하거나 디스에이블하고 메모리 어레이들 사이의 하나 이상의 입력/출력(I/O) 접속들을 인에이블하거나 디스에이블하도록 구성가능하다.
일부 실시예들에서, 각각의 메모리 어레이에 대한 구성가능한 로직은 메모리 제어기에 의해 동적으로 재구성가능하다. 일부 실시예들에서, 메모리 제어기는 성능 고려사항, 전력 고려사항, 또는 양자에 기초하여 메모리 어레이들의 구성가능한 로직을 설정하기 위한 것이다.
일부 실시예들에서, 메모리 제어기는 주변 로직 회로들이 메모리 어레이들 각각에 대한 개별 주변 로직 회로들로서 동작하는 것을 제공하기 위해 복수의 메모리 어레이들에 대한 구성 로직을 설정함으로써 제1 모드를 확립하기 위한 것이다. 일부 실시예들에서, 주변 로직의 설정은 제1 다이상의 제1 어레이와 제2 다이상의 제2 어레이 사이의 I/O 접속들을 디스에이블하는 것을 더 제공하고, 여기서, 제1 모드는 고성능 모드이다.
일부 실시예들에서, 메모리 제어기는 메모리 어레이들에 대한 공유 주변 로직 회로로서 동작하도록 주변 로직 회로들의 제1 세트를 인에이블하고 주변 로직 회로들의 제2 세트를 디스에이블하기 위해 복수의 메모리 어레이들에 대한 구성 로직을 설정함으로써 제2 모드를 확립하기 위한 것이다. 일부 실시예들에서, 주변 로직의 설정은 제1 다이상의 제1 어레이와 제2 다이상의 제2 어레이 사이의 I/O 접속들을 인에이블하는 것을 더 제공하고, 여기서, 제2 모드는 저전력 모드이다.
일부 실시예들에서, 메모리 제어기는 메모리 어레이들의 구성 로직을 설정하는데 있어서 독립적으로 동작하기 위한 것이다.
일부 실시예들에서, 메모리 제어기는 메모리 어레이들의 구성 로직을 설정하는데 있어서 외부 제어들에 응답하여 동작한다.
일부 실시예들에서, 메모리 디바이스의 복수의 메모리 다이들은 TSV들에 의해 접속된다.
일부 실시예들에서, 하나 이상의 메모리 어레이들에 대한 주변 로직 회로들을 인에이블하거나 디스에이블하는 것은 하나 이상의 메모리 어레이들 각각에 대한 열 디코더 및 감지 증폭기들을 인에이블하거나 디스에이블하는 것을 포함한다. 일부 실시예들에서, 하나 이상의 메모리 어레이들에 대한 주변 로직을 디스에이블하는 것은 하나 이상의 메모리 어레이들 각각에 대한 열 디코더 및 감지 증폭기들을 파워 다운하는 것을 포함한다.
일부 실시예들에서, 제1 메모리 다이상의 메모리 어레이의 비트라인들은 제2 메모리 다이상의 메모리 어레이의 구성가능한 로직에 접속되고, 하나 이상의 메모리 어레이들 사이의 하나 이상의 I/O 접속들을 인에이블하는 것은 제1 메모리 다이상의 메모리 어레이의 비트라인들을 제2 메모리 다이상의 메모리 어레이의 비트라인들에 접속하는 것을 포함한다.
일부 실시예들에서, 방법은 메모리 다이들의 스택을 포함하는 DRAM의 동작에 관한 동작 상태를 모니터링하는 단계 - 동작 상태는 성능, 전력 소비, 또는 양자와 관련됨 -; 동작 상태가 변경되어야 하는지를 결정하기 위해 성능, 전력 소비, 또는 양자에 대한 원하는 파라미터들 또는 정책들에 동작 상태를 비교하는 단계; 및 동작 상태가 변경되어야 한다는 결정시에, 메모리 다이들의 스택의 메모리 어레이들의 하나 이상의 주변 로직 회로들을 인에이블하거나 디스에이블하고 메모리 어레이들 사이의 하나 이상의 I/O 접속들을 인에이블하거나 디스에이블하는 단계를 포함한다.
일부 실시예들에서, 동작 상태를 변경하는 것은 메모리 어레이들 각각에 대한 주변 로직 회로들의 공유를 디스에이블함으로써 고성능 상태를 확립하는 것을 포함한다.
일부 실시예들에서, 동작 상태를 변경하는 것은 주변 로직 회로들 모두 보다 적은 주변 로직 회로의 메모리 어레이들에 의한 공유를 인에이블함으로써 저전력 상태를 확립하는 것을 포함한다.
일부 실시예들에서, 메모리 어레이들의 주변 로직 회로들을 인에이블하거나 디스에이블하고 메모리 어레이들 사이의 하나 이상의 I/O 접속들을 인에이블하거나 디스에이블하는 단계는 메모리 어레이들 각각에 대한 구성 로직을 설정하는 단계를 포함한다.
일부 실시예들에서, 메모리 어레이들에 대한 주변 로직 회로들을 인에이블하거나 디스에이블하는 단계는 하나 이상의 메모리 어레이들 각각에 대한 열 디코더 및 감지 증폭기들을 인에이블하거나 디스에이블하는 단계를 포함한다.
일부 실시예들에서, 메모리 어레이들 사이의 하나 이상의 I/O 접속들을 인에이블하거나 디스에이블하는 단계는 제1 메모리 어레이의 비트라인들과 제2 메모리 어레이의 비트라인들 사이의 접속들을 인에이블하거나 디스에이블하는 단계를 포함한다.
일부 실시예들에서, 시스템은 시스템에 대한 데이터를 프로세싱하는 프로세서; 데이터를 송신하고, 데이터를 수신하거나 양자를 위해 전방향성 안테나와 결합된 송신기, 수신기, 또는 양자; 및 데이터의 저장을 위한 스택 디바이스를 포함하고, 메모리 디바이스는 복수의 메모리 다이들 - 각각의 메모리 다이는 복수의 메모리 어레이들을 포함하고, 각각의 메모리 어레이는 주변 로직 회로들 및 구성가능한 로직을 포함함 -, 및 복수의 메모리 다이들과 결합된 시스템 구성요소 - 시스템 구성요소는 메모리 제어기를 포함함 -;를 포함한다. 일부 실시예들에서, 메모리 제어기는 하나 이상의 메모리 어레이들에 대한 개별 또는 공유 주변 로직 회로들을 제공하기 위해 메모리 어레이들의 구성가능한 로직을 제어하기 위한 것이고, 구성가능한 로직은 주변 로직 회로들 중 하나 이상을 인에이블하거나 디스에이블하고 메모리 어레이들 사이의 하나 이상의 I/O 접속들을 인에이블하거나 디스에이블하도록 동적으로 구성가능하다.
일부 실시예들에서, 하나 이상의 메모리 어레이들에 대한 주변 로직 회로들을 인에이블하거나 디스에이블하는 것은 하나 이상의 메모리 어레이들 각각에 대한 열 디코더 및 감지 증폭기들을 인에이블하거나 디스에이블하는 것을 포함한다.
일부 실시예들에서, 하나 이상의 메모리 어레이들에 대한 주변 로직을 디스에이블하는 것은 하나 이상의 메모리 어레이들 각각에 대한 열 디코더 및 감지 증폭기들을 파워 다운하는 것을 포함한다.
일부 실시예들에서, 제1 메모리 다이상의 각각의 메모리 어레이의 비트라인들은 제2 메모리 다이상의 메모리 어레이의 구성가능한 로직에 접속되고, 하나 이상의 메모리 어레이들 사이의 하나 이상의 I/O 접속들을 인에이블하는 것은 제1 메모리 다이상의 메모리 어레이의 비트라인들을 제2 메모리 다이상의 메모리 어레이의 비트라인들에 접속하는 것을 포함한다.
일부 실시예들에서, 프로세서에 의해 실행될 때, 프로세서로 하여금 동작들을 수행하게 하는 명령어들의 시퀀스를 나타내는 데이터가 저장된 컴퓨터 판독가능 저장 매체가 제공되고, 동작들은 메모리 다이들의 스택을 포함하는 메모리의 동작에 관한 동작 상태를 모니터링하는 동작 - 동작 상태는 성능, 전력 소비, 또는 양자와 관련됨 -; 동작 상태가 변경되어야 하는지를 결정하기 위해 성능, 전력 소비, 또는 양자에 대한 원하는 파라미터들 또는 정책들에 동작 상태를 비교하는 동작; 및 동작 상태가 변경되어야 한다는 결정시에, 메모리 다이들의 스택의 메모리 어레이들의 하나 이상의 주변 로직 회로들을 인에이블하거나 디스에이블하고 메모리 어레이들 사이의 하나 이상의 I/O 접속들을 인에이블하거나 디스에이블하는 동작을 포함한다.
일부 실시예들에서, 메모리 어레이들의 주변 로직 회로들을 인에이블하거나 디스에이블하고 메모리 어레이들 사이의 하나 이상의 I/O 접속들을 인에이블하거나 디스에이블하는 것은 메모리 어레이들 각각에 대한 구성 로직을 설정하는 것을 포함한다.
일부 실시예들에서, 메모리 어레이들에 대한 주변 로직 회로들을 인에이블하거나 디스에이블하는 것은 하나 이상의 메모리 어레이들 각각에 대한 열 디코더 및 감지 증폭기들을 인에이블하거나 디스에이블하는 것을 포함한다.
일부 실시예들에서, 메모리 어레이들 사이의 하나 이상의 I/O 접속들을 인에이블하거나 디스에이블하는 것은 제1 메모리 어레이의 비트라인들과 제2 메모리 어레이의 비트라인들 사이의 접속들을 인에이블하거나 디스에이블하는 것을 포함한다.

Claims (29)

  1. 메모리 디바이스로서,
    복수의 메모리 다이를 포함하는 동적 랜덤-액세스 메모리(DRAM) - 각각의 메모리 다이는 복수의 메모리 어레이를 포함하고, 각각의 메모리 어레이는 주변 로직 회로들 및 구성가능한 로직을 포함함 -; 및
    상기 DRAM과 결합된 시스템 구성요소 - 상기 시스템 구성요소는 메모리 제어기를 포함함 -;
    를 포함하고,
    상기 메모리 제어기는 하나 이상의 메모리 어레이에 대한 개별 또는 공유 주변 로직 회로들을 제공하기 위해 상기 메모리 어레이들의 상기 구성가능한 로직을 제어하고,
    상기 메모리 제어기가 상기 DRAM의 성능, 전력 소비, 또는 양자와 관련된 동작 상태를 성능, 전력 소비, 또는 양자에 대한 원하는 파라미터들 또는 정책들과 비교하여 상기 동작 상태가 변경되어야 한다고 결정하는 경우, 상기 메모리 제어기는 상기 구성가능한 로직이 상기 주변 로직 회로들 중 하나 이상을 인에이블하거나 디스에이블하고 상기 메모리 어레이들 사이의 하나 이상의 I/O(입력/출력) 접속들을 인에이블하거나 디스에이블하게 하는 메모리 디바이스.
  2. 제1항에 있어서,
    각각의 메모리 어레이에 대한 구성가능한 로직은 상기 메모리 제어기에 의해 동적으로 재구성가능한 메모리 디바이스.
  3. 삭제
  4. 제2항에 있어서,
    상기 메모리 제어기는 상기 주변 로직 회로들이 상기 메모리 어레이들 각각에 대한 개별 주변 로직 회로들로서 동작하게 하기 위해 복수의 메모리 어레이들에 대한 구성 로직을 설정함으로써 제1 모드를 확립하는 메모리 디바이스.
  5. 제4항에 있어서,
    상기 주변 로직을 설정하는 것은 제1 다이상의 제1 어레이와 제2 다이상의 제2 어레이 사이의 I/O 접속들을 디스에이블하는 것을 더 제공하는 메모리 디바이스.
  6. 제4항에 있어서,
    상기 제1 모드는 고성능 모드인 메모리 디바이스.
  7. 제4항에 있어서,
    상기 메모리 제어기는 주변 로직 회로들의 제1 세트를 상기 메모리 어레이들에 대한 공유 주변 로직 회로들로서 동작하도록 인에이블하고 주변 로직 회로들의 제2 세트를 디스에이블하기 위해, 복수의 메모리 어레이에 대한 상기 구성 로직을 설정함으로써 제2 모드를 확립하는 메모리 디바이스.
  8. 제7항에 있어서,
    상기 주변 로직을 설정하는 것은 제1 다이상의 제1 어레이와 제2 다이상의 제2 어레이 사이의 I/O 접속들을 인에이블하는 것을 더 제공하는 메모리 디바이스.
  9. 제7항에 있어서,
    상기 제2 모드는 저전력 모드인 메모리 디바이스.
  10. 제2항에 있어서,
    상기 메모리 제어기는 상기 메모리 어레이들의 구성 로직을 설정하는데 있어서 독립적으로 동작하는 메모리 디바이스.
  11. 제2항에 있어서,
    상기 메모리 제어기는 상기 메모리 어레이들의 구성 로직을 설정하는데 있어서 외부 제어들에 응답하여 동작하는 메모리 디바이스.
  12. 제1항에 있어서,
    상기 복수의 메모리 다이들은 관통 실리콘 비아들(TSVs)에 의해 접속되는 메모리 디바이스.
  13. 제1항에 있어서,
    하나 이상의 메모리 어레이에 대한 주변 로직 회로들을 인에이블하거나 디스에이블하는 것은 상기 하나 이상의 메모리 어레이들 각각에 대한 열(columne) 디코더 및 감지 증폭기들을 인에이블하거나 디스에이블하는 것을 포함하는 메모리 디바이스.
  14. 제13항에 있어서,
    상기 하나 이상의 메모리 어레이들에 대한 주변 로직을 디스에이블하는 것은 상기 하나 이상의 메모리 어레이들 각각에 대한 상기 열 디코더 및 감지 증폭기들을 파워 다운(power down)하는 것을 포함하는 메모리 디바이스.
  15. 제14항에 있어서,
    제1 메모리 다이상의 메모리 어레이의 비트라인들은 제2 메모리 다이상의 메모리 어레이의 구성가능한 로직에 접속되고, 하나 이상의 메모리 어레이 사이의 하나 이상의 I/O 접속을 인에이블하는 것은 상기 제1 메모리 다이상의 메모리 어레이의 비트라인들을 상기 제2 메모리 다이상의 메모리 어레이의 비트라인들에 접속하는 것을 포함하는 메모리 디바이스.
  16. 방법으로서,
    메모리 다이들의 스택을 포함하는 동적 랜덤-액세스 메모리(DRAM)의 동작에 관한 동작 상태를 모니터링하는 단계 - 상기 동작 상태는 성능, 전력 소비, 또는 양자와 관련됨 -;
    상기 동작 상태가 변경되어야 하는지를 결정하기 위해, 상기 동작 상태를 성능, 전력 소비, 또는 양자에 대한 원하는 파라미터들 또는 정책들과 비교하는 단계; 및
    상기 동작 상태가 변경되어야 한다는 결정시에, 상기 메모리 다이들의 스택의 메모리 어레이들의 하나 이상의 주변 로직 회로를 인에이블하거나 디스에이블하고 상기 메모리 어레이들 사이의 하나 이상의 I/O 접속들을 인에이블하거나 디스에이블하는 단계
    를 포함하는 방법.
  17. 제16항에 있어서,
    동작 상태를 변경하는 것은 상기 메모리 어레이들 각각에 대한 주변 로직 회로들의 공유를 디스에이블함으로써 고성능 상태를 확립하는 것을 포함하는 방법.
  18. 제16항에 있어서,
    상기 동작 상태를 변경하는 것은 상기 주변 로직 회로들 전부보다 적은 주변 로직 회로들의 상기 메모리 어레이들에 의한 공유를 인에이블함으로써 저전력 상태를 확립하는 것을 포함하는 방법.
  19. 제16항에 있어서,
    상기 메모리 어레이들의 주변 로직 회로들을 인에이블하거나 디스에이블하고 상기 메모리 어레이들 사이의 하나 이상의 I/O 접속들을 인에이블하거나 디스에이블하는 단계는 상기 메모리 어레이들 각각에 대한 구성 로직을 설정하는 것을 포함하는 방법.
  20. 제16항에 있어서,
    상기 메모리 어레이들에 대한 주변 로직 회로들을 인에이블하거나 디스에이블하는 단계는 상기 하나 이상의 메모리 어레이들 각각에 대한 열 디코더 및 감지 증폭기들을 인에이블하거나 디스에이블하는 것을 포함하는 방법.
  21. 제20항에 있어서,
    상기 메모리 어레이들 사이의 하나 이상의 I/O 접속들을 인에이블하거나 디스에이블하는 단계는 제1 메모리 어레이의 비트라인들과 제2 메모리 어레이의 비트라인들 사이의 접속들을 인에이블하거나 디스에이블하는 것을 포함하는 방법.
  22. 시스템으로서,
    상기 시스템에 대한 데이터를 프로세싱하는 프로세서;
    데이터를 송신하거나, 데이터를 수신하거나, 데이터를 송수신하기 위해 전방향성 안테나와 결합된 송신기, 수신기, 또는 양자; 및
    데이터의 저장을 위한 적층 디바이스
    를 포함하고,
    메모리 디바이스는:
    복수의 메모리 다이들 - 각각의 메모리 다이는 복수의 메모리 어레이들을 포함하고, 각각의 메모리 어레이는 주변 로직 회로들 및 구성가능한 로직을 포함함 -, 및
    상기 복수의 메모리 다이와 결합된 시스템 구성요소 - 상기 시스템 구성요소는 메모리 제어기를 포함함 -,
    를 포함하고,
    상기 메모리 제어기는 하나 이상의 메모리 어레이에 대한 개별 또는 공유 주변 로직 회로들을 제공하기 위해 상기 메모리 어레이들의 상기 구성가능한 로직을 제어하고,
    상기 메모리 제어기가 상기 메모리 다이들의 성능, 전력 소비, 또는 양자와 관련된 동작 상태를 성능, 전력 소비, 또는 양자에 대한 원하는 파라미터들 또는 정책들과 비교하여 상기 동작 상태가 변경되어야 한다고 결정하는 경우, 상기 메모리 제어기는 상기 구성가능한 로직이 상기 주변 로직 회로들 중 하나 이상을 인에이블하거나 디스에이블하고 상기 메모리 어레이들 사이의 하나 이상의 I/O(입력/출력) 접속들을 인에이블하거나 디스에이블하게 하는 시스템.
  23. 제22항에 있어서,
    상기 하나 이상의 메모리 어레이들에 대한 주변 로직 회로들을 인에이블하거나 디스에이블하는 것은 상기 하나 이상의 메모리 어레이들 각각에 대한 열 디코더 및 감지 증폭기들을 인에이블하거나 디스에이블하는 것을 포함하는 시스템.
  24. 제23항에 있어서,
    상기 하나 이상의 메모리 어레이들에 대한 주변 로직을 디스에이블하는 것은 상기 하나 이상의 메모리 어레이들 각각에 대한 상기 열 디코더 및 감지 증폭기들을 파워 다운하는 것을 포함하는 시스템.
  25. 제24항에 있어서,
    제1 메모리 다이상의 각각의 메모리 어레이의 비트라인들은 제2 메모리 다이상의 메모리 어레이의 구성가능한 로직에 접속되고, 하나 이상의 메모리 어레이 사이의 하나 이상의 I/O 접속을 인에이블하는 것은 상기 제1 메모리 다이상의 메모리 어레이의 비트라인들을 상기 제2 메모리 다이상의 메모리 어레이의 비트라인들에 접속하는 것을 포함하는 시스템.
  26. 프로세서에 의해 실행될 때, 상기 프로세서로 하여금, 동작들을 수행하게 하는 명령어들의 시퀀스를 나타내는 데이터가 저장된 컴퓨터-판독가능 저장 매체로서,
    상기 동작들은,
    메모리 다이들의 스택을 포함하는 메모리의 동작에 관한 동작 상태를 모니터링하는 것 - 상기 동작 상태는 성능, 전력 소비, 또는 양자와 관련됨 -;
    상기 동작 상태가 변경되어야 하는지를 결정하기 위해 상기 동작 상태를 성능, 전력 소비, 또는 양자에 대한 원하는 파라미터들 또는 정책들과 비교하는 것; 및
    상기 동작 상태가 변경되어야 한다는 결정시에, 상기 메모리 다이들의 스택의 메모리 어레이들의 하나 이상의 주변 로직 회로들을 인에이블하거나 디스에이블하고 상기 메모리 어레이들 사이의 하나 이상의 I/O(입력/출력) 접속들을 인에이블하거나 디스에이블하는 것을 포함하는 컴퓨터-판독가능 저장 매체.
  27. 제26항에 있어서,
    상기 메모리 어레이들의 주변 로직 회로들을 인에이블하거나 디스에이블하고 상기 메모리 어레이들 사이의 하나 이상의 I/O 접속들을 인에이블하거나 디스에이블하는 것은 상기 메모리 어레이들 각각에 대한 구성 로직을 설정하는 것을 포함하는 컴퓨터-판독가능 저장 매체.
  28. 제27항에 있어서,
    상기 메모리 어레이들에 대한 주변 로직 회로들을 인에이블하거나 디스에이블하는 것은 상기 하나 이상의 메모리 어레이들 각각에 대한 열 디코더 및 감지 증폭기들을 인에이블하거나 디스에이블하는 것을 포함하는 컴퓨터-판독가능 저장 매체.
  29. 제28항에 있어서,
    상기 메모리 어레이들 사이의 하나 이상의 I/O 접속들을 인에이블하거나 디스에이블하는 것은 제1 메모리 어레이의 비트라인들과 제2 메모리 어레이의 비트라인들 사이의 접속들을 인에이블하거나 디스에이블하는 것을 포함하는 컴퓨터-판독가능 저장 매체.
KR1020157001488A 2012-09-25 2013-06-11 성능 및 전력을 위해 구성가능한 3ｄ 메모리 KR101728973B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/626,720 2012-09-25
US13/626,720 US8737108B2 (en) 2012-09-25 2012-09-25 3D memory configurable for performance and power
PCT/US2013/045218 WO2014051729A2 (en) 2012-09-25 2013-06-11 3d memory configurable for performance and power

Publications (2)

Publication Number Publication Date
KR20150023820A KR20150023820A (ko) 2015-03-05
KR101728973B1 true KR101728973B1 (ko) 2017-04-20

Family

ID=50338697

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157001488A KR101728973B1 (ko) 2012-09-25 2013-06-11 성능 및 전력을 위해 구성가능한 3ｄ 메모리

Country Status (5)

Country Link
US (1) US8737108B2 (ko)
EP (1) EP2901456B1 (ko)
JP (1) JP5940735B2 (ko)
KR (1) KR101728973B1 (ko)
WO (1) WO2014051729A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021188718A1 (en) * 2020-03-17 2021-09-23 Micron Technology, Inc. Setting a power mode based on a workload level in a memory sub-system

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8922243B2 (en) 2012-12-23 2014-12-30 Advanced Micro Devices, Inc. Die-stacked memory device with reconfigurable logic
US9697147B2 (en) 2012-08-06 2017-07-04 Advanced Micro Devices, Inc. Stacked memory device with metadata management
US9098666B2 (en) 2012-11-28 2015-08-04 Qualcomm Incorporated Clock distribution network for 3D integrated circuit
US9064077B2 (en) * 2012-11-28 2015-06-23 Qualcomm Incorporated 3D floorplanning using 2D and 3D blocks
JP2014106917A (ja) * 2012-11-29 2014-06-09 Canon Inc 情報処理装置、その制御方法、及びプログラム
US9065722B2 (en) 2012-12-23 2015-06-23 Advanced Micro Devices, Inc. Die-stacked device with partitioned multi-hop network
US9170948B2 (en) * 2012-12-23 2015-10-27 Advanced Micro Devices, Inc. Cache coherency using die-stacked memory device with logic die
US9201777B2 (en) * 2012-12-23 2015-12-01 Advanced Micro Devices, Inc. Quality of service support using stacked memory device with logic die
US9135185B2 (en) * 2012-12-23 2015-09-15 Advanced Micro Devices, Inc. Die-stacked memory device providing data translation
US9536840B2 (en) 2013-02-12 2017-01-03 Qualcomm Incorporated Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods
US9041448B2 (en) 2013-03-05 2015-05-26 Qualcomm Incorporated Flip-flops in a monolithic three-dimensional (3D) integrated circuit (IC) (3DIC) and related methods
US9177890B2 (en) 2013-03-07 2015-11-03 Qualcomm Incorporated Monolithic three dimensional integration of semiconductor integrated circuits
US9171608B2 (en) 2013-03-15 2015-10-27 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods
US9286948B2 (en) 2013-07-15 2016-03-15 Advanced Micro Devices, Inc. Query operations for stacked-die memory device
US9406361B2 (en) 2014-03-27 2016-08-02 Oracle International Corporation Low latency, high bandwidth memory subsystem incorporating die-stacked DRAM
US9214389B2 (en) * 2014-04-29 2015-12-15 Micron Technology, Inc. Methods of forming memory arrays
US9626311B2 (en) 2015-01-22 2017-04-18 Qualcomm Incorporated Memory controller placement in a three-dimensional (3D) integrated circuit (IC) (3DIC) employing distributed through-silicon-via (TSV) farms
US10283171B2 (en) * 2015-03-30 2019-05-07 Taiwan Semicondutor Manufacturing Company, Ltd. Stacked die semiconductor device with separate bit line and bit line bar interconnect structures
US10043796B2 (en) * 2016-02-01 2018-08-07 Qualcomm Incorporated Vertically stacked nanowire field effect transistors
US10763861B2 (en) * 2016-02-13 2020-09-01 HangZhou HaiCun Information Technology Co., Ltd. Processor comprising three-dimensional memory (3D-M) array
US11079936B2 (en) 2016-03-01 2021-08-03 Samsung Electronics Co., Ltd. 3-D stacked memory with reconfigurable compute logic
US10236888B2 (en) * 2016-03-29 2019-03-19 Arm Ltd. Correlated electron switch device
KR20180002939A (ko) * 2016-06-29 2018-01-09 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 패키지, 및 그것을 포함하는 메모리 모듈
US9871020B1 (en) * 2016-07-14 2018-01-16 Globalfoundries Inc. Through silicon via sharing in a 3D integrated circuit
WO2019018124A1 (en) * 2017-07-17 2019-01-24 Micron Technology, Inc. MEMORY CIRCUITS
US10545860B2 (en) * 2017-08-10 2020-01-28 Samsung Electronics Co., Ltd. Intelligent high bandwidth memory appliance
US10474600B2 (en) 2017-09-14 2019-11-12 Samsung Electronics Co., Ltd. Heterogeneous accelerator for highly efficient learning systems
US10437321B2 (en) * 2018-03-12 2019-10-08 Micron Technology, Inc. Low power state implementation in a power management integrated circuit
US10586795B1 (en) * 2018-04-30 2020-03-10 Micron Technology, Inc. Semiconductor devices, and related memory devices and electronic systems
US10867605B2 (en) * 2018-04-30 2020-12-15 Avnera Corporation Earbud having audio recognition neural net processor architecture
US10923462B2 (en) 2018-05-01 2021-02-16 Western Digital Technologies, Inc. Bifurcated memory die module semiconductor device
US10522489B1 (en) 2018-06-28 2019-12-31 Western Digital Technologies, Inc. Manufacturing process for separating logic and memory array
US11631465B2 (en) * 2018-07-03 2023-04-18 Samsung Electronics Co., Ltd. Non-volatile memory device
US10579425B1 (en) 2018-10-04 2020-03-03 International Business Machines Corporation Power aware scheduling of requests in 3D chip stack
US11734550B2 (en) * 2018-12-10 2023-08-22 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional processor
US20200202900A1 (en) 2018-12-21 2020-06-25 Applied Materials, Inc. 3-D DRAM Structure With Vertical Bit-Line
JP7255797B2 (ja) * 2019-03-18 2023-04-11 本田技研工業株式会社 半導体装置
US11282824B2 (en) 2019-04-23 2022-03-22 Xilinx, Inc. Multi-chip structure including a memory die stacked on die having programmable integrated circuit
CN113906505B (zh) * 2019-05-31 2023-04-18 美光科技公司 用于片上系统装置的存储器组件
US20220269436A1 (en) * 2019-07-19 2022-08-25 Rambus Inc. Compute accelerated stacked memory
US11397885B2 (en) * 2020-04-29 2022-07-26 Sandisk Technologies Llc Vertical mapping and computing for deep neural networks in non-volatile memory
US11256591B2 (en) * 2020-06-03 2022-02-22 Western Digital Technologies, Inc. Die memory operation scheduling plan for power control in an integrated memory assembly
US11594537B2 (en) 2020-07-06 2023-02-28 Applied Materials, Inc. 3-d dram cell with mechanical stability
US11417411B2 (en) 2020-11-04 2022-08-16 Micron Technology, Inc. Systems and methods for power savings in row repaired memory
EP4071593A4 (en) * 2021-02-26 2023-08-23 Beijing Vcore Technology Co.,Ltd. SEDRAM-BASED STACKED CACHE MEMORY SYSTEM, AND APPARATUS AND CONTROL METHOD THEREOF
US11721385B2 (en) * 2021-08-12 2023-08-08 Micron Technology, Inc. Dynamic power distribution for stacked memory
US20230343718A1 (en) * 2022-04-25 2023-10-26 Microsoft Technology Licensing, Llc Homogeneous chiplets configurable as a two-dimensional system or a three-dimensional system

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120119287A1 (en) 2010-11-17 2012-05-17 Samsung Electronics Co., Ltd. 3d semiconductor devices and methods of fabricating same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000048570A (ja) * 1998-07-28 2000-02-18 Mitsubishi Electric Corp 半導体記憶装置
JP2001184869A (ja) * 1999-12-28 2001-07-06 Toshiba Corp 半導体記憶装置
JP4936582B2 (ja) * 2000-07-28 2012-05-23 ルネサスエレクトロニクス株式会社 半導体記憶装置
US6721227B2 (en) * 2002-02-11 2004-04-13 Micron Technology, Inc. User selectable banks for DRAM
US6906361B2 (en) * 2002-04-08 2005-06-14 Guobiao Zhang Peripheral circuits of electrically programmable three-dimensional memory
US7046538B2 (en) * 2004-09-01 2006-05-16 Micron Technology, Inc. Memory stacking system and method
US7200021B2 (en) * 2004-12-10 2007-04-03 Infineon Technologies Ag Stacked DRAM memory chip for a dual inline memory module (DIMM)
JP5616636B2 (ja) * 2006-12-14 2014-10-29 ラムバス・インコーポレーテッド マルチダイメモリ素子
KR101462604B1 (ko) * 2008-06-23 2014-11-20 삼성전자주식회사 반도체 장치 및 멀티-칩 패키지
US8031505B2 (en) * 2008-07-25 2011-10-04 Samsung Electronics Co., Ltd. Stacked memory module and system
US7929368B2 (en) 2008-12-30 2011-04-19 Micron Technology, Inc. Variable memory refresh devices and methods
KR101682662B1 (ko) * 2009-07-20 2016-12-06 삼성전자주식회사 3차원 메모리 장치 및 그것의 프로그램 방법
KR101046273B1 (ko) * 2010-01-29 2011-07-04 주식회사 하이닉스반도체 반도체 장치
US8966208B2 (en) * 2010-02-25 2015-02-24 Conversant Ip Management Inc. Semiconductor memory device with plural memory die and controller die
JP2011180848A (ja) * 2010-03-01 2011-09-15 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム、並びに、半導体装置を制御するコントローラ
KR20110112707A (ko) * 2010-04-07 2011-10-13 삼성전자주식회사 층간 연결 유닛을 갖는 적층 메모리 장치, 이를 포함하는 메모리 시스템, 및 전송선의 지연시간 보상 방법
KR101772117B1 (ko) 2010-09-03 2017-08-28 삼성전자 주식회사 저항 스위치 기반의 로직 회로를 갖는 적층 구조의 반도체 메모리 장치 및 그 제조방법
KR20120064482A (ko) * 2010-12-09 2012-06-19 삼성전자주식회사 고속 동작 및 저전력 소모 특성을 갖는 비휘발성 반도체 메모리 장치
KR20130059912A (ko) * 2011-11-29 2013-06-07 에스케이하이닉스 주식회사 반도체 장치
US8867286B2 (en) * 2011-12-20 2014-10-21 Industrial Technology Research Institute Repairable multi-layer memory chip stack and method thereof
JP5932324B2 (ja) * 2011-12-21 2016-06-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその試験方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120119287A1 (en) 2010-11-17 2012-05-17 Samsung Electronics Co., Ltd. 3d semiconductor devices and methods of fabricating same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021188718A1 (en) * 2020-03-17 2021-09-23 Micron Technology, Inc. Setting a power mode based on a workload level in a memory sub-system

Also Published As

Publication number Publication date
EP2901456A4 (en) 2016-06-01
US8737108B2 (en) 2014-05-27
EP2901456B1 (en) 2020-01-08
EP2901456A2 (en) 2015-08-05
KR20150023820A (ko) 2015-03-05
JP2015533009A (ja) 2015-11-16
JP5940735B2 (ja) 2016-06-29
WO2014051729A2 (en) 2014-04-03
WO2014051729A3 (en) 2014-07-31
US20140085959A1 (en) 2014-03-27

Similar Documents

Publication Publication Date Title
KR101728973B1 (ko) 성능 및 전력을 위해 구성가능한 3ｄ 메모리
KR101678751B1 (ko) 스택 메모리 아키텍처의 별개의 마이크로채널 전압 도메인들
CN104081465B (zh) 用于存储器电路测试引擎的通用地址加扰器
US10489083B2 (en) Flexible command addressing for memory
US9396787B2 (en) Memory operations using system thermal sensor data
US9652170B2 (en) Memory device responding to device commands for operational controls
TW201530700A (zh) 記憶體裝置、備有堆疊式記憶體裝置之系統、以及記憶體晶粒元件（二）
KR101757995B1 (ko) 메모리 감지 증폭기 전압 변조

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right