JP2015533009A - パフォーマンスおよび電力のために構成可能な３ｄメモリ - Google Patents

パフォーマンスおよび電力のために構成可能な３ｄメモリ Download PDF

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Abstract

パフォーマンスおよび電力のために構成可能な３Ｄメモリ。メモリデバイスの実施形態は、複数のメモリダイを含むダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む。各メモリダイは、複数のメモリアレイを含み、各メモリアレイは、複数の周辺論理回路および構成可能ロジックを含む。メモリデバイスはさらに、ＤＲＡＭと結合されたシステム素子を含み、システム素子は、メモリコントローラを含む。メモリコントローラは、１または複数のメモリアレイのために別個の、または共有の複数の周辺論理回路を提供するよう構成可能ロジックの制御を提供し、構成可能ロジックは、複数の周辺論理回路のうち１または複数を有効化または無効化するよう、および複数のメモリアレイ間の１または複数のＩ／Ｏ接続を有効化または無効化するよう構成可能である。

Description

本発明の複数の実施形態は概して、電子デバイスの分野に関し、より詳細には、パフォーマンスおよび電力のために構成可能な３Ｄメモリに関する。
複数の演算処理のためにより密度の高いメモリを提供すべく、密接に結合された複数のメモリ素子を有する複数のメモリデバイス（３Ｄスタックメモリと呼ばれ得る、またはスタックメモリ）に関する複数の概念が開発された。３Ｄスタックメモリは、メモリスタックと呼ばれ得る、複数のＤＲＡＭ（ダイナミックランダムアクセスメモリ）メモリ素子が結合された複数の層または複数のパッケージを含み得る。スタックメモリは、単一のデバイスまたはパッケージで大容量のコンピュータメモリを提供すべく利用され得る。ここで、デバイスまたはパッケージは、メモリコントローラおよびＣＰＵ（中央処理装置）など複数の特定のシステムコンポーネントも含み得る。
スタックメモリの複数の利点には、コンパクトなメモリデバイスで大容量のメモリを可能と出来る能力が含まれる。ここでそのようなメモリは、大型のサーバでの複数の処理から小型の複数のモバイルデバイスまで多くの複数の異なるタイプのコンピュータ環境で用いられ得る。
しかし、複数の特定の実施例において複数の課題を生じさせ得る、スタックメモリの設計の複数の限界がある。別個の行デコーダおよび列デコーダ、並びに複数のセンス増幅器をメモリアレイ毎に含むデバイスなど、最大のパフォーマンスのために設計されたスタックメモリデバイスは、限られた電力貯蔵キャパシティを有するモバイルデバイスでそのようなメモリデバイスが用いられた場合に大きな意味を持つこととなるような量の電力を消費し得、したがって、そのようなスタックメモリデバイスの適用を制限している。
添付の複数の図面における複数の図において、限定ではなく例示として本発明の複数の実施形態が図示される。図において、同様の参照符号は同様の構成要素を指す。
３Ｄスタックメモリの図である。 （Ａ）はＤＲＡＭデバイスの図であり、（Ｂ）は３Ｄスタックメモリ内のメモリの構成の図である。 複数の独立したＤＲＡＭモジュールをそれぞれ有するダイを備えたＤＲＡＭスタックの図である。 共有メモリロジックを備えたＤＲＡＭスタックの図である。 構成可能なメモリスタックの実施形態の図である。 構成可能なメモリスタックの処理を図示するフローチャートである。 構成可能なスタックメモリを含む装置またはシステムの実施形態の図である。 構成可能なスタックメモリを含むコンピューティングシステムの実施形態である。
本発明の複数の実施形態は概して、パフォーマンスおよび電力のために構成可能である３Ｄメモリを対象としている。
本明細書では以下の用語が用いられる。
「３Ｄスタックメモリ」（ここで、３Ｄは３次元を示す）または「スタックメモリ」とは、１または複数の結合されたメモリダイ層、メモリパッケージ、または他のメモリ素子を含むコンピュータメモリを意味する。メモリは、垂直に積層され、または水平に（隣同士など）積層され、さもなくば、共に結合された複数のメモリ素子を含み得る。特に、スタックメモリＤＲＡＭデバイスまたはシステムは、複数のＤＲＡＭダイ層を有するメモリデバイスを含み得る。スタックメモリデバイスは、本明細書においてシステム層または構成要素と呼ばれ得る、デバイス内の複数のシステム素子も含み得る。ここでシステム層は、ＣＰＵ（中央処理装置）、メモリコントローラ、および他の関連する複数のシステム素子など複数の構成要素を含み得る。システム層は、システムオンチップ（ＳｏＣ）を含み得る。いくつかの実施形態において、論理チップは、アプリケーションプロセッサまたはグラフィック処理ユニット（ＧＰＵ）であり得る。
スタックＤＲＡＭ規格（ＷｉｄｅＩＯ規格など）の出現により、ＤＲＡＭウェハは、メモリスタックと同じパッケージ内にシステムオンチップ（ＳｏＣ）ウェハなどのシステム素子と積層され得る。スタックメモリは、スルーシリコンビア（ＴＳＶ）の複数の製造技術を利用し得る。ここで、複数のビアは、メモリスタックを通じた複数の信号および電力経路を提供する複数のシリコンダイを通じて製造される。
スタックメモリデバイスは、システムチップと１または複数のＤＲＡＭチップとを含み得る。１または複数のＤＲＡＭチップは、システムチップと結合される複数のメモリ階層または複数のメモリ層を形成する。各メモリ階層は、メモリの複数のタイル（複数の部分）を含み得る。スタックメモリデバイスは、複数のチャネルを含み得る。ここでチャネルは、メモリデバイスの複数の階層のうちそれぞれにおけるタイルなど複数のタイルからなる列を含み得る。いくつかの実施形態において、メモリデバイスはＷｉｄｅＩＯ互換性メモリデバイスであり得る。
しかし、従来のスタックメモリデバイスは複数の特定の実施例において望ましくないかもしれない。例えば、最大の、または高められたパフォーマンスのためにスタックメモリデバイスが設計される場合、スタックメモリデバイスの電力消費はメモリデバイスを、最大のパフォーマンスを要求せず限られた電力貯蔵を有するモバイルデバイスでの利用に関してあまり望ましくないものにし得る。他方、複数の特定のコンポーネントの処理を共有することにより消費を低減するよう設計されたスタックメモリデバイスは、メモリデバイスのパフォーマンスを低下させ、したがって、メモリデバイスを、サーバまたは他の同様の実施例などの高パフォーマンスを要求する環境においてあまり望ましくないものにする。さらに、特定の装置またはシステムにおける電力またはパフォーマンスの必要性は、処理において動的に変化する。
いくつかの実施形態において、メモリデバイスは、複数のメモリダイ、またはダイ上の複数のアレイが複数のメモリアレイのために複数の周辺論理回路を利用するかを規定するよう構成可能であり、したがって、高められたメモリの粒度およびパフォーマンスを提供し得、またはそのような複数のメモリダイまたは複数のアレイは、複数の特定の周辺論理回路を共有し得、したがって、メモリデバイスによる電力消費を低減し得る。本明細書で用いられるように、複数の論理回路は概して、複数のデコーダ、または他のロジック、複数のセンス増幅器、および複数の入力／出力バッファを含む。いくつかの実施形態において、メモリデバイスは、複数のメモリダイ、若しくはダイ上の複数のアレイが、複数のメモリアレイのために複数のセンス増幅器および複数の列デコーダを利用するか、または、複数のセンス増幅器および複数の列デコーダを、１または複数の他のメモリダイまたはアレイと共有するかを規定するよう構成可能である。いくつかの実施形態において、メモリデバイスはさらに、本明細書においてシステム共有ロジックと呼ばれ得る、システム素子上に存在する共有ロジックを含み得る。ここで、複数のメモリアレイのセットがそのようなシステム共有ロジックを利用するよう構成され得る。
いくつかの実施形態において、装置またはシステムのロジックは、メモリ処理のための別個の、または共有される複数の論理回路と結合された複数のダイまたは複数のメモリアレイの数を適応的に制御するよう再構成可能である。いくつかの実施形態において、メモリデバイスは、装置またはシステムの現在の状態に適合するよう実行の間にカスタマイズされ得るスタックのための向上した制御およびマイクロアーキテクチャを可能とし得る。
いくつかの実施形態において、装置またはシステムの電力またはパフォーマンス状態に応じて、メモリスタックは、ダイレベルのＤＲＡＭアレイ粒度を有するよう構成され得、各アレイのために複数のデコーダおよび複数のセンス増幅器を有効化することを可能とし、メモリスタックは、３Ｄ ＤＲＡＭ制御構造のために構成され得、ここで共有される複数のデコーダおよび複数のセンス増幅器が有効化され、複数の特定の他のデコーダおよび複数のセンス増幅器が無効化される。いくつかの実施形態において、メモリデバイスは、ミックスされた粒度を可能とし得る。ここでスタックメモリデバイスの複数の特定のアレイは、３Ｄ論理構造を共有し、その他は、そのような複数の論理回路を共有することなく２Ｄ構成で動作する。いくつかの実施形態において、スタックメモリデバイスは、現在の複数の状況に応じて適応的に構成を変更するためのアルゴリズムを含む。アルゴリズムは、モニタ、センサ、ポリシー入力、若しくは他のデータに基づき、またはそのようなデータの組み合わせに基づき３Ｄ ＤＲＡＭのためのパフォーマンス／電力状態を適応的に選択することを可能とする。
いくつかの実施形態において、実行の間における動的な再構成の処理により、メモリコントローラは、メモリサブシステムの電力およびパフォーマンスの処理点を調整するよう動作し、例えば、高パフォーマンス処理モード、低電力・低パフォーマンス処理モード、または任意の数の、他のミックスされた複数の処理モードを有効化し得る。いくつかの実施形態において、メモリサブシステムのより効率的な使用を提供すべく、メモリコントローラは、メモリダイの複数のビットラインの、隣接するメモリダイの複数のビットラインへの接続など、複数の周辺論理回路および複数のＩ／Ｏ（入力／出力）接続の有効化および無効化により提供される複数の３Ｄメモリスタックにおける複数の構造の細粒度の制御を利用する。
図１は、３Ｄスタックメモリの実施形態の図である。この図において、ＷｉｄｅＩＯメモリデバイスなどの３Ｄスタックメモリデバイス１００は、システム層または他の構成要素１１５を含む。システム素子１１５は、本明細書においてメモリスタックとも呼ばれる１または複数のＤＲＡＭメモリダイ層１０５と結合される。いくつかの実施形態において、システム素子１１５は、ＳｏＣまたは他の同様の構成要素であり得る。この図において、複数のＤＲＡＭメモリダイ層は４つのメモリダイ層を含む。しかし、複数の実施形態は、特定の数のメモリスタック１０５のメモリダイ層に限定されず、より多くの、またはより少ないメモリダイ層が含まれ得る。各ダイ層は、１または複数のスライスまたは部分を含み得、例えば、チャネル０（１４０）を含む１または複数の異なるチャネルを有し得る。各ダイ層は、例えば、温度に関する課題に対処する温度補償型セルフリフレッシュ（ＴＣＳＲ）回路を含むスタックメモリ構造に関する複数の構成要素を含み得る。ここでＴＣＳＲおよびモードレジスタは、デバイスの管理ロジックの一部であり得る。
複数の他の構成要素のうち、システム素子１１５は、メモリスタック１０５のための、ＷｉｄｅＩＯメモリコントローラなどメモリコントローラ１５０を含み得る。いくつかの実施形態において、メモリスタックの最も上の（または最も外側の）メモリダイ層は除外されるかも知れないが、各メモリダイ層は、複数のメモリダイ層を通る複数の信号および電力経路を提供する複数のＴＳＶ１２０を含む。図示を分かりやすくするために、図１においては少数のＴＳＶが設けられているが、ＴＳＶの実際の数はこれよりもずっと大きい。
いくつかの実施形態において、メモリデバイス１００は、複数のＤＲＡＭ層１０５のために論理構造を修正するよう再構成可能である。いくつかの実施形態において、メモリコントローラ１５０は、複数のダイまたはメモリアレイがメモリ処理のための別個の複数の論理回路と結合されるか、または共有される複数の論理回路と結合されるかを制御するようメモリデバイスのロジックを動的に構成し得る。ここで、ダイ層におけるメモリアレイの周辺ロジックは、１または複数の隣接するダイ層と共有され得る。いくつかの実施形態において、動的な構成は、ここではメモリデバイス１００のための１または複数の内部センサ１５５、および１または複数の外部センサ１６０として示される１または複数のモニタまたはセンサからのポリシー入力または複数の信号に基づき得、ＣＰＵ（中央処理装置）、電力管理、若しくは他のデバイスまたはサブシステムなど外部の複数のコントローラから受信する入力１７０に基づき得る。いくつかの実施形態において、メモリデバイスは追加的に、複数のメモリダイのメモリアレイのために共有論理処理を可能とする、システム層上のシステム共有ロジック１６５を含み得る。
図２の（Ａ）は、ＤＲＡＭデバイスの図である。そのようなＤＲＡＭデバイス２２０においては、概して、水平方向の配列の複数のＤＲＡＭアレイ２２８がある。各ＤＲＡＭアレイ２２８のために、複数の行デコーダ２２４のセット、並びに複数のセンス増幅器および列デコーダ２２６からなる複数のセットがある。一般的な処理において、行デコーダは、特定のメモリセルを含む複数のメモリセルからなる行に対応する特定のワードラインを選択し、列デコーダは、メモリセルを含む複数のメモリセルからなる列に対応する特定のビットラインを選択する。データの入力および出力に用いられる複数のＩ／Ｏ（入力／出力）バッファ２２２も示されている。
図２の（Ａ）において、各ＤＲＡＭアレイのアドレッシングは、行デコード、列デコード、およびメモリ素子のセンシングのための複数の構成要素を利用する。そのような構造は２Ｄメモリに関しては合理的であるが、複数のメモリが、複数のＴＳＶによって共に結び付けられる複数の集積回路およびメモリのために３Ｄスタックとして構築されたときに、図２の（Ａ）のアーキテクチャは、メモリダイを積層することにより提供される第３の次元を活用していない。いくつかの実施形態において、図２の（Ａ）の構造は、３Ｄメモリの構成可能な配列で実装される。
図２の（Ｂ）は、３Ｄスタックメモリ内のメモリの構成の図である。この図において、メモリデバイス２１０は、いくつかのメモリダイの３Ｄスタックを含む。ここでそのような複数のダイは、従来の複数のメモリダイであり得る。スタックは、複数のＴＳＶ２１４を用いて共に積層された複数の個別のダイ２１２から成り、複数のダイは、複数のマイクロバンプ２１６と結合される。メモリデバイスが従来の処理を提供する、または含む場合、複数のメモリダイ２１２のうちそれぞれは、メモリアレイ毎のセンス増幅器を含むメモリ処理のための従来のロジックを含むであろう。メモリアレイ毎に複数の別個のセンス増幅器を有することにより、一例として複数の高パフォーマンスのシステムのために要求される必要な粒度が提供され得るが、そのような構造は、メモリデバイスの実施例、または処理の複数の条件に応じて、メモリデバイスの処理を変更するための適応性を提供しない。
いくつかの実施形態において、システムは、スタックメモリデバイスの複数のダイのための構成可能ロジックを提供する。例えば、複数のタブレットおよび複数の携帯電話など低電力デバイスに関しては、電力の効率性を高めるためにパフォーマンスは犠牲にされ得、サーバ、または他の同様の装置若しくはシステムなどのシステムにおいて要求される場合には、高パフォーマンスが提供され得る。しかし、複数の実施形態はこれらの特定の例に限定されず、構成可能なスタックメモリデバイスを含む何らかの装置またはシステムは、構成可能なスタックの複数の処理点に関する全範囲を動的に活用し得る。
図３は、複数の独立したＤＲＡＭモジュールをそれぞれ有するダイを備えたＤＲＡＭスタックの図である。この図において、ＤＲＡＭスタック３００は、複数のＴＳＶにより提供される複数の接続を用いて積層された様々なＤＲＡＭダイ３０５を含む。ここで各ダイは、複数のＤＲＡＭアレイ３１０を含む。メモリコントローラ３２０と、積層された複数のダイ３０５の複数のＤＲＡＭアレイ３１０との間を相互接続する複数の信号は、複数のＴＳＶ３３０を通じて供給される。
図３に示される実施例において、複数のＤＲＡＭダイ３１０は独立したままである。そのような実施例の利点は、複数のＤＩＭＭのような複数のオンボード設計を用いた銅によるルーティングと比較して複数のＴＳＶは大きさがかなり小さく、したがって、複数の層が従来のルーティングにより接続されたデバイスにおけるシグナリングと比較してより高速なシグナリングが可能となるということである。しかし、スタックメモリの実施例は、異なる実施例または処理の複数の条件に応じて電力−パフォーマンスの異なるトレードオフに対処する複数の修正を提供しない。
図４は、共有メモリロジックを備えたＤＲＡＭスタックの図である。図４において、スタックメモリデバイス４００はＮダイスタック４１０を含む。複数のダイおよび複数のシステム素子は、複数のＴＳＶ４１５により接続される。この実施例において、複数のシステム素子は、メモリコントローラ４２０および複数のシステム共有論理回路４３０を含む。共有ロジックは、共有される複数のデコーダおよび複数のセンス増幅器を提供する。この図において、デバイス４００は、スタックに亘るビットライン／ワードラインの共有を含む。共有ロジック４３０はスタック４１０全体により共有されている。図４は、一般的な図示のために提供されており、メモリデバイス４００の各構成要素の正確な位置を示すことを意図されていない。例えば、メモリコントローラ４２０および共有ロジック４３０、並びにこれらの構成要素のうちそれぞれのための複数のＴＳＶ４１５の実際の位置は、必ずしも図４に示される通りではない。
しかし、図４に示されるアーキテクチャには、メモリアレイ処理のために別個のロジックを提供するメモリデバイスと比較して、共有ロジック４３０を用いることに起因してメモリデバイスにより提供される容量性負荷が高くなり、動的なパフォーマンスが低くなるという限界がある。
図５は、構成可能なメモリスタックの実施形態の図である。図５において、メモリスタックは、複数のメモリ素子５０２を有するダイ１（５００）、複数のメモリ素子５５２を有するダイ２（５５０）を含む複数のメモリダイを含む。ここで、メモリスタックにおいてダイ１がダイ２の上方または下方にあるなど、ダイ１とダイ２とは隣接するダイである。ダイ１は、複数の行デコーダ信号５３２を受信する行デコーダ５３０と、複数の列デコーダ信号５２４を受信する列デコーダ５２２と、複数のセンス増幅器５２０とを含み、ダイ２は、複数の行デコーダ信号５８２を受信する行デコーダ５８０と、複数の列デコーダ信号５７４を受信する列デコーダ５７２と、複数のセンス増幅器５７０とを含む。説明を目的としてダイ１およびダイ２のうちそれぞれのための単一のメモリアレイのみが示されているが、スタックメモリデバイスは概して、各メモリダイ層において複数のメモリアレイを含む。
いくつかの実施形態において、複数のメモリダイは、メモリのための複数の論理回路の処理を制御する構成可能なファブリックを含む。ここで構成可能ロジックは、複数の個別のダイのうちそれぞれの上のアレイと同じダイ上の周辺論理回路を用いること可能とする、または、スタック内においてメモリアレイの複数のビットラインを下側の、または上側のダイにおける次の隣接するメモリアレイに供給し、そのような隣接する複数のメモリダイ同士で複数の周辺論理回路の処理を共有することを可能とする。後者の構成において、冗長な（未使用の）周辺ロジックは無効化され、いくつかの実施形態において、無効化されるときにはスイッチが切られる。いくつかの実施形態において、複数のダイは、ロジックの構成の修正を可能とするダイ１における構成可能ロジック５１０、およびダイ２における構成可能ロジック５６０を含む。これにより、複数のメモリダイのうち１または複数のために複数のセンス増幅器および列デコーダをバイパスすることが可能となる。いくつかの実施形態において、構成可能ロジック５１０および５６０は、図５において示されていないメモリコントローラにより制御される。いくつかの実施形態において、複数のメモリダイはさらに、ダイ１における複数のセンス増幅器５２０および列デコーダ５２２のためのオン／オフスイッチ信号５１２、および、ダイ２における複数のセンス増幅器５７０および列デコーダ５７２のためのオン／オフスイッチ信号５６２など、１または複数のセンス増幅器または列デコーダが処理をしていないときにそのような構成要素の電源を切ることを可能とし得る。図５は、各ダイのための行デコーダが、メモリデバイスの各構成において処理しているままでありつつ、複数のメモリダイのための複数の列デコーダおよび複数のセンス増幅器がバイパスされ得る実施形態を図示する。しかし、複数の実施形態は、この特定の論理回路構造に限定されず、周辺メモリロジックの有効化および無効化は、メモリデバイスの構造に応じて変わり得る。
図５はさらに、ダイ２のメモリ５５２の複数のビットラインと、ダイ１のメモリ５０２の複数のビットラインとの間の接続５４０など、いくつかの実施形態における複数のダイ間において有効化され得る複数のＩ／Ｏ接続を図示する。ここで、そのような接続５４０は、構成可能ロジック５１０により有効化され得る。図５はさらに、ダイ２の複数のビットラインと下側のダイの複数のビットラインとの間に存在し得る接続５９０を図示する。
いくつかの実施形態において、図５に図示されるものなど構成可能なメモリスタックは、高められたパフォーマンスを提供すべく、スタック上の個別のダイの独自性または周辺ロジックの最小の共有（高電力または高パフォーマンスモードと呼ばれ得る）を提供し得、または、いくつかの実施形態においてスイッチが切られ得る未使用の複数のセンス増幅器および複数の行／列デコーダをバイパスすることにより処理電力を低減する周辺ロジックのより大きな度合いの共有を提供する垂直方向の３Ｄアレイ構成（低電力または低パフォーマンスモードと呼ばれ得る）を提供し得る。いくつかの実施形態において、構成ロジックがメモリロジックの共有を可能とするように設定されているときにメモリＩ／Ｏ上のより高いロードを有効化することにより、より少ないセンス増幅器および列デコーダが、メモリデバイスにおいて用いられ、これによりアクティブなバックグラウンドの電力がより低くなる。しかし、より少ない数のセンス増幅器および列デコーダを有効化することにより、各ダイにおける独立したセンス増幅器の複数の行が有効化された場合よりもビットをフェッチするために要する時間が長くなるため、メモリデバイスのパフォーマンスは低下することになり得る。より少ないセンス増幅器がメモリコントローラにとってビジブルとなったとき、メモリコンテンツのより小さい部分が直接的にメモリコントローラにとってビジブルとなり、複数のセンス増幅器により保持されるデータに迅速にアクセスする機会が低減することになる。したがって、例えば低電力状態と、より高い粒度を提供する高パフォーマンス状態との間には競合がある。ここでは概して、互いに対して高パフォーマンスモードおよび低電力モードと呼ばれる２つのモードが説明されるが、複数の実施形態はこれらのモードに限定されず、スタックメモリデバイスにおける共有される周辺メモリロジックの異なる複数の組み合わせから得られる任意の数のモードを含み得る。
図５に図示されるように、第１モード（より高いパフォーマンスのためのモードなど）の実施例において、ダイ１およびダイ２は独立して動作し得、各ダイの周辺ロジックは、そのようなダイ上の複数のメモリアレイをサポートする構成可能ロジックにより有効化される。一実施例において、ダイ１の構成可能ロジック５１０は、ダイ１の複数のメモリ素子５０２が行デコーダ５３０、複数のセンス増幅器５２０、および列デコーダ５２２を利用するように、複数のメモリ素子５０２のための複数のセンス増幅器５２０および列デコーダ５２２を有効化するように設定され得、ダイ２の構成可能ロジック５６０は、ダイ２の複数のメモリ素子５５２が行デコーダ５８０、複数のセンス増幅器５７０、および列デコーダ５７２を利用するように、複数のメモリ素子５５２のための複数のセンス増幅器５７０および列デコーダ５７２を有効化するように設定され得る。構成可能ロジック５１０はさらに、メモリ５１０の複数のビットラインとメモリ５５２の複数のビットラインとの間の接続５４０を無効化する。
第２モード（低減された電力消費のためのモードなど）の実施例において、ダイ１およびダイ２の構成可能ロジックは、ダイ１およびダイ２上のメモリが共有周辺ロジックを用いて動作することを可能とするよう設定され得る。一実施例において、構成可能ロジック５１０は、複数のセンス増幅器５２０および列デコーダ５２２を無効化し（このことは、そのような複数の構成要素のスイッチを切ることを含み得る５１２）、メモリ５０２の複数のビットラインのメモリ５５２の複数のビットラインとの接続５４０を有効化するように設定され得る。さらに、構成可能ロジック５６０は、共有された処理のために複数のセンス増幅器５７０および列デコーダ５７２を有効化するように設定され得る。そのような処理において、ダイ１の複数のメモリ素子５０２は行デコーダ５３０を利用して動作し、ダイ２の複数のメモリ素子５５２は、行デコーダ５８０を利用して動作し、メモリ素子５０２とメモリ素子５５２との両方が、複数のセンス増幅器５７０および列デコーダ５７２の共有周辺ロジックを利用する。
しかし、図５のダイ１およびダイ２の動作は、これらの例に限定されない。第３モードの実施例において、ダイ１およびダイ２の構成可能ロジックは、ダイ１およびダイ２上のメモリが、他のダイ上の共有周辺ロジックを用いて動作することを可能とするよう設定され得る。ここで、下側のダイからの接続５９０は、メモリ５５２の複数のビットラインとの接続を可能とするよう有効化される。ここで共有周辺ロジックは下側のダイ上に位置付けられ得る。そのような第３モードにおいて、少なくとも３つのメモリダイの複数のメモリアレイは、共有周辺ロジックを利用し得る。ここで、例えば、複数のセンス増幅器５２０、列デコーダ５２２、複数のセンス増幅器５７０、および列デコーダ５７２は全て無効化され得、下側のダイの周辺ロジックは有効化される。周辺ロジックを共有するための異なる複数の構成に関して複数の他の例も提供され得る。ここで提供される複数の例は、共有ロジックとして機能する複数のダイの下側のダイの周辺ロジックを説明してきたが、複数の実施形態は、この特定の構成に限定されない。
さらに、複数の実施形態は、図５に図示されるような、複数の列デコーダおよび複数のセンス増幅器の周辺ロジックの共有の有効化および無効化、並びに複数のメモリアレイ間の複数のビットラインの接続の有効化および無効化に限定されない。修正された実施例（図５に示されない）において、構成可能ロジックは、他の未使用の複数の行デコーダが無効化されつつ、複数のメモリアレイ間の複数の行デコーダの共有の有効化または無効化を可能とし得、複数のメモリアレイ間の複数のワードラインの接続の有効化または無効化を可能とし得る。そのような実施例において、メモリアレイ毎の列デコーダは、共有処理モードにおいて用いられたままであり、複数のメモリアレイは、複数のメモリアレイのうち１つの行デコーダを共有する。いくつかの実施形態において、複数の行デコーダは、用いられていないときにパワーダウンされ得る。いくつかの実施形態において、メモリアレイ毎の複数のセンス増幅器は、複数のメモリアレイが共有処理モードにある場合に用いられたままであり得る。
いくつかの実施形態において、例えば、図５に示される構成可能ロジック５１０および５６０の制御のための複数の構成可能信号は、メモリコントローラにより制御され得る。ここでそのような制御は、メモリコントローラのスタンドアロン型の機能であり得、オペレーティングシステム、装置またはシステムの複数のハードウェア構成要素、パフォーマンス制御ファームウェア、または他のソースからなど、１または複数の他の構成要素からのガイドが提供され得る。いくつかの実施形態において、構成可能ロジックの制御は、メモリデバイスのワークロード、メモリを含むシステム若しくは装置の状態、またはメモリ処理に影響を及ぼす他の要因に基づき得る。いくつかの実施形態において、ＤＲＡＭスタックの構成可能アーキテクチャは、メモリコントローラが、実行の間にメインメモリサブシステムの構成を適合させることを可能とする。周辺ロジックがよりアクティブであればある程、コントローラはアクセスを同時的により良好にスケジューリング出来、複数の増幅器のためにより高い電力消費を費やすことにより並列の複数のメモリアレイ上の同時のセンス増幅器の複数のアクセスにおいてローカル性を活用することが出来、周辺ロジックがよりアクティブでなければない程、メモリ処理により引き起こされる電力排出はより少なくなる。したがって、全体のメモリ容量が維持されつつ、メモリコントローラは、システムの現在の複数の要求事項に応じてメモリサブシステムのパフォーマンスと電力消費とをより効果的に管理し、バランスをとるように構成可能ロジックを利用し得る。
図６は、構成可能なメモリスタックの処理を図示するフローチャートである。図６は、メモリにおいて構成可能なパフォーマンス／電力状態を実装するためのアルゴリズム６００を示す。いくつかの実施形態において、電力またはパフォーマンス状態に応じて、メモリスタックは、ダイレベルのＤＲＡＭアレイ粒度、若しくは、共有周辺ロジック、または別個の、および共有される周辺ロジックの任意の組み合わせを用いる３Ｄ ＤＲＡＭアレイ構造を利用するよう構成され得る。いくつかの実施形態において、アレイのうちいくつかが３Ｄ構造を共有し、他のものが２Ｄ構成で動作するミックスされた粒度を得ることも可能である。
いくつかの実施形態において、メモリスタック、または同メモリスタックの個別の複数のスタック層のパフォーマンス、電力状態、または両方が、監視される６１０。いくつかの実施形態において、監視は、複数の一定の間隔で、継続的に、または他の監視タイミングに従って行われる。いくつかの実施形態において、メモリスタックに亘るパフォーマンス、電力状態、または両方に関して決定される複数のパラメータは、特定の複数の所望されるパフォーマンス／電力状態パラメータまたはポリシーと比較される６１５。いくつかの実施形態において、そのような複数のパラメータまたは複数のポリシーは、パフォーマンス状態テーブル若しくはポリシー６２０、電力状態テーブルまたはポリシー６２５、または両方から導き出され得るが、複数の実施形態は、これらの特定の制御構造に限定されず、電力またはパフォーマンスの比較に関する何らかの基準または閾値を含み得る。
いくつかの実施形態において、複数の所望されるパフォーマンス／電力状態パラメータまたはポリシーは、メモリデバイス、または同メモリデバイスを含む装置またはシステムの状態に応じて異なり得る。第１の例において、パラメータまたはポリシーは、装置またはシステムが高いデータトラヒックを経験している場合に、より高いパフォーマンスを、したがって、周辺ロジックの処理のより高い粒度を要求するように設定され得る。第２の例において、パラメータまたはポリシーは、装置またはシステムが限られたバッテリソースで動作するモバイルデバイスである場合に、共有ロジックをさらに利用するよう要求するように設定され得る。第３の例において、メモリデバイスが過度の熱を生成していることを１または複数のセンサが示す場合に、パラメータまたはポリシーは、論理構成を（より少ない電力を利用する、したがって、より少ない熱を生成する）共有周辺ロジックにシフトするなど、メモリデバイスの複数の発熱状況に基づき構成の複数の修正を要求し得る。しかし、これらは例であり、複数の実施形態はこれらの例に限定されない。
いくつかの実施形態において、決定された複数の状態パラメータと、所望される複数の状態パラメータまたは複数のポリシーとの比較６１５に基づき、パフォーマンス／電力状態が変更される必要がある否かが決定される６３０。変更される必要がある場合、それに応じて、個別のＩ／Ｏおよび周辺ロジック、並びに複数のセンス増幅器が有効化または無効化される。加えて３Ｄアレイからダイアレイアーキテクチャに遷移する対応する下側のダイのロジックが有効化または無効化される６３５。
図７は、構成可能なスタックメモリを含む装置またはシステムの実施形態の図である。コンピューティングデバイス７００は、ラップトップコンピュータ、タブレットコンピュータ（別個のキーボードを含まないタッチスクリーンを有するデバイス、タッチスクリーンおよびキーボードの両方を有するデバイス、「インスタントオン」処理と呼ばれる迅速に始動するデバイス、および「常時接続」と呼ばれる動作において一般的にネットワークに接続されたデバイスを含む）、携帯電話またはスマートフォン、無線が有効化されたｅリーダー、または他の無線モバイルデバイスなどモバイルコンピューティングデバイスを含むコンピューティングデバイスを表す。複数のコンポーネントうち特定のものが一般的に示されており、そのようなデバイスの全てのコンポーネントがデバイス７００に示されているのではないことを理解されよう。複数のコンポーネントは、１または複数のバスまたは他の接続７０５により接続され得る。
デバイス７００は、デバイス７００の主な処理動作を実行するプロセッサ７１０を含む。プロセッサ７１０は、複数のマイクロプロセッサ、複数のアプリケーションプロセッサ、複数のマイクロコントローラ、複数のプログラム可能な論理デバイス、または他の処理手段など１または複数の物理的なデバイスを含み得る。プロセッサ７１０により実行される複数の処理動作は、複数のアプリケーション、複数のデバイス機能、または両方が実行されるオペレーティングプラットフォームまたはオペレーティングシステムの実行を含む。複数の処理動作は、人間であるユーザとの、または複数の他のデバイスとのＩ／Ｏ（入力／出力）に関する複数の処理、電力管理に関する複数の処理、複数の処理、デバイス７００を他のデバイスに接続することに関する両方を含み得る。複数の処理動作は、オーディオＩ／Ｏ、ディスプレイＩ／Ｏ、または両方に関する複数の処理も含み得る。
一実施形態において、デバイス７００は、コンピューティングデバイスに対して複数のオーディオ機能を提供することに関するハードウェア（オーディオハードウェアおよび複数のオーディオ回路など）並びにソフトウェア（複数のドライバおよび複数のコーデックなど）コンポーネントを表すオーディオサブシステム７２０を含む。複数のオーディオ機能は、スピーカ、ヘッドフォン、またはそのようなオーディオ出力の両方、並びに、マイク入力を含み得る。そのような複数の機能のための複数のデバイスは、デバイス７００に統合され得、またはデバイス７００に接続され得る。 一実施形態において、ユーザは、プロセッサ７１０により受信され処理される複数のオーディオコマンドを提供することによりデバイス７００とインタラクトする。
ディスプレイサブシステム７３０は、ユーザがコンピューティングデバイスとインタラクトするための視覚的、触覚的、または両方の複数の構成要素を有するディスプレイを提供する複数のハードウェア（複数のディスプレイデバイスなど）およびソフトウェア（複数のドライバなど）コンポーネントを表す。ディスプレイサブシステム７３０は、ディスプレイをユーザに提供するのに用いられる特定の画面またはハードウェアデバイスを含むディスプレイインタフェース７３２を含む。一実施形態において、ディスプレイインタフェース７３２は、ディスプレイに関する少なくともいくつかの処理を実行する、プロセッサ７１０とは別個のロジックを含む。一実施形態において、ディスプレイサブシステム７３０は、ユーザに出力および入力の両方を提供するタッチスクリーンデバイスを含む。
Ｉ／Ｏコントローラ７４０は、ユーザとのインタラクションに関する複数のハードウェアデバイスおよび複数のソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ７４０は、オーディオサブシステム７２０、ディスプレイサブシステム７３０、またはそのようなサブシステムの両方の一部であるハードウェアを管理するよう動作し得る。加えて、Ｉ／Ｏコントローラ７４０は、それを通じてユーザがシステムとインタラクトするかもしれない、デバイス７００に接続する追加の複数のデバイスのための接続ポイントを図示する。例えば、デバイス７００に取り付けられ得る複数のデバイスは、複数のマイクデバイス、複数のスピーカまたはステレオシステム、複数のビデオシステムまたは他のディスプレイデバイス、複数のキーボードまたはキーパッドデバイス、若しくは他の、複数のカードリーダまたは複数の他のデバイスなど、複数の特定の適用における使用のための複数のＩ／Ｏデバイスを含むかもしれない。
上述したように、Ｉ／Ｏコントローラ７４０は、オーディオサブシステム７２０、ディスプレイサブシステム７３０、またはそのようなサブシステムの両方とインタラクトし得る。例えば、マイクまたは他のオーディオデバイスを通じた入力は、デバイス７００の１または複数のアプリケーションまたは機能のための入力または複数のコマンドを提供し得る。加えて、オーディオ出力は、ディスプレイ出力の代わりに、またはそれに加えて提供され得る。他の例において、ディスプレイサブシステムがタッチスクリーンを含む場合、ディスプレイデバイスは、少なくとも部分的にＩ／Ｏコントローラ７４０により管理され得る入力デバイスとしても動作する。Ｉ／Ｏコントローラ７４０により管理される複数のＩ／Ｏ機能を提供する、デバイス７００上の追加の複数のボタンまたは複数のスイッチもあり得る。
一実施形態において、Ｉ／Ｏコントローラ７４０は、複数の加速計、複数のカメラ、複数の光センサまたは複数の他の環境センサなどの複数のデバイス、若しくはデバイス７００に含まれ得る他のハードウェアを管理する。入力は、直接的なユーザのインタラクションの一部であり得、システムの複数の処理に影響を及ぼす、システムに対する環境に関する入力（雑音のフィルタリング、輝度の検出に関するディスプレイの調節、カメラのためのフラッシュの適用、または複数の他の特徴など）を提供することであり得る
一実施形態において、デバイス７００は、バッテリ電力の使用、バッテリの充電、および電力節約処理に関する複数の特徴を管理する電力管理７５０を含み得る。
いくつかの実施形態において、メモリサブシステム７６０は、デバイス７００に情報を格納するための複数のメモリデバイスを含む。プロセッサ７１０は、メモリサブシステム７６０の複数の構成要素からデータを読み取り、それにデータを書き込み得る。メモリは、（メモリデバイスへの電力が中断され場合に変わらない状態を有する）不揮発性メモリデバイス、（メモリデバイスへの電力が中断された場合に不定の状態を有する）揮発性デバイス、または複数のそのようなメモリの両方を含み得る。メモリ７６０は、アプリケーションデータ、ユーザデータ、音楽、複数の写真、複数の文書、または他のデータ、並びに、システム７００の複数のアプリケーションおよび複数の機能の実行に関する（長期的または一時的な）システムデータを格納し得る。
いくつかの実施形態において、メモリサブシステム７６０はスタックメモリデバイス７６２を含み得る。ここで、スタックメモリデバイスは、メモリデバイスが、スタックメモリの複数の個別のダイのうちそれぞれのアレイと同じダイの周辺ロジックを有効化するか、スタックメモリデバイスの複数のダイのための共有周辺ロジックを有効化するかを規定するよう構成可能である。スタックメモリデバイスは例えば、図５に示される複数の構成要素を含み得る。
接続７７０は、デバイス７００が複数の外部のデバイスと通信することを可能とする、複数のハードウェアデバイス（例えば、無線通信、有線通信、または両方のための複数のコネクタおよび通信ハードウェア）と、複数のソフトウェアコンポーネント（例えば、複数のドライバ、複数のプロトコルスタック）とを含む。デバイスは、複数の他のコンピューティングデバイス、複数の無線アクセスポイント、または基地局など別個の複数のデバイス、並びに、複数のヘッドセット、複数のプリンタ、または複数の他のデバイスなど複数の周辺機器であり得る。
接続７７０は、複数の異なるタイプの接続を含み得る。一般論を述べるべく、デバイス７００はセルラー接続７７２および無線接続７７４と共に示されている。概してセルラー接続７７２とは、４Ｇ／ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（登録商標）（ｇｌｏｂａｌ ｓｙｓｔｅｍ ｆｏｒ ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）、若しくは変形例または派生物、ＣＤＭＡ（ｃｏｄｅ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）若しくは変形例または派生物、ＴＤＭ（ｔｉｍｅ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅｘｉｎｇ）若しくは変形例または派生物、若しくは複数の他のセルラーサービス規格などを介して提供されるものなど複数の無線キャリアにより提供されるセルラーネットワーク接続を指す。無線接続７７４とは、セルラーではない無線接続を差し、複数のパーソナルエリアネットワーク（Ｂｌｕｅｔｏｏｔｈ（登録商標）など）、複数のローカルエリアネットワーク（Ｗｉ−Ｆｉなど）、複数のワイドエリアネットワーク（ＷｉＭａｘなど）、および複数の他の無線通信を含み得る。接続は、１または複数の全方向性または指向性アンテナ７７６を含み得る。
複数の周辺機器接続７８０は、複数のハードウェアインタフェースおよび複数のコネクタ、並びに、周辺機器接続を実装する複数のソフトウェアコンポーネント（例えば、複数のドライバ、複数のプロトコルスタック）を含む。デバイス７００が、複数の他のコンピューティングデバイスの（７８２「の」）周辺機器であり得、かつそれに接続された（７８４「からの」）周辺機器を有し得ることを理解されよう。デバイス７００は一般的に、デバイス７００上のコンテンツを管理する（ダウンロード、アップロード、変更、または同期など）複数の目的で複数の他のコンピューティングデバイスに接続する「ドッキング」コネクタを有する。加えて、ドッキングコネクタは、デバイス７００が、例えば複数の視聴覚または他のシステムへ出力されるコンテンツを制御することを可能とする複数の特定の周辺機器に、デバイス７００が接続することを可能とし得る。
独自のドッキングコネクタまたは他の独自の接続ハードウェアに加えて、デバイス７００は、共通の、または規格ベースの複数のコネクタを介して周辺機器接続７８０を実装し得る。複数の共通のタイプは、Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ（ＵＳＢ）コネクタ（多数の異なるハードウェアインタフェースのうちいずれかを含み得る）、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むＤｉｓｐｌａｙＰｏｒｔ、Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ（ＨＤＭＩ（登録商標））、Ｆｉｒｅｗｉｒｅ（登録商標）、または他のタイプを含み得る。
図８は、構成可能なスタックメモリを含むコンピューティングシステムの実施形態を図示する。コンピューティングシステムは、コンピュータ、サーバ、ゲーム機、または他の演算装置を含み得る。この図において、本説明に適切ではない特定の標準的な、周知の複数のコンポーネントは示されていない。いくつかの実施形態において、コンピューティングシステム８００は、インターコネクトまたはクロスバー８０５、若しくは他の、データ送信のための通信手段を備える。コンピューティングシステム８００は、情報を処理するためにインターコネクト８０５と結合された１または複数のプロセッサ８１０など処理手段を含み得る。複数のプロセッサ８１０は、１または複数の物理プロセッサおよび１または複数のロジカルプロセッサを備え得る。単純にするためにインターコネクト８０５は単一のインターコネクトとして示されているが、複数の異なるインターコネクトまたはバスを表し得、そのような複数のインターコネクトへのコンポーネントの複数の接続は異なり得る。図８に示されるインターコネクト８０５は、適切な複数のブリッジ、複数のアダプタ、または複数のコントローラにより接続される１または複数の別個の物理的なバス、ポイントツーポイント接続、または両方を表す抽象概念である。
いくつかの実施形態において、コンピューティングシステム８００はさらに、プロセッサ８１０により実行されることになる情報および複数の命令を格納するための、メインメモリ８１５としてのランダムアクセスメモリ（ＲＡＭ）若しくは他のダイナミック記憶デバイスまたは素子を備える。ＲＡＭメモリは、複数のメモリコンテンツのリフレッシュを要するダイナミックランダムアクセスメモリ（ＤＲＡＭ）、および、複数のコンテンツのリフレッシュを要しないがコストが高くなるスタティックランダムアクセスメモリ（ＳＲＡＭ）を含む。いくつかの実施形態において、メインメモリは、コンピューティングシステムのユーザによる複数のネットワークブラウズアクティビティにおいて用いられるためのブラウザアプリケーションを含む複数のアプリケーションのアクティブな記憶装置を含み得る。ＤＲＡＭメモリは、複数の信号を制御するクロック信号を含む同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、および、エクステンデッドダイナミックランダムアクセスメモリ（ＥＤＯ ＤＲＡＭ）を含み得る。いくつかの実施形態において、システムのメモリは、複数の特定のレジスタまたは他の特殊用途メモリを含み得る。
いくつかの実施形態において、メインメモリ８１５はスタックメモリ８１７を含み得る。ここでスタックメモリデバイスは、メモリデバイスが、スタックメモリの複数の個別のダイのうちそれぞれのアレイと同じダイの周辺ロジックを有効化するか、スタックメモリデバイスの複数のダイのための共有周辺ロジックを有効化するかを規定するよう構成可能である。スタックメモリデバイスは例えば、図５に示される複数の構成要素を含み得る。
コンピューティングシステム８００は、複数のプロセッサ８１０のための静的な情報および複数の命令を格納するための読み取り専用メモリ（ＲＯＭ）８２０または他のスタティック記憶デバイスも備え得る。コンピューティングシステム８００は、特定の構成要素の格納のための１または複数の不揮発性メモリ素子８２５も含み得る。
１または複数の送信機または受信機８４０も、インターコネクト８０５に結合され得る。いくつかの実施形態において、コンピューティングシステム８００は、データの受信または送信のための１または複数のポート８４５を含み得る。コンピューティングシステム８００はさらに、複数の無線信号を介したデータの受信のための１または複数の全方向性または指向性アンテナ８４７を含み得る。
いくつかの実施形態において、コンピューティングシステム８００は１または複数の入力デバイス８５０を含む。ここで１または複数の入力デバイスは、キーボード、マウス、タッチパッド、音声コマンド認識、ジェスチャ認識、複数のセンサまたは複数のモニタ（電力およびパフォーマンスデータを提供する複数のセンサまたは複数のモニタを含む）、若しくは、コンピューティングシステムへ入力を提供するための他のデバイスのうち１または複数を含む。
コンピューティングシステム８００は、インターコネクト８０５を介して出力ディスプレイ８５５にも結合され得る。いくつかの実施形態において、ディスプレイ８５５は、液晶ディスプレイ（ＬＣＤ）、またはユーザに対して情報またはコンテンツを表示するための他のディスプレイ技術を含み得る。いくつかの環境において、ディスプレイ８５５は、入力デバイスの少なくとも一部としても利用され得るタッチスクリーンを含み得る。いくつかの環境において、ディスプレイ８５５は、オーディオ情報を提供するためのスピーカなどオーディオデバイスであり得、またはそれを含み得る。
コンピューティングシステム８００は、電源、バッテリ、太陽電池、燃料電池、または電力を提供または生成するための他のシステムまたはデバイスを備え得る電力デバイスまたはシステム８６０も備え得る。電力デバイスまたはシステム８６０により提供される電力は、コンピューティングシステム８００の複数の構成要素へ、必要に応じて分配され得る。
上記の説明において、説明を目的とし、本願発明を深く理解出来るように多くの特定の詳細が明記された。しかし、当業者には、本願発明がこれらの特定の詳細のうちいくつかを用いずとも実施され得ることが明らかであろう。複数の他の例において、周知の複数の構造および複数のデバイスがブロック図の形態で示されている。示されている複数のコンポーネント間には中間的な構造があり得る。説明されている、または示されている複数のコンポーネントは、示されていない、または説明されていない追加の複数の入力または複数の出力を有し得る。
様々な実施形態は、様々な処理を含み得る。これらの処理は、複数のハードウェアコンポーネントにより実行され得、若しくは、複数の命令でプログラミングされた汎用の、または特殊用途プロセッサ若しくは複数の論理回路に複数の処理を実行させるために用いられ得る、コンピュータプログラムまたは複数の機械実行可能命令により実施され得る。代替的に、複数の処理は、ハードウェアとソフトウェアとの組み合わせにより実行され得る。
様々な実施形態の複数の部分は、コンピュータプログラム製品として提供され得る。コンピュータプログラム製品は、複数のコンピュータプログラム命令を格納したコンピュータ可読記憶媒体を含み得る。複数のコンピュータプログラム命令は、複数の特定の実施形態に従って処理を実行するよう１または複数のプロセッサにより実行されるために、コンピュータ（または複数の他の電子デバイス）をプログラミングするために用いられ得る。これらに限定されるわけではないが、コンピュータ可読媒体は、フロッピー（登録商標）ディスク、光ディスク、コンパクトディスク読み取り専用メモリ（ＣＤ−ＲＯＭ）、光磁気ディスク、読み取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、消去可能プログラム可能読み取り専用メモリ（ＥＰＲＯＭ）、電子的消去可能プログラム可能読み取り専用メモリ（ＥＥＰＲＯＭ）、磁気または光カード、フラッシュメモリ、若しくは他のタイプの、複数の電子命令を格納するのに適したコンピュータ可読媒体を含み得る。さらに、複数の実施形態は、コンピュータプログラム製品としてダウンロードされ得る。ここで、プログラムは、遠隔のコンピュータから要求元のコンピュータへ転送され得る。
複数の方法のうち多くは、それらの最も基本的な形態が説明されているが、本願発明の基本的な範囲から逸脱することなく、複数の方法のいずれかに複数の処理が追加され得、または複数の処理が取り除かれ得、説明された複数のメッセージのいずれかに情報が追加され得、または情報が取り除かれ得る。当業者には、多くの更なる複数の修正および適合が行われ得ることが明らかとなろう。複数の特定の実施形態は、本発明を限定するのではなく例示するために提供されている。本願発明の複数の実施形態の範囲は、上記にて提供された複数の特定の例によってではなく、以下の請求項によってのみ定められる。
構成要素「Ａ」が構成要素「Ｂ」に／と結合されていると言われた場合、構成要素Ａは、構成要素Ｂと直接的に結合されていてもよく、または例えば、構成要素Ｃを介して間接的に結合さていてもよい。明細書または請求項において、コンポーネント、特徴、構造、処理、または特性Ａが、コンポーネント、特徴、構造、処理、または特性Ｂを「引き起こす」と述べられた場合、このことが意味するのは、「Ａ」が少なくとも部分的に「Ｂ」の原因であるということであるが、「Ｂ」を引き起こすのを補助する、少なくとも１つの他のコンポーネント、特徴、構造、処理、または特性があってもよい。明細書において、コンポーネント、特徴、構造、処理、または特性が含まれ「得る」、含まれていても「よい」、含まれる「かもしれない」と示された場合、その特定のコンポーネント、特徴、構造、処理、または特性が含まれることは必須ではない。明細書または請求項が「１つの」構成要素について言及した場合、このことは、説明された構成要素が１つのみあると意味しているのではない。
実施形態は、本願発明の実施例または例である。明細書において、「実施形態」、「一実施形態」、「いくつかの実施形態」、または「複数の他の実施形態」について言及した場合、このことが意味するのは、そられ実施形態に関して説明された特定の特徴、構造、または特性が、全ての実施形態に必ずしも含まれるのではなく、少なくともいくつかの実施形態に含まれるということである。「実施形態」、「一実施形態」、または「いくつかの実施形態」の様々な出現は、必ずしも全て複数の同じ実施形態を指さない。本願発明の複数の例示的な実施形態の上記の説明において、開示を効率化し、本願発明に係る様々な態様のうち１または複数の理解を補助することを目的とし、様々な特徴が単一の実施形態、図面、またはその説明において共にグループ化されることがあることを理解されるべきである。しかし、この開示方法は、各請求項において明示的に説明されるよりも多くの特徴を特許請求される本願発明が要求するという意図を反映するものとして解されるべきではない。むしろ以下の請求項は、発明に係る複数の態様が、単一の上記で開示された実施形態の全てではなくそれより少ない特徴において存在することを反映している。したがって、ここにおいて請求項は明示的に本説明に組み込まれ、各請求項は、本願発明の別個の実施形態として独立している。
いくつかの実施形態において、メモリデバイスは、ＤＲＡＭと、上記ＤＲＡＭと結合されたシステム素子とを備え、上記ＤＲＡＭは、複数のメモリダイを有し、各メモリダイは、複数のメモリアレイを含み、各メモリアレイは、複数の周辺論理回路と構成可能ロジックとを含み、上記システム素子は、メモリコントローラを有する。上記メモリコントローラは、１または複数のメモリアレイのために別個の、または共有の複数の周辺論理回路を提供するよう上記複数のメモリアレイの上記構成可能ロジックを制御し、上記構成可能ロジックは、上記複数の周辺論理回路のうち１または複数を有効化または無効化するよう、および上記複数のメモリアレイ間の１または複数のＩ／Ｏ（入力／出力）接続を有効化または無効化するよう構成可能である。
いくつかの実施形態において、メモリアレイ毎の上記構成可能ロジックは、上記メモリコントローラにより動的に再構成可能である。いくつかの実施形態において、上記メモリコントローラは、パフォーマンスの考慮、電力の考慮、またはこれら両方に基づき上記複数のメモリアレイの上記構成可能ロジックを設定する。
いくつかの実施形態において、上記メモリコントローラは、上記複数の周辺論理回路が上記複数のメモリアレイのうちそれぞれのために複数の別個の周辺論理回路として動作するよう、複数のメモリアレイのために上記構成ロジックを設定することにより第１モードを確立する。いくつかの実施形態において、上記周辺ロジックの上記設定はさらに、第１ダイ上の第１アレイと第２ダイ上の第２アレイとの間の複数のＩ／Ｏ接続を無効化することを提供し、上記第１モードは高パフォーマンスモードである。
いくつかの実施形態において、上記メモリコントローラは、第１周辺論理回路セットが上記複数のメモリアレイのために共有の複数の周辺論理回路として動作することを有効化し、第２周辺論理回路セットを無効化するよう複数のメモリアレイのために上記構成ロジックを設定することにより第２モードを確立する。いくつかの実施形態において、上記周辺ロジックの上記設定はさらに、第１ダイ上の第１アレイと第２ダイ上の第２アレイとの間の複数のＩ／Ｏ接続を有効化することを提供し、上記第２モードは低電力モードである。
いくつかの実施形態において、上記メモリコントローラは、上記複数のメモリアレイの上記構成ロジックの設定において独立して動作する。
いくつかの実施形態において、上記メモリコントローラは、上記複数のメモリアレイの上記構成ロジックの設定において複数の外部制御に応答して動作する。
いくつかの実施形態において、上記メモリデバイスの上記複数のメモリダイは、複数のＴＳＶにより接続される。
いくつかの実施形態において、１または複数のメモリアレイのために複数の周辺論理回路を有効化または無効化することは、上記１または複数のメモリアレイのうちそれぞれのために列デコーダおよび複数のセンス増幅器を有効化または無効化することを含む。いくつかの実施形態において、上記１または複数のメモリアレイのために周辺ロジックを無効化することは、上記１または複数のメモリアレイのうちそれぞれのために上記列デコーダおよびセンス増幅器の電力を低下させることを含む。
いくつかの実施形態において、第１メモリダイ上のメモリアレイの複数のビットラインは、第２メモリダイ上のメモリアレイの構成可能ロジックに接続され、１または複数のメモリアレイ間の１または複数のＩ／Ｏ接続を有効化することは、上記第１メモリダイ上の上記メモリアレイの上記複数のビットラインを上記第２メモリダイ上のメモリアレイの複数のビットラインに接続することを含む。
いくつかの実施形態において、方法は、複数のメモリダイのスタックを含むＤＲＡＭの処理に関する、パフォーマンス、電力消費、またはこれら両方についての処理状態を監視する段階と、上記処理状態が修正されるべきか否かを決定すべくパフォーマンス、電力消費、またはこれら両方に関して、所望される複数のパラメータまたは複数のポリシーと上記処理状態とを比較する段階と、上記処理状態が修正されるべきであると決定したことに応じて、上記複数のメモリダイの上記スタックの複数のメモリアレイの１または複数の周辺論理回路を有効化または無効化し、上記複数のメモリアレイ間の１または複数のＩ／Ｏ接続を有効化または無効化する段階とを備える。
いくつかの実施形態において、上記処理状態を修正する段階は、上記複数のメモリアレイのうちそれぞれのために複数の周辺論理回路の共有を無効化することにより高パフォーマンス状態を確立する段階を有する。
いくつかの実施形態において、上記処理状態を修正する段階は、上記複数の周辺論理回路の全てより少ない数の複数の周辺論理回路の上記複数のメモリアレイによる共有を有効化することにより低電力状態を確立する段階を有する。
いくつかの実施形態において、上記複数のメモリアレイの複数の周辺論理回路を有効化または無効化し、上記複数のメモリアレイ間の１または複数のＩ／Ｏ接続を有効化または無効化する段階は、上記複数のメモリアレイのうちそれぞれのために構成ロジックを設定する段階を有する。
いくつかの実施形態において、上記複数のメモリアレイのために複数の周辺論理回路を有効化または無効化する段階は、上記１または複数のメモリアレイのうちそれぞれのために列デコーダおよび複数のセンス増幅器を有効化または無効化する段階を有する。
いくつかの実施形態において、上記複数のメモリアレイ間の１または複数のＩ／Ｏ接続を有効化または無効化する段階は、第１メモリアレイの複数のビットラインと第２メモリアレイの複数のビットラインとの間の複数の接続を有効化または無効化する段階を含む。
いくつかの実施形態において、システムは、上記システムのためのデータを処理するプロセッサと、データを送信する、データを受信する、またはこれら両方を行う全方向性アンテナと結合された、送信機、受信機、またはこれら両方と、データの格納のためのスタックデバイスとを備え、上記メモリデバイスは、複数のメモリダイと上記複数のメモリダイと結合されたシステム素子とを含み、各メモリダイは、複数のメモリアレイを含み、各メモリアレイは、複数の周辺論理回路と構成可能ロジックとを含み、上記システム素子は、メモリコントローラを含む。いくつかの実施形態において、上記メモリコントローラは、１または複数のメモリアレイのために別個の、または共有の複数の周辺論理回路を提供するよう上記複数のメモリアレイの上記構成可能ロジックを制御し、上記構成可能ロジックは、上記複数の周辺論理回路のうち１または複数を有効化または無効化するよう、および上記複数のメモリアレイ間の１または複数のＩ／Ｏ接続を有効化または無効化するよう動的に構成可能である。
いくつかの実施形態において、１または複数のメモリアレイのために複数の周辺論理回路を有効化または無効化することは、上記１または複数のメモリアレイのうちそれぞれのために列デコーダおよび複数のセンス増幅器を有効化または無効化することを含む。
いくつかの実施形態において、上記１または複数のメモリアレイのために周辺ロジックを無効化することは、上記１または複数のメモリアレイのうちそれぞれのために上記列デコーダおよびセンス増幅器の電力を低下させることを含む。
いくつかの実施形態において、第１メモリダイ上の各メモリアレイの複数のビットラインは、第２メモリダイ上のメモリアレイの構成可能ロジックに接続され、１または複数のメモリアレイ間の１または複数のＩ／Ｏ接続を有効化することは、上記第１メモリダイ上のメモリアレイの上記複数のビットラインを上記第２メモリダイ上のメモリアレイの複数のビットラインに接続することを含む。
いくつかの実施形態において、コンピュータ可読記憶媒体は複数の命令列を表すデータを格納しており、上記複数の命令列はプロセッサにより実行されたときに、上記プロセッサに、複数のメモリダイのスタックを含むメモリの処理に関する、パフォーマンス、電力消費、またはこれら両方についての処理状態を監視する処理と、上記処理状態が修正されるべきか否かを決定すべくパフォーマンス、電力消費、またはこれら両方に関して、所望される複数のパラメータまたは複数のポリシーと上記処理状態とを比較する処理と、上記処理状態が修正されるべきであると決定したことに応じて、上記複数のメモリダイの上記スタックの複数のメモリアレイの１または複数の周辺論理回路を有効化または無効化し、上記複数のメモリアレイ間の１または複数のＩ／Ｏ接続を有効化または無効化する処理とを実行させる。
いくつかの実施形態において、上記複数のメモリアレイの複数の周辺論理回路を有効化または無効化し、上記複数のメモリアレイ間の１または複数のＩ／Ｏ接続を有効化または無効化する処理は、上記複数のメモリアレイのうちそれぞれのために構成ロジックを設定する処理を有する。
いくつかの実施形態において、上記複数のメモリアレイのために複数の周辺論理回路を有効化または無効化する処理は、上記１または複数のメモリアレイのうちそれぞれのために列デコーダおよび複数のセンス増幅器を有効化または無効化する処理を有する。
いくつかの実施形態において、上記複数のメモリアレイ間の１または複数のＩ／Ｏ接続を有効化または無効化する処理は、第１メモリアレイの複数のビットラインと第２メモリアレイの複数のビットラインとの間の複数の接続を有効化または無効化する処理を含む。

Claims (29)

  1. メモリデバイスであり、
    前記メモリデバイスは、
    ダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、
    前記ＤＲＡＭと結合されたシステム素子と
    を備え、
    前記ＤＲＡＭは、複数のメモリダイを有し、
    各メモリダイは、複数のメモリアレイを含み、
    各メモリアレイは、複数の周辺論理回路と構成可能ロジックとを含み、
    前記システム素子は、メモリコントローラを有し、
    前記メモリコントローラは、１または複数のメモリアレイのために別個の、または共有の複数の周辺論理回路を提供するよう前記複数のメモリアレイの前記構成可能ロジックを制御し、
    前記構成可能ロジックは、前記複数の周辺論理回路のうち１または複数を有効化または無効化するよう、および前記複数のメモリアレイ間の１または複数のＩ／Ｏ（入力／出力）接続を有効化または無効化するよう構成可能である、メモリデバイス。
  2. メモリアレイ毎の構成可能ロジックは、前記メモリコントローラにより動的に再構成可能である、請求項１に記載のメモリデバイス。
  3. 前記メモリコントローラは、パフォーマンスの考慮、電力の考慮、またはこれら両方に基づき前記複数のメモリアレイの前記構成可能ロジックを設定する、請求項２に記載のメモリデバイス。
  4. 前記メモリコントローラは、前記複数の周辺論理回路が前記複数のメモリアレイのうちそれぞれのために複数の別個の周辺論理回路として動作するよう、複数のメモリアレイのために前記構成ロジックを設定することにより第１モードを確立する、請求項３に記載のメモリデバイス。
  5. 前記周辺ロジックの前記設定はさらに、第１ダイ上の第１アレイと第２ダイ上の第２アレイとの間の複数のＩ／Ｏ接続を無効化することを提供する、請求項４に記載のメモリデバイス。
  6. 前記第１モードは高パフォーマンスモードである、請求項４または５に記載のメモリデバイス。
  7. 前記メモリコントローラは、第１周辺論理回路セットが前記複数のメモリアレイのために共有の複数の周辺論理回路として動作することを有効化し、第２周辺論理回路セットを無効化するよう複数のメモリアレイのために前記構成ロジックを設定することにより第２モードを確立する、請求項４から６のいずれか一項に記載のメモリデバイス。
  8. 前記周辺ロジックの前記設定はさらに、第１ダイ上の第１アレイと第２ダイ上の第２アレイとの間の複数のＩ／Ｏ接続を有効化することを提供する、請求項７に記載のメモリデバイス。
  9. 前記第２モードは低電力モードである、請求項７または８に記載のメモリデバイス。
  10. 前記メモリコントローラは、前記複数のメモリアレイの前記構成ロジックの設定において独立して動作する、請求項２から９のいずれか一項に記載のメモリデバイス。
  11. 前記メモリコントローラは、前記複数のメモリアレイの前記構成ロジックの設定において複数の外部制御に応答して動作する、請求項２から１０のいずれか一項に記載のメモリデバイス。
  12. 前記複数のメモリダイは、複数のスルーシリコンビア（ＴＳＶ）により接続される、請求項１から１１のいずれか一項に記載のメモリデバイス。
  13. １または複数のメモリアレイのために複数の周辺論理回路を有効化または無効化することは、前記１または複数のメモリアレイのうちそれぞれのために列デコーダおよび複数のセンス増幅器を有効化または無効化することを含む、請求項１から１２のいずれか一項に記載のメモリデバイス。
  14. 前記１または複数のメモリアレイのために周辺ロジックを無効化することは、前記１または複数のメモリアレイのうちそれぞれのために前記列デコーダおよびセンス増幅器の電力を低下させることを含む、請求項１３に記載のメモリデバイス。
  15. 第１メモリダイ上のメモリアレイの複数のビットラインは、第２メモリダイ上のメモリアレイの構成可能ロジックに接続され、
    １または複数のメモリアレイ間の１または複数のＩ／Ｏ接続を有効化することは、前記第１メモリダイ上の前記メモリアレイの前記複数のビットラインを前記第２メモリダイ上のメモリアレイの複数のビットラインに接続することを含む、請求項１４に記載のメモリデバイス。
  16. 方法であり、
    前記方法は、
    複数のメモリダイのスタックを含むダイナミックランダムアクセスメモリ（ＤＲＡＭ）の処理に関する、パフォーマンス、電力消費、またはこれら両方についての処理状態を監視する段階と、
    前記処理状態が修正されるべきか否かを決定すべくパフォーマンス、電力消費、またはこれら両方に関して、所望される複数のパラメータまたは複数のポリシーと前記処理状態とを比較する段階と、
    前記処理状態が修正されるべきであると決定したことに応じて、前記複数のメモリダイの前記スタックの複数のメモリアレイの１または複数の周辺論理回路を有効化または無効化し、前記複数のメモリアレイ間の１または複数のＩ／Ｏ接続を有効化または無効化する段階と
    を備える方法。
  17. 前記処理状態を修正する段階は、前記複数のメモリアレイのうちそれぞれのために複数の周辺論理回路の共有を無効化することにより高パフォーマンス状態を確立する段階を有する、請求項１６に記載の方法。
  18. 前記処理状態を修正する段階は、前記複数の周辺論理回路の全てより少ない数の複数の周辺論理回路の前記複数のメモリアレイによる共有を有効化することにより低電力状態を確立する段階を有する、請求項１６または１７に記載の方法。
  19. 前記複数のメモリアレイの複数の周辺論理回路を有効化または無効化し、前記複数のメモリアレイ間の１または複数のＩ／Ｏ接続を有効化または無効化する段階は、前記複数のメモリアレイのうちそれぞれのために構成ロジックを設定する段階を有する、請求項１６から１８のいずれか一項に記載の方法。
  20. 前記複数のメモリアレイのために複数の周辺論理回路を有効化または無効化する段階は、前記１または複数のメモリアレイのうちそれぞれのために列デコーダおよび複数のセンス増幅器を有効化または無効化する段階を有する、請求項１６から１９のいずれか一項に記載の方法。
  21. 前記複数のメモリアレイ間の１または複数のＩ／Ｏ接続を有効化または無効化する段階は、第１メモリアレイの複数のビットラインと第２メモリアレイの複数のビットラインとの間の複数の接続を有効化または無効化する段階を含む、請求項２０に記載の方法。
  22. システムであり、
    前記システムは、
    前記システムのためのデータを処理するプロセッサと、
    データを送信する、データを受信する、またはこれら両方を行う全方向性アンテナと結合された、送信機、受信機、またはこれら両方と、
    データの格納のためのスタックデバイスと
    を備え、
    前記メモリデバイスは、複数のメモリダイと、
    前記複数のメモリダイと結合されたシステム素子と
    を含み、
    各メモリダイは、複数のメモリアレイを含み、
    各メモリアレイは、複数の周辺論理回路と構成可能ロジックとを含み、
    前記システム素子は、メモリコントローラを含み、
    前記メモリコントローラは、１または複数のメモリアレイのために別個の、または共有の複数の周辺論理回路を提供するよう前記複数のメモリアレイの前記構成可能ロジックを制御し、
    前記構成可能ロジックは、前記複数の周辺論理回路のうち１または複数を有効化または無効化するよう、および前記複数のメモリアレイ間の１または複数のＩ／Ｏ（入力／出力）接続を有効化または無効化するよう動的に構成可能である、システム。
  23. １または複数のメモリアレイのために複数の周辺論理回路を有効化または無効化することは、前記１または複数のメモリアレイのうちそれぞれのために列デコーダおよび複数のセンス増幅器を有効化または無効化することを含む、請求項２２に記載のシステム。
  24. 前記１または複数のメモリアレイのために周辺ロジックを無効化することは、前記１または複数のメモリアレイのうちそれぞれのために前記列デコーダおよびセンス増幅器の電力を低下させることを含む、請求項２３に記載のシステム。
  25. 第１メモリダイ上の各メモリアレイの複数のビットラインは、第２メモリダイ上のメモリアレイの構成可能ロジックに接続され、
    １または複数のメモリアレイ間の１または複数のＩ／Ｏ接続を有効化することは、前記第１メモリダイ上のメモリアレイの前記複数のビットラインを前記第２メモリダイ上のメモリアレイの複数のビットラインに接続することを含む、請求項２４に記載のシステム。
  26. プログラムであり、
    プロセッサにより実行されたときに、前記プロセッサに、
    複数のメモリダイのスタックを含むメモリの処理に関する、パフォーマンス、電力消費、またはこれら両方についての処理状態を監視する手順と、
    前記処理状態が修正されるべきか否かを決定すべくパフォーマンス、電力消費、またはこれら両方に関して、所望される複数のパラメータまたは複数のポリシーと前記処理状態とを比較する手順と、
    前記処理状態が修正されるべきであると決定したことに応じて、前記複数のメモリダイの前記スタックの複数のメモリアレイの１または複数の周辺論理回路を有効化または無効化し、前記複数のメモリアレイ間の１または複数のＩ／Ｏ（入力／出力）接続を有効化または無効化する手順と
    を実行させるプログラム。
  27. 前記複数のメモリアレイの複数の周辺論理回路を有効化または無効化し、前記複数のメモリアレイ間の１または複数のＩ／Ｏ接続を有効化または無効化する手順は、前記複数のメモリアレイのうちそれぞれのために構成ロジックを設定する手順を有する、請求項２６に記載のプログラム。
  28. 前記複数のメモリアレイのために複数の周辺論理回路を有効化または無効化する手順は、前記１または複数のメモリアレイのうちそれぞれのために列デコーダおよび複数のセンス増幅器を有効化または無効化する手順を有する、請求項２７に記載のプログラム。
  29. 前記複数のメモリアレイ間の１または複数のＩ／Ｏ接続を有効化または無効化する手順は、第１メモリアレイの複数のビットラインと第２メモリアレイの複数のビットラインとの間の複数の接続を有効化または無効化する手順を有する、請求項２８に記載のプログラム。
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